JP5475525B2 - 利得可変増幅器および光受信器 - Google Patents
利得可変増幅器および光受信器 Download PDFInfo
- Publication number
- JP5475525B2 JP5475525B2 JP2010084882A JP2010084882A JP5475525B2 JP 5475525 B2 JP5475525 B2 JP 5475525B2 JP 2010084882 A JP2010084882 A JP 2010084882A JP 2010084882 A JP2010084882 A JP 2010084882A JP 5475525 B2 JP5475525 B2 JP 5475525B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gain control
- gain
- amplifier
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000003287 optical effect Effects 0.000 title claims description 33
- 239000003990 capacitor Substances 0.000 claims description 60
- 230000010354 integration Effects 0.000 claims description 33
- 230000003321 amplification Effects 0.000 claims description 25
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 25
- 238000006243 chemical reaction Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 14
- 230000005540 biological transmission Effects 0.000 description 13
- 238000000034 method Methods 0.000 description 8
- 230000001960 triggered effect Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 101150055297 SET1 gene Proteins 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 108091006418 SLC25A13 Proteins 0.000 description 3
- 101150117538 Set2 gene Proteins 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 238000011144 upstream manufacturing Methods 0.000 description 3
- 102100036601 Aggrecan core protein Human genes 0.000 description 2
- 102100032620 Cytotoxic granule associated RNA binding protein TIA1 Human genes 0.000 description 2
- 101000654853 Homo sapiens Cytotoxic granule associated RNA binding protein TIA1 Proteins 0.000 description 2
- 108091006419 SLC25A12 Proteins 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 239000013307 optical fiber Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 241000532784 Thelia <leafhopper> Species 0.000 description 1
- 230000004308 accommodation Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
本発明は、バースト的な信号の入力に対して高速に応答し、また微小信号から大信号まで歪み無く増幅できる高感度かつ広ダイナミックレンジな利得可変増幅器、および利得可変増幅器を用いた光受信器に関するものである。
光アクセスシステムの代表的な網構成として、加入者側装置（Optical network unit：ＯＮＵ）と局側装置（Optical line terminal：ＯＬＴ）とが１対１で接続されるシングルスター構成（Single star：ＳＳ）と、複数のＯＮＵが１つのＯＬＴに接続される受動光ネットワーク（Passive optical network：ＰＯＮ）構成とがある。
ＳＳ方式においては、ＯＮＵがＯＬＴを占有出来るので高速通信が可能であるが、装置コストが高いという欠点がある。一方、ＰＯＮ方式においては、複数のＯＮＵが１つのＯＬＴや光ファイバ設備を共有するために経済性に優れる。このような理由から、多くの光アクセスシステムではＰＯＮ方式が採用されている。
ＰＯＮ方式の下り伝送は連続モードで、各ＯＮＵへの信号は時分割多重（Time division multiplexing：ＴＤＭ）されて伝送される。下り信号は全てのＯＮＵにブロードキャストされ、各ＯＮＵは自分宛の信号のみ選択受信する。一方、ＰＯＮ方式の上り伝送では、時分割多元接続（Time division multiple access：ＴＤＭＡ）が用いられる。すなわち、信号の衝突を避けるために、各ＯＮＵはＯＬＴから指定されたタイミングで信号を伝送する。ＯＮＵとＯＬＴ間の伝送距離がＯＮＵ毎に異なるために、各ＯＮＵからの上り信号は互いに強度と位相が異なる間欠的な信号であるという特徴がある。このため、上り信号はバースト信号と呼ばれる。
光受信器は、一般に図１０に示すように、フォトダイオード（Photodiode：ＰＤ）と、等化増幅器（Equalizing amplifier：ＥＱＡ）と、クロックデータ再生器（Clock and data recovery：ＣＤＲ）によって構成される。ＥＱＡは、インピーダンス変換増幅器（Transimpedance amplifier：ＴＩＡ）と、振幅制限増幅器（Limiting amplifier：ＬＩＡ）により構成される。ＣＤＲは、クロック再生回路（Clock recovery circuit：ＣＲＣ）と、識別再生回路（Decision circuit：ＤＥＣ）により構成される。光受信器への入力光信号は、ＰＤによって電流信号に変換され、さらにＴＩＡによって電流信号から電圧信号に変換される。ＬＩＡは、電圧信号を後段のＣＤＲで識別再生可能なレベルに振幅制限して増幅する。
ＣＤＲにおいては、ＣＲＣが入力信号からクロック信号を抽出・再生し、その再生クロックによって与えられる識別タイミングでＤＥＣが入力信号を識別再生する。ＰＯＮ方式においては、上り信号がバースト信号であるため、ＯＬＴ光受信器を構成するＴＩＡおよびＬＩＡは強度の著しく異なるバースト信号を歪み無く増幅し、ＣＲＣは互いに異なる位相のバースト信号からクロック信号を抽出する必要がある。その際には、バースト信号毎に各々の受信回路は最適化される必要があるが、各回路はある一定の応答時間を必要とする。上り通信サービスを提供するという観点からは、広域収容のために大きな伝送路損失をサポートする必要があるため、ＥＱＡには高感度かつ広ダイナミックレンジな受信性能が求められる。また、高い上り伝送効率の実現という観点から、上りバースト信号間のガードタイムやプリアンブル長等の物理的オーバーヘッドを短くする必要があるため、ＴＩＡ、ＬＩＡ、ＣＲＣに対しては瞬時応答性能が要求される。高速なＰＯＮシステムを実現するためには、上記のような高速バースト信号受信技術の確立が極めて重要な役割を担う。
ＴＩＡのような増幅器においては、高感度受信と広ダイナミックレンジ受信とを両立するために、自動利得制御（Automatic gain control：ＡＧＣ）によって入力信号強度に応じて増幅器の利得を制御する技術が用いられる（非特許文献１参照）。すなわち、入力信号強度が小さい時には増幅器の利得を高くすることによって高感度受信を可能にし、また、入力信号強度が大きい時には増幅器の利得を低くすることによって入力オーバーロードを高くする。利得制御の方法としては、増幅器の出力振幅をモニタし、増幅器利得を所望の値に設定するための信号をフィードバックして増幅器に与えることによってその利得を制御する方法がある。
利得制御に要する応答時間は、主にＡＧＣループ利得に依存し、ＡＧＣループ利得はインピーダンス変換利得、フィードバック利得に依存する。ＡＧＣループ利得が高い時は応答時間が短く、ＡＧＣループ利得が低い時は応答時間が長くなる。仮に自動利得制御ＴＩＡ（以下、ＡＧＣ−ＴＩＡ）に対して強度が大きく異なる２つの信号が立て続けに入力される場合、ＡＧＣ−ＴＩＡは、強度の大きな信号が入力された場合は利得を低く制御し、強度の小さな信号が入力された場合は利得を高く制御する。したがって、強度の大きな信号が入力された後に強度の小さな信号が入力された場合、ＡＧＣ−ＴＩＡは、大信号入力に対して低利得で動作した後、小信号入力に対して高利得で動作する。一方、強度の小さな信号が入力された後に強度の大きな信号が入力された場合、ＡＧＣ−ＴＩＡは、小信号入力に対して高利得で動作した後、大信号入力に対して低利得で動作する。ループ利得、すなわちＴＩＡのインピーダンス変換利得が高い方がＡＧＣは速く応答するため、大信号入力の後に小信号が入力される場合はＡＧＣの応答が遅くなり、ＴＩＡに要求される広い入力ダイナミックレンジに渡って利得制御をする際に長い応答時間を必要とする。
一般に、イーサネット（登録商標）やＡＴＭ（Asynchronous Transfer Mode）などの伝送方式においてパケット信号を送受信する際には、パケットの先頭部にはプリアンブルと呼ばれる特殊な符号が付加され、信号の始まりの通知や同期に用いられる。そして、プリアンブルの後にペイロードと呼ばれる正味のデータ部分が伝送される。プリアンブルの時間ｔpreambleは光受信器が用いられるシステムによって定められる。プリアンブル区間は実データ部分ではない余剰のオーバーヘッド成分なので、ｔpreambleが長すぎると、システムの伝送効率を低下させてしまうので好ましくない。従来のＡＧＣ−ＴＩＡを用いる場合、利得制御に要する応答時間が長いためにパケットの先頭に十分な長さのプリアンブルを設ける必要があり、結果としてＰＯＮ方式における上り伝送効率が低下するという問題があった。
従来のフィードバック型ＡＧＣ−ＴＩＡの動作について、図面を用いて説明する。図１１に従来のフィードバック型ＡＧＣ−ＴＩＡの回路構成を示す。フィードバック型ＡＧＣ−ＴＩＡは、ＴＩＡコア回路（ＴＩＡＣＯＲＥ）と、出力バッファ（ＢＵＦ）と、利得制御回路（ＣＴＲＬ）とを有する。ＴＩＡＣＯＲＥは、利得制御増幅回路（Gain control amplifier、以下、ＧＣＡ）と、ＧＣＡの入力端子と出力端子間に設けられた可変の帰還抵抗ＲＦを有する。ＣＴＲＬは、内部に平均値検出回路を有し、ＴＩＡＣＯＲＥの出力電圧をモニタしてＡＧＣ制御電圧をＴＩＡＣＯＲＥに出力し、帰還抵抗ＲＦの値を制御することにより、ＴＩＡＣＯＲＥの利得を適切に制御する。具体的には、ＣＴＲＬは、ＴＩＡＣＯＲＥの出力電圧が高い時には帰還抵抗ＲＦの値を小さくし、ＴＩＡＣＯＲＥの出力電圧が低い時には帰還抵抗ＲＦの値を大きくするようにＡＧＣ制御電圧をフィードバックする。
図１１に示したフィードバック型ＡＧＣ−ＴＩＡに対して２つの強度の異なる電流信号が連続して入力される場合のＡＧＣ−ＴＩＡの動作を、図１２を用いて説明する。図１２には、入力電流、ＴＩＡＣＯＲＥのインピーダンス変換利得、ＡＧＣループ利得、ＣＴＲＬ出力電圧のそれぞれの強度の推移を示す。ここでは、時刻ｔ1からｔ2の間に入力電流Ｉ1の電流信号がＰＤから入力され、時刻ｔ3からｔ4の間に入力電流Ｉ2の電流信号がＰＤから入力されるものとする。このとき、２つの電流信号の大きさに関してはＩ1＞＞Ｉ2の関係が成り立ち、また時間に関してはｔ1＜ｔ2＜ｔ3＜ｔ4の関係が成り立ち、時刻ｔ1より前には十分長い時間入力信号が無かったとする。
まず、光信号入力が無い状態（時刻ｔ1より前の初期状態）では、ＴＩＡＣＯＲＥの出力はＰＤからの暗電流に応じた程度の大きさしかない。このため、ＣＴＲＬは、ＴＩＡＣＯＲＥの利得を高くする制御を行う。したがって、初期状態では、図１２に示すようにＴＩＡＣＯＲＥのインピーダンス変換利得（Ｚｔ）とＡＧＣループ利得が高くなっている。ここで、時刻ｔ1において強度の大きな入力電流Ｉ1の電流信号が入力されると、初期状態のＡＧＣループ利得が高くなっていることから、ＡＧＣは速く応答する。時刻ｔset1までにＴＩＡＣＯＲＥの利得制御が完了し、ＴＩＡＣＯＲＥのインピーダンス変換利得はＡTIA1に設定され、ＡＧＣループ利得はＡLOOP1に設定される。
次に、入力電流Ｉ1の電流信号の受信を時刻ｔ2で終えると、微弱な入力電流Ｉ2の電流信号が入力される。このとき、ＡＧＣループの利得が極めて小さくなっているので、入力電流Ｉ2の電流信号を受信するために適切な利得制御をしようとすると長い応答時間が必要になる。時刻ｔset2でＴＩＡＣＯＲＥの利得制御が完了したとすると、（ｔset1−ｔ1）＜（ｔset2−ｔ3）の関係が成り立つ。このように、大信号入力の後に小信号が入力される場合、従来のＡＧＣ−ＴＩＡにおいては長い応答時間を必要とすることが問題となっていた。
一方で、例えば６４Ｂ／６６Ｂ等の伝送路符号を用いると、例えば６５ｂｉｔもの長い同符号連続（「１」や「０」の連続）がパターンに含まれるため、ＡＧＣの応答を速くし過ぎると、同符号連続時に波形が歪んでしまうという問題があり、ＡＧＣの応答速度を設計する際には注意が必要となる。
B.Shammugasamy，T.Z.A.Zulkifli，"A 10-Gb/s Fully Balanced Differential Output Transimpedance Amplifier in 0.18-μm CMOS Technology for SDH/SONET Application"，Circuits and Systems，2008.APCCAS 2008.IEEE Asia Pacific Conference on Nov.30，2008-Dec. 3，2008，p.684-687
以上のように、非特許文献１に開示された従来の増幅器では、単純なフィードバック型自動利得制御増幅器のみを用いて信号を増幅しているために、特に大信号入力の後に小信号が入力される際に長い応答時間が必要になるという問題点があった。
本発明は、上記課題を解決するためになされたもので、大信号入力後に小信号が入力される際の自動利得制御応答時間を短縮することができる利得可変増幅器および光受信器を提供することを目的とする。
本発明の利得可変増幅器は、入力信号を増幅する第１の利得制御増幅回路と、この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第１、第２のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第１の利得制御増幅回路と、この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第１、第２のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する利得制御増幅回路と、この利得制御増幅回路の出力電圧に基づいて、前記利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記利得制御増幅回路の出力電圧を積分する積分回路を含み、この積分回路は、非反転入力端子が接地されたオペアンプと、一端が前記利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続されたキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記キャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第１の利得制御増幅回路と、この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第１、第２のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する利得制御増幅回路と、この利得制御増幅回路の出力電圧に基づいて、前記利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記利得制御増幅回路の出力電圧を積分する積分回路を含み、この積分回路は、非反転入力端子が接地されたオペアンプと、一端が前記利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続されたキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記キャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第１の利得制御増幅回路と、この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第２のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第１の利得制御増幅回路と、この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第２のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第１の利得制御増幅回路と、この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第１のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第１の利得制御増幅回路と、この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第１のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第１の利得制御増幅回路と、この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第２のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第１の利得制御増幅回路と、この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第１のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第１の利得制御増幅回路と、この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第１のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の光受信器は、入力された光信号を光電変換する受光素子と、この受光素子の出力を入力とする利得可変増幅器とを備えることを特徴とするものである。
また、本発明の光受信器の１構成例において、前記利得制御増幅回路は、入力端子と出力端子間に接続された帰還抵抗を備え、前記利得制御回路は、前記帰還抵抗の値を変化させる制御電圧を出力することにより、前記利得制御増幅回路の利得を制御することを特徴とするものである。
また、本発明の光受信器の１構成例において、前記利得制御増幅回路は、入力端子と出力端子間に接続された帰還抵抗を備え、前記利得制御回路は、前記帰還抵抗の値を変化させる制御電圧を出力することにより、前記利得制御増幅回路の利得を制御することを特徴とするものである。
本発明によれば、外部から入力されるリセット信号をトリガとして利得制御回路の状態を初期化して利得制御増幅回路の利得が最大となるように制御する利得初期化回路を設けることにより、バースト的に入力される入力信号間の無入力信号区間のタイミングでリセット信号を利得初期化回路に入力することで、フィードバック型の利得可変増幅器において大信号入力後に小信号が入力される際の自動利得制御応答時間を短縮することができる。その結果、本発明の利得可変増幅器を光受信器に使用すれば、バースト信号のプリアンブル期間を短くすることができるので、データの伝送効率を高めることができる。
［第１の実施の形態］
以下、本発明の実施の形態について図面を用いて説明する。図１は本発明の第１の実施の形態に係るフィードバック型ＡＧＣ−ＴＩＡの構成を示すブロック図である。
本実施の形態のフィードバック型ＡＧＣ−ＴＩＡは、フォトダイオード（ＰＤ）から入力される電流信号ＩＮを帰還抵抗の値に比例する利得によって増幅すると同時に電圧信号に変換するＴＩＡコア回路（ＴＩＡＣＯＲＥ）と、ＴＩＡＣＯＲＥの出力を入力として出力信号ＯＵＴを出力する出力バッファ（ＢＵＦ）と、ＴＩＡＣＯＲＥの出力に基づいてＴＩＡＣＯＲＥの利得が所望の値になるようにフィードバック制御し、外部から与えられるリセット信号ＲｅｓｅｔをトリガとしてＴＩＡＣＯＲＥの状態を初期化してＴＩＡＣＯＲＥの利得が最大になるように制御する外部リセット端子付き利得制御回路（ＣＴＲＬ）とを有する。
以下、本発明の実施の形態について図面を用いて説明する。図１は本発明の第１の実施の形態に係るフィードバック型ＡＧＣ−ＴＩＡの構成を示すブロック図である。
本実施の形態のフィードバック型ＡＧＣ−ＴＩＡは、フォトダイオード（ＰＤ）から入力される電流信号ＩＮを帰還抵抗の値に比例する利得によって増幅すると同時に電圧信号に変換するＴＩＡコア回路（ＴＩＡＣＯＲＥ）と、ＴＩＡＣＯＲＥの出力を入力として出力信号ＯＵＴを出力する出力バッファ（ＢＵＦ）と、ＴＩＡＣＯＲＥの出力に基づいてＴＩＡＣＯＲＥの利得が所望の値になるようにフィードバック制御し、外部から与えられるリセット信号ＲｅｓｅｔをトリガとしてＴＩＡＣＯＲＥの状態を初期化してＴＩＡＣＯＲＥの利得が最大になるように制御する外部リセット端子付き利得制御回路（ＣＴＲＬ）とを有する。
ＴＩＡＣＯＲＥは、利得制御増幅回路（ＧＣＡ）と、ＧＣＡの信号入力端子と信号出力端子との間に設けられた可変の帰還抵抗ＲＦを有する。
図２はＴＩＡＣＯＲＥの構成を示す回路図である。図２に示すように、ＴＩＡＣＯＲＥは、ベースが信号入力端子に接続された増幅用トランジスタＱ１と、ベースが増幅用トランジスタＱ１のコレクタに接続され、コレクタに電源電圧ＶＣＣが供給され、エミッタが信号出力端子に接続された出力用トランジスタＱ２と、ゲートに一定のバイアス電圧ＶＣＳが供給され、ドレインが出力用トランジスタＱ２のエミッタおよび信号出力端子に接続された電流源トランジスタＱ３と、一端に電源電圧ＶＣＣが供給され、他端が増幅用トランジスタＱ１のコレクタおよび出力用トランジスタＱ２のベースに接続されたコレクタ抵抗Ｒｃ１と、一端が増幅用トランジスタＱ１のエミッタに接続され、他端に電源電圧ＶＥＥが供給されるエミッタ抵抗Ｒｅ１と、一端が電流源トランジスタＱ３のソースに接続され、他端に電源電圧ＶＥＥが供給されるエミッタ抵抗Ｒｅ２と、一端が信号出力端子に接続され、他端が信号入力端子に接続された帰還抵抗ＲＦとから構成される。
図２はＴＩＡＣＯＲＥの構成を示す回路図である。図２に示すように、ＴＩＡＣＯＲＥは、ベースが信号入力端子に接続された増幅用トランジスタＱ１と、ベースが増幅用トランジスタＱ１のコレクタに接続され、コレクタに電源電圧ＶＣＣが供給され、エミッタが信号出力端子に接続された出力用トランジスタＱ２と、ゲートに一定のバイアス電圧ＶＣＳが供給され、ドレインが出力用トランジスタＱ２のエミッタおよび信号出力端子に接続された電流源トランジスタＱ３と、一端に電源電圧ＶＣＣが供給され、他端が増幅用トランジスタＱ１のコレクタおよび出力用トランジスタＱ２のベースに接続されたコレクタ抵抗Ｒｃ１と、一端が増幅用トランジスタＱ１のエミッタに接続され、他端に電源電圧ＶＥＥが供給されるエミッタ抵抗Ｒｅ１と、一端が電流源トランジスタＱ３のソースに接続され、他端に電源電圧ＶＥＥが供給されるエミッタ抵抗Ｒｅ２と、一端が信号出力端子に接続され、他端が信号入力端子に接続された帰還抵抗ＲＦとから構成される。
増幅用トランジスタＱ１とコレクタ抵抗Ｒｃ１とエミッタ抵抗Ｒｅ１とは、エミッタ接地回路を構成し、出力用トランジスタＱ２と電流源トランジスタＱ３とエミッタ抵抗Ｒｅ２とは、エミッタフォロア回路を構成している。すなわち、図２に示したＴＩＡＣＯＲＥは、エミッタ接地回路とエミッタフォロア回路と帰還抵抗ＲＦとを備えたエミッタ接地・並列帰還型の回路構成からなる。エミッタ接地回路とエミッタフォロア回路とは、図１に示したＧＣＡを構成している。ＴＩＡＣＯＲＥは、信号入力端子から増幅用トランジスタＱ１のベースに入力される電流信号ＩＮを、帰還抵抗ＲＦの値に応じて増幅して、電圧信号に変換し、しかる後、出力用トランジスタＱ２のエミッタから、電力増幅した出力信号ＯＣ（電圧信号）として低インピーダンスで出力する。
帰還抵抗ＲＦは、ゲートにＣＴＲＬからのＡＧＣ制御電圧ＶAGCが入力され、ソースがＧＣＡの信号出力端子に接続され、ドレインがＧＣＡの信号入力端子に接続されたトランジスタＱ４と、一端がＧＣＡの信号出力端子に接続され、他端がＧＣＡの信号入力端子に接続された帰還抵抗ＲＦ１とから構成される。
トランジスタＱ４は、ＣＴＲＬから出力されるＡＧＣ制御電圧に応じてドレイン−ソース間の抵抗値が連続的に変化する連続可変抵抗となる。このトランジスタＱ４は、帰還抵抗ＲＦ１に対して並列に接続されていることから明らかなように、ＴＩＡＣＯＲＥの帰還抵抗ＲＦの抵抗値を連続的に変化させる役割を果たす。
ＣＴＲＬは、ＴＩＡＣＯＲＥの出力電圧をモニタしてＡＧＣ制御電圧をＴＩＡＣＯＲＥに出力し、帰還抵抗ＲＦの値を制御することにより、ＴＩＡＣＯＲＥの利得が所望の値になるように（すなわち、ＴＩＡＣＯＲＥの出力振幅が所望の値になるように）制御する。
ＣＴＲＬは、ＴＩＡＣＯＲＥの出力電圧をモニタしてＡＧＣ制御電圧をＴＩＡＣＯＲＥに出力し、帰還抵抗ＲＦの値を制御することにより、ＴＩＡＣＯＲＥの利得が所望の値になるように（すなわち、ＴＩＡＣＯＲＥの出力振幅が所望の値になるように）制御する。
具体的には、ＣＴＲＬは、ＴＩＡＣＯＲＥの出力電圧が高い時にはＡＧＣ制御電圧を上昇させる。ＡＧＣ制御電圧が上昇すると、トランジスタＱ４のドレイン−ソース間の抵抗値が小さくなるので、ＴＩＡＣＯＲＥの帰還抵抗ＲＦの抵抗値（トランジスタＱ４と帰還抵抗ＲＦ１の合成の抵抗値）が小さくなり、ＴＩＡＣＯＲＥの利得が小さくなる。また、ＣＴＲＬは、ＴＩＡＣＯＲＥの出力電圧が低い時にはＡＧＣ制御電圧を低下させる。ＡＧＣ制御電圧が低下すると、トランジスタＱ４のドレイン−ソース間の抵抗値が大きくなるので、ＴＩＡＣＯＲＥの帰還抵抗ＲＦの抵抗値が大きくなり、ＴＩＡＣＯＲＥの利得が大きくなる。
また、本実施の形態のＣＴＲＬは、外部リセット端子を備えており、外部から入力されるリセット信号ＲｅｓｅｔをトリガとしてＴＩＡＣＯＲＥの利得が最大になるようにＡＧＣ制御電圧を初期化する。
図３は本実施の形態のＣＴＲＬのリセット部の構成を示す回路図である。ＣＴＲＬのリセット部は、非反転入力端子が接地されたオペアンプＡ１と、ゲートに外部からのリセット信号Ｒｅｓｅｔが入力され、ソースがオペアンプＡ１の信号出力端子に接続され、ドレインがオペアンプＡ１の反転入力端子に接続されたトランジスタＱ５と、一端がＴＩＡＣＯＲＥの信号出力端子に接続され、他端がオペアンプＡ１の反転入力端子に接続された抵抗Ｒ１と、一端がオペアンプＡ１の反転入力端子に接続され、他端がオペアンプＡ１の信号出力端子に接続されたキャパシタＣ１とから構成される。トランジスタＱ５は、利得初期化回路を構成している。
図３は本実施の形態のＣＴＲＬのリセット部の構成を示す回路図である。ＣＴＲＬのリセット部は、非反転入力端子が接地されたオペアンプＡ１と、ゲートに外部からのリセット信号Ｒｅｓｅｔが入力され、ソースがオペアンプＡ１の信号出力端子に接続され、ドレインがオペアンプＡ１の反転入力端子に接続されたトランジスタＱ５と、一端がＴＩＡＣＯＲＥの信号出力端子に接続され、他端がオペアンプＡ１の反転入力端子に接続された抵抗Ｒ１と、一端がオペアンプＡ１の反転入力端子に接続され、他端がオペアンプＡ１の信号出力端子に接続されたキャパシタＣ１とから構成される。トランジスタＱ５は、利得初期化回路を構成している。
図３に示した回路は、オペアンプＡ１を用いた積分回路である。この積分回路は、抵抗Ｒ１に入力される信号を積分するが、リセット信号Ｒｅｓｅｔが入力されると、トランジスタＱ５によってキャパシタＣ１が短絡し、ＣＴＲＬから出力されるＡＧＣ制御電圧が最小値になるように積分動作が初期化される。抵抗Ｒ１とキャパシタＣ１の時定数を大きくすると、ＡＧＣの応答速度が遅くなる反面、同符号連続に対する耐性が高まる。逆に時定数を小さくすると、ＡＧＣの応答速度が速くなる反面、同符号連続に対する耐性が弱まる。よって、抵抗Ｒ１とキャパシタＣ１の時定数は、ＡＧＣの応答速度と連続符号耐性とが所望の仕様となるように定めればよい。
次に、本実施の形態のフィードバック型ＡＧＣ−ＴＩＡに対して２つの強度の異なる電流信号が連続して入力される場合のＡＧＣ−ＴＩＡの動作を、図４を用いて説明する。図４には、入力電流、ＴＩＡＣＯＲＥのインピーダンス変換利得、ＡＧＣループ利得、ＣＴＲＬから出力されるＡＧＣ制御電圧、リセット信号Ｒｅｓｅｔのそれぞれの強度の推移を示す。図１２の場合と同様に、時刻ｔ1からｔ2の間に入力電流Ｉ1の電流信号がＰＤから入力され、時刻ｔ3からｔ4の間に入力電流Ｉ2の電流信号がＰＤから入力されるものとする。このとき、２つの電流信号の大きさに関してはＩ1＞＞Ｉ2の関係が成り立ち、また時間に関してはｔ1＜ｔ2＜ｔ3＜ｔ4の関係が成り立ち、時刻ｔ1より前には十分長い時間入力信号が無かったとする。
まず、光信号入力が無い状態（時刻ｔ1より前の初期状態）では、ＴＩＡＣＯＲＥの出力はＰＤからの暗電流に応じた程度の大きさしかない。このため、ＣＴＲＬは、ＴＩＡＣＯＲＥの利得を高くする制御を行う。したがって、初期状態では、図４に示すようにＴＩＡＣＯＲＥのインピーダンス変換利得（Ｚｔ）とＡＧＣループ利得が高くなっている。ここで、時刻ｔ1において強度の大きな入力電流Ｉ1の電流信号が入力されると、初期状態のＡＧＣループ利得が高くなっていることから、ＡＧＣは速く応答する。時刻ｔset1までにＴＩＡＣＯＲＥの利得制御が完了し、ＡＧＣ制御電圧はＶAGC1に設定され、ＴＩＡＣＯＲＥのインピーダンス変換利得はＡTIA1に設定され、ＡＧＣループ利得はＡLOOP1に設定される。
入力電流Ｉ1の電流信号の受信を時刻ｔ2で終えると、ＡＧＣ−ＴＩＡには図４に示すようにパルス状のリセット信号Ｒｅｓｅｔが入力される。これにより、ＣＴＲＬが初期化され、ＡＧＣ制御電圧はＶAGC＿INIに初期化され、ＴＩＡＣＯＲＥのインピーダンス変換利得はＡTIA＿INIに初期化され、ＡＧＣループ利得はＡLOOP＿INIに初期化される。ＶAGC＿INIはＡＧＣ制御電圧の取り得る最小の値であり、ＡTIA＿INIはＴＩＡＣＯＲＥのインピーダンス変換利得の取り得る最大の値であり、ＡLOOP＿INIはＡＧＣループ利得の取り得る最大の値である。
次に、時刻ｔ3において微弱な入力電流Ｉ2の電流信号が入力されると、事前にＡＧＣループ利得が初期化されて最大値となっていることから、ＡＧＣは速く応答し、入力電流Ｉ2の電流信号を受信するために適切な利得制御をする際の応答時間が短くて済む。したがって、（ｔset1−ｔ1）＞（ｔset2−ｔ3）の関係が成り立つ。
以上のように、本実施の形態では、外部リセット端子付きのＣＴＲＬを用い、入力信号間のタイミングでリセット信号Ｒｅｓｅｔを与えることにより、ＴＩＡＣＯＲＥの利得が最大になるように制御することができるので、大信号入力の後に小信号が入力される際のＡＧＣ応答時間を従来よりも短縮することができる。
一般に光伝送装置は、装置やそれを用いた通信の管理・制御する機能を司る制御部を有しており、光ファイバを介して接続された他の伝送装置との間で通信する際に、正味のデータ通信の前にお互いにやり取りをして、互いに信号を送受信する際のタイミングや伝送速度に関する制御情報等を制御部同士で事前にやり取りし合う。
従って局側装置においても、バースト信号がＯＬＴ光受信器に入力されるタイミングを把握しているので、装置制御部は光受信器に対して、然るべきタイミング、すなわち２つのバースト信号の間でリセット信号Ｒｅｓｅｔを出力する。
従って局側装置においても、バースト信号がＯＬＴ光受信器に入力されるタイミングを把握しているので、装置制御部は光受信器に対して、然るべきタイミング、すなわち２つのバースト信号の間でリセット信号Ｒｅｓｅｔを出力する。
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図５は本発明の第２の実施の形態に係るフィードバック型ＡＧＣ−ＴＩＡの構成を示すブロック図である。
本実施の形態のフィードバック型ＡＧＣ−ＴＩＡは、ＴＩＡＣＯＲＥと、ＴＩＡＣＯＲＥと同じ回路構成で入力がオープン状態のＴＩＡダミーコア回路（ＴＩＡＤＣＯＲＥ）と、ＴＩＡＣＯＲＥから出力された単相の出力信号を差動信号に変換して差動出力信号ＯＵＴＰ，ＯＵＴＮを出力する出力バッファ（ＤＢＵＦ）と、ＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの出力に基づいてＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの利得が所望の値になるようにフィードバック制御し、外部から与えられるリセット信号ＲｅｓｅｔをトリガとしてＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの状態を初期化してＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの利得が最大になるように制御する外部リセット端子付き利得制御回路（ＤＣＴＲＬ）とを有する。
次に、本発明の第２の実施の形態について説明する。図５は本発明の第２の実施の形態に係るフィードバック型ＡＧＣ−ＴＩＡの構成を示すブロック図である。
本実施の形態のフィードバック型ＡＧＣ−ＴＩＡは、ＴＩＡＣＯＲＥと、ＴＩＡＣＯＲＥと同じ回路構成で入力がオープン状態のＴＩＡダミーコア回路（ＴＩＡＤＣＯＲＥ）と、ＴＩＡＣＯＲＥから出力された単相の出力信号を差動信号に変換して差動出力信号ＯＵＴＰ，ＯＵＴＮを出力する出力バッファ（ＤＢＵＦ）と、ＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの出力に基づいてＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの利得が所望の値になるようにフィードバック制御し、外部から与えられるリセット信号ＲｅｓｅｔをトリガとしてＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの状態を初期化してＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの利得が最大になるように制御する外部リセット端子付き利得制御回路（ＤＣＴＲＬ）とを有する。
ＴＩＡＣＯＲＥの構成は、第１の実施の形態で説明したとおりである。ＴＩＡＤＣＯＲＥは、ＴＩＡＣＯＲＥと同様に、ＧＣＡと同じ回路構成の利得制御増幅回路（ＤＧＣＡ）と、ＤＧＣＡの信号入力端子と信号出力端子との間に設けられた可変の帰還抵抗ＤＲＦを有する。ＴＩＡＤＣＯＲＥは、電流信号ＩＮが入力されず、信号入力端子がオープンになっている点以外は、ＴＩＡＣＯＲＥと同じ回路構成を有している。従って、ＴＩＡＤＣＯＲＥ出力電圧は一定で、無信号時のＴＩＡＣＯＲＥ出力電圧と等しい。
ＤＣＴＲＬは、ＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの出力電圧をモニタしてＡＧＣ制御電圧をＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥに出力し、帰還抵抗ＲＦ，ＤＲＦの値を制御することにより、ＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの利得が所望の値になるように（すなわち、ＴＩＡＣＯＲＥおよびＴＩＡＤＣＯＲＥの出力振幅が所望の値になるように）制御する。具体的には、ＤＣＴＲＬは、ＴＩＡＣＯＲＥの出力電圧振幅が大きい時、ＡＧＣ制御電圧を上昇させ、反対にＴＩＡＣＯＲＥの出力電圧電圧振幅が小さいとき、ＡＧＣ制御電圧を低下させる。
図６は本実施の形態のＤＣＴＲＬのリセット部の構成を示す回路図である。ＤＣＴＲＬのリセット部は、オペアンプＡ２と、ゲートに外部からのリセット信号Ｒｅｓｅｔが入力され、ソースが接地され、ドレインがオペアンプＡ２の非反転入力端子に接続されたトランジスタＱ６と、一端がＴＩＡＣＯＲＥの信号出力端子に接続され、他端がオペアンプＡ２の反転入力端子に接続された抵抗Ｒ２と、一端がＴＩＡＤＣＯＲＥの信号出力端子に接続され、他端がオペアンプＡ２の非反転入力端子に接続された抵抗Ｒ３と、一端がオペアンプＡ２の反転入力端子に接続され、他端がオペアンプＡ２の信号出力端子に接続されたキャパシタＣ２と、一端がオペアンプＡ２の非反転入力端子に接続され、他端が接地されたキャパシタＣ３とから構成される。トランジスタＱ６は、利得初期化回路を構成している。
図６に示した回路は、オペアンプＡ２を用いた積分回路である。この積分回路は、抵抗Ｒ２に入力されるＴＩＡＣＯＲＥの出力電圧と抵抗Ｒ３に入力されるＴＩＡＤＣＯＲＥの出力電圧との差を積分する。ＴＩＡＣＯＲＥの出力電圧とＴＩＡＤＣＯＲＥの出力電圧との差がゼロになると、オペアンプＡ２の出力信号は一定となる。図６の例では、ＴＩＡＣＯＲＥの出力電圧振幅が大きい時、オペアンプＡ２の出力電圧が高くなり、反対にＴＩＡＣＯＲＥの出力電圧電圧振幅が小さいとき、オペアンプＡ２の出力電圧が低くなる。
このような回路において、リセット信号Ｒｅｓｅｔが入力されると、トランジスタＱ６によってキャパシタＣ３が短絡し、ＤＣＴＲＬから出力されるＡＧＣ制御電圧が最小値になるように積分動作が初期化される。第１の実施の形態と同様に、抵抗Ｒ２とキャパシタＣ２の時定数および抵抗Ｒ３とキャパシタＣ３の時定数は、ＡＧＣの応答速度と連続符号耐性とが所望の仕様となるように定めればよい。
本実施の形態によれば、ＤＣＴＲＬから出力されるＡＧＣ制御電圧は、電流信号ＩＮの振幅情報を示す信号であると同時に、差動出力信号ＯＵＴＰ，ＯＵＴＮのオフセット量を示す信号となる。ＴＩＡＣＯＲＥの出力には一定のＤＣオフセットが加わっているが、ＴＩＡＣＯＲＥの利得を可変するとＤＣオフセットも変化してしまう。そのため、図１に示した第１の実施の形態の構成では、ＴＩＡＣＯＲＥの出力信号から一定値に固定されたＤＣ信号を差し引いてもオフセットをキャンセルすることはできない。
これに対して、本実施の形態では、ＴＩＡＣＯＲＥと同じ構成のＴＩＡＤＣＯＲＥを設け、ＤＣＴＲＬからのＡＧＣ制御電圧でＴＩＡＣＯＲＥとＴＩＡＤＣＯＲＥの利得を同時に制御している。これにより、ＤＣオフセット量の情報を得ることができるので、ＡＧＣ制御電圧を利用して差動出力信号ＯＵＴＰ，ＯＵＴＮのオフセット量を適切に補償することが可能となる。ＡＧＣ制御電圧を用いた自動オフセット制御（Automatic Offset Compensation：ＡＯＣ）は、出力バッファで行ってもよいし、さらに後段の回路で行ってもよい。
なお、本実施の形態のＤＣＴＲＬのリセット部の構成は図６に示した回路のほかに、図７または図８に示す回路のものも利用する事が可能である。図７に示した構成では、リセット信号Ｒｅｓｅｔが入力されると、トランジスタＱ６によってキャパシタＣ３が短絡し、同時にトランジスタＱ７によってキャパシタＣ２が短絡し、ＤＣＴＲＬから出力されるＡＧＣ制御電圧が最小値になるように積分動作が初期化される。第１の実施の形態と同様に、抵抗Ｒ２とキャパシタＣ２の時定数および抵抗Ｒ３とキャパシタＣ３の時定数は、ＡＧＣの応答速度と連続符号耐性とが所望の仕様となるように定めればよい。図７に示した構成はトランジスタＱ７を備える分だけ回路規模が大きくなるが、オペアンプＡ２を用いた積分回路の非反転入力部のキャパシタＣ３と反転入力部のキャパシタＣ２の両方を短絡することができるようになり、キャパシタＣ３のみ短絡するときよりもリセット動作の応答速度と安定性を増すことができる。また、図８に示した構成は、キャパシタＣ３の代わりにトランジスタＱ７によってキャパシタＣ２を短絡し、ＤＣＴＲＬから出力されるＡＧＣ制御電圧が最小値になるように積分動作を初期化するものである。この図８に示した構成は、回路レイアウト上、図６の構成をとれない場合のものである。リセット動作の応答速度と安定性は、図６の構成と同等かやや劣るが、リセット動作自体は行われる。
また、図６、図７、図８の回路では、オペアンプＡ２の非反転入力端子にＴＩＡＤＣＯＲＥ出力を入力し、反転入力端子にＴＩＡＣＯＲＥ出力を入力しているが、この入力を逆にしても良い。ただし、ＤＣＴＲＬから出力されるＡＧＣ制御電圧も反転するため、ＤＣＴＲＬとＲＦ、ＤＲＦとの間でＡＧＣ制御電圧を反転する回路を設けるなどする必要がある。
また、図６、図７、図８の回路では、オペアンプＡ２の非反転入力端子にＴＩＡＤＣＯＲＥ出力を入力し、反転入力端子にＴＩＡＣＯＲＥ出力を入力しているが、この入力を逆にしても良い。ただし、ＤＣＴＲＬから出力されるＡＧＣ制御電圧も反転するため、ＤＣＴＲＬとＲＦ、ＤＲＦとの間でＡＧＣ制御電圧を反転する回路を設けるなどする必要がある。
次に、２つの強度の異なる電流信号が連続して入力される時の、入力電流、リセット信号Ｒｅｓｅｔ、ＡＧＣ制御電圧の遷移に関して、図１１に示した従来のフィードバック型ＡＧＣ−ＴＩＡおよび本実施の形態のフィードバック型ＡＧＣ−ＴＩＡの各々における回路シミュレーション結果を図９に示す。図９において、７０は従来のフィードバック型ＡＧＣ−ＴＩＡのＡＧＣ制御電圧、７１は本実施の形態のフィードバック型ＡＧＣ−ＴＩＡのＡＧＣ制御電圧である。
ＰＤから入力電流Ｉ1＝２．８ｍＡの電流信号が入力されるときの光信号の強度Ｐ1は−６ｄＢｍ、入力電流Ｉ2＝１０μＡの電流信号が入力されるときの光信号の強度Ｐ2の強度は−２８ｄＢｍである。時刻ｔ1＝０からｔ2＝２２０ｎｓの間に入力電流Ｉ1の電流信号がＰＤから入力され、時刻ｔ3＝２３０ｎｓからｔ4＝７６０ｎｓの間に入力電流Ｉ2の電流信号がＰＤから入力される。入力電流Ｉ1の電流信号が入力されたときのＡＧＣ制御電圧はＶAGC1＝２．７Ｖ、入力電流Ｉ2の電流信号が入力されたときのＡＧＣ制御電圧はＶAGC2＝０．３Ｖである。また、リセット信号Ｒｅｓｅｔの電圧はＶRST＝２．５Ｖであり、リセット信号Ｒｅｓｅｔが入力されたときのＡＧＣ制御電圧はＶAGC＿INI＝０．１Ｖである。入力電流Ｉ2の電流信号のｔ3＝２３０ｎｓから６３０ｎｓまでの間はプリアンブル区間であり、６３０ｎｓからｔ4＝７６０ｎｓまでの間がペイロード区間である。入力電流Ｉ1の電流信号と入力電流Ｉ2の電流信号の間のタイミングでリセット信号Ｒｅｓｅｔが入力され、ＡＧＣ制御電圧およびＴＩＡＣＯＲＥのインピーダンス変換利得が初期化される。
従来のフィードバック型ＡＧＣ−ＴＩＡでは、ペイロード受信中においても、ＡＧＣ制御電圧が入力電流Ｉ2の電流信号を受信する際のターゲット電圧であるＶAGC2＝０．３Ｖに到達しないが、本実施の形態のフィードバック型ＡＧＣ−ＴＩＡによれば、おおよそ４５０ｎｓ時でＡＧＣ制御電圧がＶAGC2＝０．３Ｖに到達する。すなわち、本実施の形態によれば、ＡＧＣの応答時間を大幅に短縮できていることが分かる。
本シミュレーションにおいて、インピーダンス変換利得、ＡＧＣループ利得に関してはシミュレーション中に正確な値をモニタおよび計算することが難しいので描画していない。図９に示したＴＩＡ各段における利得特性は米国ケイデンス（Cadence）社のＩＣ設計ツールである“Ｖｕｒｔｕｏｓｏ ｃｏｍｐｏｓｅｒ”を用いて設計した回路におけるシミュレーション結果である。この設計ツールはＩＣ製造業界における標準として広く用いられており、高い信頼性、汎用性を有している。
なお、第１、第２の実施の形態では、ＯＬＴに設けられる光受信器のＡＧＣ−ＴＩＡとして利得可変増幅器を用いる場合を例に挙げて説明したが、これに限るものではなく、本発明は、バースト的な信号の入力に対して高速に応答し、また微小信号から大信号まで歪み無く増幅できる高感度かつ広ダイナミックレンジな利得可変増幅器が必要な分野に好適である。
本発明は、バースト的な信号の入力に対して高速に応答し、また微小信号から大信号まで歪み無く増幅する技術に適用することができる。本発明は、例えば光通信方式におけるディジタル信号伝送を行う光受信技術において、受光素子により光信号を電気信号（電流信号）に変換した後、その電流信号を電圧信号に変換し波形整形・増幅する技術に適用することができる。
ＢＵＦ，ＤＢＵＦ…出力バッファ、ＣＴＲＬ，ＤＣＴＲＬ…利得制御回路、ＧＣＡ，ＤＧＣＡ…利得制御増幅回路、ＰＤ…フォトダイオード、ＲＦ，ＲＦ１，ＤＲＦ…帰還抵抗、ＴＩＡ…インピーダンス変換増幅器、ＴＩＡＣＯＲＥ…インピーダンス変換増幅器コア回路、ＴＩＡＤＣＯＲＥ…インピーダンス変換増幅器ダミーコア回路、Ａ１，Ａ２…オペアンプ、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７…トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒｃ１，Ｒｅ１，Ｒｅ２…抵抗、Ｃ１，Ｃ２，Ｃ３…キャパシタ。
Claims (10)
- 入力信号を増幅する第１の利得制御増幅回路と、
この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、
前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
この積分回路は、オペアンプと、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記第１、第２のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 入力信号を増幅する第１の利得制御増幅回路と、
この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、
前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
この積分回路は、オペアンプと、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記第１、第２のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 入力信号を増幅する利得制御増幅回路と、
この利得制御増幅回路の出力電圧に基づいて、前記利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記利得制御増幅回路の出力電圧を積分する積分回路を含み、
この積分回路は、非反転入力端子が接地されたオペアンプと、一端が前記利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続されたキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記キャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 入力信号を増幅する第１の利得制御増幅回路と、
この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、
前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
この積分回路は、オペアンプと、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記第２のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 入力信号を増幅する第１の利得制御増幅回路と、
この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、
前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
この積分回路は、オペアンプと、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記第２のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 入力信号を増幅する第１の利得制御増幅回路と、
この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、
前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
この積分回路は、オペアンプと、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記第１のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 入力信号を増幅する第１の利得制御増幅回路と、
この第１の利得制御増幅回路と同じ構成で入力がオープン状態の第２の利得制御増幅回路と、
前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差に基づいて、前記第１、第２の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第１、第２の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記第１の利得制御増幅回路の出力電圧と前記第２の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
この積分回路は、オペアンプと、一端が前記第２の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第１の抵抗と、一端が前記第１の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第２の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第１のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第２のキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記第１のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 請求項１乃至７のいずれか１項に記載の利得可変増幅器において、
前記リセット信号は、入力信号間のタイミングで前記利得初期化回路に入力されることを特徴とする利得可変増幅器。 - 入力された光信号を光電変換する受光素子と、
この受光素子の出力を入力とする、請求項１乃至８のいずれか１項に記載の利得可変増幅器とを備えることを特徴とする光受信器。 - 請求項９記載の光受信器において、
前記利得制御増幅回路は、入力端子と出力端子間に接続された帰還抵抗を備え、
前記利得制御回路は、前記帰還抵抗の値を変化させる制御電圧を出力することにより、前記利得制御増幅回路の利得を制御することを特徴とする光受信器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010084882A JP5475525B2 (ja) | 2010-04-01 | 2010-04-01 | 利得可変増幅器および光受信器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010084882A JP5475525B2 (ja) | 2010-04-01 | 2010-04-01 | 利得可変増幅器および光受信器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011217226A JP2011217226A (ja) | 2011-10-27 |
| JP5475525B2 true JP5475525B2 (ja) | 2014-04-16 |
Family
ID=44946488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010084882A Active JP5475525B2 (ja) | 2010-04-01 | 2010-04-01 | 利得可変増幅器および光受信器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5475525B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6024412B2 (ja) * | 2012-11-19 | 2016-11-16 | 住友電気工業株式会社 | 利得可変差動増幅器 |
| US20220224298A1 (en) * | 2019-05-08 | 2022-07-14 | Nippon Telegraph And Telephone Corporation | Transimpedance Amplifier |
| US11022629B2 (en) | 2019-07-29 | 2021-06-01 | Analog Devices, Inc. | Low-glitch range change techniques |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500578B2 (ja) * | 1993-01-20 | 1996-05-29 | 日本電気株式会社 | バ―スト信号用ａｇｃ回路 |
| US6583671B2 (en) * | 2000-12-01 | 2003-06-24 | Sony Corporation | Stable AGC transimpedance amplifier with expanded dynamic range |
| JP2005020417A (ja) * | 2003-06-26 | 2005-01-20 | Sumitomo Electric Ind Ltd | 光通信ネットワークに使用される受信増幅器及び受信利得の制御方法 |
| JP2007266809A (ja) * | 2006-03-28 | 2007-10-11 | Toyota Industries Corp | Ａｇｃ回路 |
| JP4927664B2 (ja) * | 2007-08-14 | 2012-05-09 | 日本電信電話株式会社 | 前置増幅回路 |
-
2010
- 2010-04-01 JP JP2010084882A patent/JP5475525B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011217226A (ja) | 2011-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4870806B2 (ja) | トランスインピーダンスアンプ | |
| Wang et al. | A 0.18-$\mu {\hbox {m}} $ CMOS 1.25-Gbps Automatic-Gain-Control Amplifier | |
| Le et al. | A burst-mode receiver for 1.25-Gb/s Ethernet PON with AGC and internally created reset signal | |
| US20110129235A1 (en) | Burst-mode optical signal receiver | |
| JP4261514B2 (ja) | バースト先頭検出回路 | |
| US20100272448A1 (en) | Optical burst signal receiving device | |
| US9490932B2 (en) | Burst signal receiving apparatus and method, PON optical line terminal, and PON system | |
| EP1791275B1 (en) | Burst mode optical receiver | |
| JP4536770B2 (ja) | オンチップ・リセット信号を生成するバーストモード受信機及びバーストモード受信方法 | |
| JP2008236455A (ja) | トランスインピーダンスアンプ及びトランスインピーダンスアンプの制御方法 | |
| US9638725B2 (en) | Optical receiver and light reception current monitoring method | |
| CN114389550A (zh) | 用于接收突发光信号的跨阻抗放大电路 | |
| JP4165829B2 (ja) | トランスインピーダンスアンプ | |
| JP5475525B2 (ja) | 利得可変増幅器および光受信器 | |
| JP2010178256A (ja) | 光受信器の増幅器 | |
| JP2007036329A (ja) | 増幅回路およびトランスインピーダンスアンプ | |
| JP5161189B2 (ja) | トランスインピーダンスアンプ | |
| JP4838279B2 (ja) | 増幅回路 | |
| KR100601048B1 (ko) | 버스트 모드 패킷의 수신기 및 그 패킷의 수신 방법 | |
| JP4975662B2 (ja) | バースト受信装置 | |
| JP4965607B2 (ja) | 利得可変増幅器および光受信装置 | |
| JP2007036328A (ja) | トランスインピーダンスアンプ | |
| JP4691128B2 (ja) | 増幅回路 | |
| JP4691127B2 (ja) | 増幅回路 | |
| JP6027513B2 (ja) | 通信システム、中継装置、通信方法及び中継方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120208 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120208 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121214 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130814 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130903 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131028 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140206 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5475525 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |