JP5475525B2 - 利得可変増幅器および光受信器 - Google Patents
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Description
また、本発明の利得可変増幅器は、入力信号を増幅する第1の利得制御増幅回路と、この第1の利得制御増幅回路と同じ構成で入力がオープン状態の第2の利得制御増幅回路と、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差に基づいて、前記第1、第2の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第1、第2の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第2の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第1の抵抗と、一端が前記第1の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第2の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第1のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第2のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第1、第2のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する利得制御増幅回路と、この利得制御増幅回路の出力電圧に基づいて、前記利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記利得制御増幅回路の出力電圧を積分する積分回路を含み、この積分回路は、非反転入力端子が接地されたオペアンプと、一端が前記利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続されたキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記キャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第1の利得制御増幅回路と、この第1の利得制御増幅回路と同じ構成で入力がオープン状態の第2の利得制御増幅回路と、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差に基づいて、前記第1、第2の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第1、第2の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第2の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第1の抵抗と、一端が前記第1の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第2の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第1のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第2のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第2のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第1の利得制御増幅回路と、この第1の利得制御増幅回路と同じ構成で入力がオープン状態の第2の利得制御増幅回路と、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差に基づいて、前記第1、第2の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第1、第2の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第1の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第1の抵抗と、一端が前記第2の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第2の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第1のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第2のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第1のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の利得可変増幅器は、入力信号を増幅する第1の利得制御増幅回路と、この第1の利得制御増幅回路と同じ構成で入力がオープン状態の第2の利得制御増幅回路と、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差に基づいて、前記第1、第2の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第1、第2の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、前記利得制御回路は、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、この積分回路は、オペアンプと、一端が前記第2の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第1の抵抗と、一端が前記第1の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第2の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第1のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第2のキャパシタとから構成され、前記利得初期化回路は、前記リセット信号をトリガとして前記第1のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とするものである。
また、本発明の光受信器の1構成例において、前記利得制御増幅回路は、入力端子と出力端子間に接続された帰還抵抗を備え、前記利得制御回路は、前記帰還抵抗の値を変化させる制御電圧を出力することにより、前記利得制御増幅回路の利得を制御することを特徴とするものである。
以下、本発明の実施の形態について図面を用いて説明する。図1は本発明の第1の実施の形態に係るフィードバック型AGC−TIAの構成を示すブロック図である。
本実施の形態のフィードバック型AGC−TIAは、フォトダイオード(PD)から入力される電流信号INを帰還抵抗の値に比例する利得によって増幅すると同時に電圧信号に変換するTIAコア回路(TIACORE)と、TIACOREの出力を入力として出力信号OUTを出力する出力バッファ(BUF)と、TIACOREの出力に基づいてTIACOREの利得が所望の値になるようにフィードバック制御し、外部から与えられるリセット信号ResetをトリガとしてTIACOREの状態を初期化してTIACOREの利得が最大になるように制御する外部リセット端子付き利得制御回路(CTRL)とを有する。
図2はTIACOREの構成を示す回路図である。図2に示すように、TIACOREは、ベースが信号入力端子に接続された増幅用トランジスタQ1と、ベースが増幅用トランジスタQ1のコレクタに接続され、コレクタに電源電圧VCCが供給され、エミッタが信号出力端子に接続された出力用トランジスタQ2と、ゲートに一定のバイアス電圧VCSが供給され、ドレインが出力用トランジスタQ2のエミッタおよび信号出力端子に接続された電流源トランジスタQ3と、一端に電源電圧VCCが供給され、他端が増幅用トランジスタQ1のコレクタおよび出力用トランジスタQ2のベースに接続されたコレクタ抵抗Rc1と、一端が増幅用トランジスタQ1のエミッタに接続され、他端に電源電圧VEEが供給されるエミッタ抵抗Re1と、一端が電流源トランジスタQ3のソースに接続され、他端に電源電圧VEEが供給されるエミッタ抵抗Re2と、一端が信号出力端子に接続され、他端が信号入力端子に接続された帰還抵抗RFとから構成される。
CTRLは、TIACOREの出力電圧をモニタしてAGC制御電圧をTIACOREに出力し、帰還抵抗RFの値を制御することにより、TIACOREの利得が所望の値になるように(すなわち、TIACOREの出力振幅が所望の値になるように)制御する。
図3は本実施の形態のCTRLのリセット部の構成を示す回路図である。CTRLのリセット部は、非反転入力端子が接地されたオペアンプA1と、ゲートに外部からのリセット信号Resetが入力され、ソースがオペアンプA1の信号出力端子に接続され、ドレインがオペアンプA1の反転入力端子に接続されたトランジスタQ5と、一端がTIACOREの信号出力端子に接続され、他端がオペアンプA1の反転入力端子に接続された抵抗R1と、一端がオペアンプA1の反転入力端子に接続され、他端がオペアンプA1の信号出力端子に接続されたキャパシタC1とから構成される。トランジスタQ5は、利得初期化回路を構成している。
従って局側装置においても、バースト信号がOLT光受信器に入力されるタイミングを把握しているので、装置制御部は光受信器に対して、然るべきタイミング、すなわち2つのバースト信号の間でリセット信号Resetを出力する。
次に、本発明の第2の実施の形態について説明する。図5は本発明の第2の実施の形態に係るフィードバック型AGC−TIAの構成を示すブロック図である。
本実施の形態のフィードバック型AGC−TIAは、TIACOREと、TIACOREと同じ回路構成で入力がオープン状態のTIAダミーコア回路(TIADCORE)と、TIACOREから出力された単相の出力信号を差動信号に変換して差動出力信号OUTP,OUTNを出力する出力バッファ(DBUF)と、TIACOREおよびTIADCOREの出力に基づいてTIACOREおよびTIADCOREの利得が所望の値になるようにフィードバック制御し、外部から与えられるリセット信号ResetをトリガとしてTIACOREおよびTIADCOREの状態を初期化してTIACOREおよびTIADCOREの利得が最大になるように制御する外部リセット端子付き利得制御回路(DCTRL)とを有する。
また、図6、図7、図8の回路では、オペアンプA2の非反転入力端子にTIADCORE出力を入力し、反転入力端子にTIACORE出力を入力しているが、この入力を逆にしても良い。ただし、DCTRLから出力されるAGC制御電圧も反転するため、DCTRLとRF、DRFとの間でAGC制御電圧を反転する回路を設けるなどする必要がある。
Claims (10)
- 入力信号を増幅する第1の利得制御増幅回路と、
この第1の利得制御増幅回路と同じ構成で入力がオープン状態の第2の利得制御増幅回路と、
前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差に基づいて、前記第1、第2の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第1、第2の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
この積分回路は、オペアンプと、一端が前記第1の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第1の抵抗と、一端が前記第2の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第2の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第1のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第2のキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記第1、第2のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 入力信号を増幅する第1の利得制御増幅回路と、
この第1の利得制御増幅回路と同じ構成で入力がオープン状態の第2の利得制御増幅回路と、
前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差に基づいて、前記第1、第2の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第1、第2の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
この積分回路は、オペアンプと、一端が前記第2の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第1の抵抗と、一端が前記第1の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第2の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第1のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第2のキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記第1、第2のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 入力信号を増幅する利得制御増幅回路と、
この利得制御増幅回路の出力電圧に基づいて、前記利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記利得制御増幅回路の出力電圧を積分する積分回路を含み、
この積分回路は、非反転入力端子が接地されたオペアンプと、一端が前記利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続されたキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記キャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 入力信号を増幅する第1の利得制御増幅回路と、
この第1の利得制御増幅回路と同じ構成で入力がオープン状態の第2の利得制御増幅回路と、
前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差に基づいて、前記第1、第2の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第1、第2の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
この積分回路は、オペアンプと、一端が前記第1の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第1の抵抗と、一端が前記第2の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第2の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第1のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第2のキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記第2のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 入力信号を増幅する第1の利得制御増幅回路と、
この第1の利得制御増幅回路と同じ構成で入力がオープン状態の第2の利得制御増幅回路と、
前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差に基づいて、前記第1、第2の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第1、第2の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
この積分回路は、オペアンプと、一端が前記第2の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第1の抵抗と、一端が前記第1の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第2の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第1のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第2のキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記第2のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 入力信号を増幅する第1の利得制御増幅回路と、
この第1の利得制御増幅回路と同じ構成で入力がオープン状態の第2の利得制御増幅回路と、
前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差に基づいて、前記第1、第2の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第1、第2の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
この積分回路は、オペアンプと、一端が前記第1の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第1の抵抗と、一端が前記第2の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第2の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第1のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第2のキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記第1のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 入力信号を増幅する第1の利得制御増幅回路と、
この第1の利得制御増幅回路と同じ構成で入力がオープン状態の第2の利得制御増幅回路と、
前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差に基づいて、前記第1、第2の利得制御増幅回路の利得が所望の値になるようにフィードバック制御する利得制御回路と、
外部から入力されるリセット信号をトリガとして前記利得制御回路の状態を初期化して前記第1、第2の利得制御増幅回路の利得が最大となるように制御する利得初期化回路とを備え、
前記利得制御回路は、前記第1の利得制御増幅回路の出力電圧と前記第2の利得制御増幅回路の出力電圧との差を積分する積分回路を含み、
この積分回路は、オペアンプと、一端が前記第2の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの反転入力端子に接続された第1の抵抗と、一端が前記第1の利得制御増幅回路の信号出力端子に接続され、他端が前記オペアンプの非反転入力端子に接続された第2の抵抗と、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの信号出力端子に接続された第1のキャパシタと、一端が前記オペアンプの非反転入力端子に接続され、他端が接地された第2のキャパシタとから構成され、
前記利得初期化回路は、前記リセット信号をトリガとして前記第1のキャパシタを短絡することにより、前記積分回路を初期化することを特徴とする利得可変増幅器。 - 請求項1乃至7のいずれか1項に記載の利得可変増幅器において、
前記リセット信号は、入力信号間のタイミングで前記利得初期化回路に入力されることを特徴とする利得可変増幅器。 - 入力された光信号を光電変換する受光素子と、
この受光素子の出力を入力とする、請求項1乃至8のいずれか1項に記載の利得可変増幅器とを備えることを特徴とする光受信器。 - 請求項9記載の光受信器において、
前記利得制御増幅回路は、入力端子と出力端子間に接続された帰還抵抗を備え、
前記利得制御回路は、前記帰還抵抗の値を変化させる制御電圧を出力することにより、前記利得制御増幅回路の利得を制御することを特徴とする光受信器。
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