JP5471964B2 - パルス幅制御回路及び半導体メモリ - Google Patents
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Description
12 パルス幅調整回路
D0 配線ディレイ回路
D1〜D4 インバータディレイ回路
FF11〜FF14、FF21〜FF24 フリップフロップ
TG1〜TG4 トランスファーゲート
Claims (5)
- 配線による遅延とインバータによる遅延とを比較する比較回路と、
インバータ段数によりパルス幅を調整するパルス幅調整回路と、
を備え、
前記パルス幅調整回路は、前記比較回路の比較結果に基づいて、前記インバータによる遅延が前記配線による遅延よりも小さくなった場合に、前記インバータ段数を多くし、前記パルス幅を増加させる
ことを特徴とするパルス幅制御回路。 - 前記比較回路は、
前記配線による遅延を検知する配線遅延回路と、
前記インバータによる遅延を検知するインバータ遅延回路と、
前記配線遅延回路の出力と前記インバータ遅延回路の出力とに応じてセット、リセットされる第1フリップフロップと、
前記第1フリップフロップの出力を取り込む第2フリップフロップと、
を備えることを特徴とする請求項1に記載のパルス幅制御回路。 - 前記比較回路は、
互いに異なる段数のインバータが直列に接続された複数の前記インバータ遅延回路と、
複数の前記インバータ遅延回路に対応して設けられた複数の前記第1フリップフロップと、
複数の前記第1フリップフロップの出力を取り込む複数の前記第2フリップフロップと、
を備え、
前記パルス幅調整回路は、
複数のトランスファーゲートを備え、
複数の前記第2フリップフロップの出力信号に基づいて前記トランスファーゲートをオンオフ制御することで、前記配線による遅延と前記インバータによる遅延との差分に応じて前記パルス幅を調整する
ことを特徴とする請求項2に記載のパルス幅制御回路。 - パルス幅制御回路によってパルス幅を制御し、ワード線をパルス駆動する半導体メモリであって、
前記パルス幅制御回路は、
配線による遅延とインバータによる遅延とを比較する比較回路と、
インバータ段数によりパルス幅を調整するパルス幅調整回路と、
を備え、
前記パルス幅調整回路は、前記比較回路の比較結果に基づいて、前記インバータによる遅延が前記配線による遅延よりも小さくなった場合に、前記インバータ段数を多くし、前記パルス幅を増加させる
ことを特徴とする半導体メモリ。 - 前記比較回路は、
前記ワード線と同様のレイアウトパターンで複製され、前記ワード線による遅延を検知する配線遅延回路と、
前記パルス幅調整回路のインバータ段数と同じ段数のインバータによる遅延を検知するインバータ遅延回路と、
前記配線遅延回路の出力と前記インバータ遅延回路の出力とに応じてセット、リセットされる第1フリップフロップと、
前記第1フリップフロップの出力を取り込む第2フリップフロップと、
を備えることを特徴とする請求項4に記載の半導体メモリ。
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JP2010181724A JP5471964B2 (ja) | 2010-08-16 | 2010-08-16 | パルス幅制御回路及び半導体メモリ |
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KR100335503B1 (ko) * | 2000-06-26 | 2002-05-08 | 윤종용 | 서로 다른 지연 특성을 동일하게 하는 신호 전달 회로,신호 전달 방법 및 이를 구비하는 반도체 장치의 데이터래치 회로 |
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