JP2012044305A - パルス幅制御回路及び半導体メモリ - Google Patents

Abstract

【課題】トランジスタのプロセス依存と配線幅のばらつきとに応じて適切なパルス幅に制御することが可能なパルス幅制御回路及び半導体メモリを提供すること。
【解決手段】配線による遅延とインバータによる遅延とを比較する比較回路と、インバータ段数によりパルス幅を調整するパルス幅調整回路と、を備える。パルス幅調整回路は、比較回路の比較結果に基づいて、インバータによる遅延が配線による遅延よりも小さくなった場合に、インバータ段数を多くし、パルス幅を増加させる。
【選択図】図５

Description

本願は、製造プロセスのばらつきに応じてパルス幅を制御するパルス幅制御回路及び半導体メモリに関する。

集積回路では、製造プロセスのばらつきによって回路特性が変わる。例えば、配線幅がばらつくことにより配線抵抗が変動するため、配線ディレイがばらつく。また、トランジスタのプロセス依存によりトランジスタ特性が変動するため、インバータディレイがばらつく。

図１は、配線ディレイ、インバータディレイ、それぞれのばらつきの傾向について一例を示す。図１において、（Ａ）は入力パルス、（Ｂ）は（Ａ）に配線ディレイが付加されたパルス、（Ｃ）は（Ａ）にインバータディレイが付加されたパルスである。一般に配線ディレイとインバータディレイとでは、Ｓｌｏｗ（電流が流れない側にばらついた場合）、Ｆａｓｔ（電流が流れる側にばらついた場合）の各条件における変動が異なる。例えば、図１に示されるように、配線ディレイとインバータディレイとでは、インバータディレイの方がディレイのばらつきが大きくなることがある。

図２は、ＲＡＭのワード線をパルス駆動する場合の一般的な構成を示す。パルスジェネレータにより生成されたパルスに基づいて、ドライバを介してワード線がパルス駆動される。パルスジェネレータは、例えば、インバータを用いたチョッパー回路を有する。配線ディレイ、インバータディレイがばらついても仕様を満たすようにパルス幅が決定される。

上記の背景技術に関連して、例えば、特許文献１、２、３が開示されている。

特表２００８−５２６０１１号公報 特開２０００−２２８６２６号公報 特開２００３−３３２４３５号公報

図３は、図２の構成でワード線をパルス駆動した場合の波形を示す模式図である。通常、トランジスタのプロセス依存に関して、プロセスがＳｌｏｗの条件に合わせてパルス幅が決定される場合がある。図３（Ａ）に示されるように、プロセスＳｌｏｗの状態（Ｓｌｏｗ基準における通常の状態）では、図２のドライバ出力における入力パルス（１）は狙い値通りのパルス幅を有し、配線の先における波形（２）は配線抵抗の影響によって鈍りながらも十分な振幅を確保することができている。しかし、図３（Ｂ）に示されるように、プロセスがＦａｓｔに振れた場合には、図２のドライバ出力における入力パルス（１）のパルス幅が小さくなる。一方で、そのような場合でも、配線抵抗は変わらないことが多く、配線の先における波形（２）は配線抵抗の影響によってつぶれてしまい、十分な振幅が得られなくなってしまう。

また、プロセスがＦａｓｔに振れた場合にもパルスがつぶれないように、トランジスタのプロセス依存と配線幅のばらつきとの両方を加味した場合、実際のデバイスで必要なパルス幅よりも過剰に大きくなる傾向がある。その結果、アクセスタイムやサイクルタイムが大きくなってしまい、マクロの競争力を削いでしまう。

本願は、トランジスタのプロセス依存と配線幅のばらつきとに応じて適切なパルス幅に制御することが可能なパルス幅制御回路及び半導体メモリを提供することを目的とする。

本願に開示されているパルス幅制御回路は、配線による遅延とインバータによる遅延とを比較する比較回路と、インバータ段数によりパルス幅を調整するパルス幅調整回路と、を備え、前記パルス幅調整回路は、前記比較回路の比較結果に基づいて、前記インバータによる遅延が前記配線による遅延よりも小さくなった場合に、前記インバータ段数を多くし、前記パルス幅を増加させる。

開示のパルス幅制御回路、半導体メモリによれば、トランジスタのプロセス依存と配線幅のばらつきとに応じて適切なパルス幅に制御することが可能で、アクセスタイムやサイクルタイムを過大にすることなく動作マージンを確保することができる。

配線ディレイ、インバータディレイのばらつきの傾向について一例を示す図である。 ＲＡＭのワード線をパルス駆動する場合の一般的な構成を示す図である。 図２の構成でワード線をパルス駆動した場合の波形を示す模式図である。 本実施形態のパルス幅制御回路を搭載する半導体メモリの全体ブロック図である。 本実施形態のパルス幅制御回路を示す図である。 比較回路の一例を示す図である。 配線ディレイ回路の一例を示す図である。 インバータディレイ回路の一例を示す図である。 パルス幅調整回路の一例を示す図である。 本実施形態のパルス幅制御回路の動作タイミングを示す模式図である。

図４は、本実施形態のパルス幅制御回路を搭載する半導体メモリの全体ブロック図である。ロウアドレスバッファ１に入力されたアドレスは、ロウデコーダ２でデコードされる。デコードされた情報に基づいてワードドライバ３は、メモリセルアレイ４に接続されたワード線をパルス駆動する。また、カラムアドレスバッファ５に入力されたアドレスは、カラムデコーダ及びスイッチ６を制御する。カラムデコーダ及びスイッチ６は、入力されたアドレスに従って、メモリセルアレイ４に接続されたビット線をセンスアンプ、ライトアンプ７に接続する。センスアンプ、ライトアンプ７にはＩ／Ｏ８１、Ｉ／Ｏ８２、・・・が接続されており、データ入出力端子Ｄｉｎ、Ｄｏｕｔを介してデータの入出力が行われる。また、半導体メモリを構成する各ブロックには、基準クロックｃｌｋを基にクロックバッファ９からクロック信号が供給される。

本実施形態のパルス幅制御回路は、例えば、上記の構成を有する半導体メモリのワードドライバ３の部分に適用される。図５は、本実施形態のパルス幅制御回路を示す。図５に示されるように、パルス幅制御回路は、配線ディレイとインバータディレイとを比較する比較回路１１と、比較回路１１の比較結果に基づいてパルス幅を調整するパルス幅調整回路１２とを含む。

比較回路１１とパルス幅調整回路１２とについて具体的に説明する。図６は、比較回路１１の一例を示す。配線ディレイ回路Ｄ０、インバータディレイ回路Ｄ１乃至Ｄ４には、それぞれクロック信号ＣＫ（ａ）が入力される。

配線ディレイ回路Ｄ０は、例えば、図７に示されるように、ドライバ５１、５２の間にワード線と同様のレイアウトパターンで複製された配線を備える構成とすることで、配線のＲＣ変化によるワード線信号の遅延を検知することができる。また、例えば、ドライバ５１としてワードドライバの複製を用いることで、プロセス変動によるワードドライバの駆動能力の変化に伴う遅延を検知することができる。

インバータディレイ回路Ｄ１乃至Ｄ４は、例えば、図８に示されるように、ドライバ５３、５４の間にインバータが直列に接続された構成とすることで、プロセス変動によるインバータ駆動能力の変化に伴う遅延を検知することができる。ここで、インバータディレイ回路Ｄ４は、例えば、Ｔｙｐｉｃａｌ（狙い値通りの標準的な場合）の条件下で配線ディレイ回路Ｄ０と同等の遅延値を有するように設定され、以下、インバータディレイ回路Ｄ３、Ｄ２、Ｄ１の順にインバータ段数が増やされる。

フリップフロップＦＦ１１乃至ＦＦ１４は、ともに配線ディレイ回路Ｄ０の出力（ｂ）に応じてリセットされる。また、フリップフロップＦＦ１１乃至ＦＦ１４は、それぞれインバータディレイ回路Ｄ１乃至Ｄ４の出力（ｃ）、（ｅ）、（ｇ）、（ｉ）に応じてセットされる。フリップフロップＦＦ２１乃至ＦＦ２４は、それぞれフリップフロップＦＦ１１乃至ＦＦ１４の出力（ｄ）、（ｆ）、（ｈ）、（ｊ）を取り込む。

インバータＩＮＶ１は、フリップフロップＦＦ２１の出力信号を反転して、パルス幅調整回路１２に出力する。論理積ゲートＡＮＤ１は、フリップフロップＦＦ２１の出力信号とフリップフロップＦＦ２２の出力の反転信号との論理積信号をパルス幅調整回路１２に出力する。論理積ゲートＡＮＤ２は、フリップフロップＦＦ２２の出力信号とフリップフロップＦＦ２３の出力の反転信号との論理積信号をパルス幅調整回路１２に出力する。論理積ゲートＡＮＤ３は、フリップフロップＦＦ２３の出力信号とフリップフロップＦＦ２４の出力の反転信号との論理積信号をパルス幅調整回路１２に出力する。

パルス幅調整回路１２は、前段回路から入力された信号に従い、比較回路１１の比較結果に基づいてパルス幅を調整し、ワードドライバに出力する。パルス幅調整回路１２は、例えば、図９に示されるように、インバータを用いたチョッパー回路と、否定論理積ゲートＮＡＮＤ１とを備え、入力された信号とチョッパー回路を経由した信号との否定論理積信号を出力する。チョッパー回路の途中には、トランスファーゲートＴＧ１乃至ＴＧ４が配置される。トランスファーゲートＴＧ１乃至ＴＧ４は、例えば、ＮＭＯＳとＰＭＯＳとを含むスイッチである。トランスファーゲートＴＧ１乃至ＴＧ４の何れかがオン状態となってインバータ段数を必要な段数に切り替えることによって、パルス幅が調整される。本実施形態では、トランスファーゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４は、それぞれインバータＩＮＶ１、論理積ゲートＡＮＤ１、論理積ゲートＡＮＤ２、論理積ゲートＡＮＤ３の出力信号によって、オンオフ制御される（図６参照）。

また、前述したインバータディレイ回路Ｄ１乃至Ｄ４（図８参照）の各々について、トランスファーゲートＴＧ１乃至ＴＧ４によって切り替えられるパルス幅調整回路１２のインバータ段数と同じ段数のインバータが接続された構成とすることができる。これにより、パルス幅調整回路１２について、プロセス変動によるインバータ駆動能力の変化に伴う遅延を検知することができ、パルス幅調整回路１２により調整されるパルス幅が適切か否かを検知することができる。

続いて、上記の構成を有する本実施形態のパルス幅制御回路の作用、効果を説明する。図１０は、本実施形態のパルス幅制御回路の動作タイミングを示す模式図であり、図６の各部の信号について適宜パルス極性を合わせて表示している。

プロセスＳｌｏｗのとき、図１０（Ａ）に示されるように、フリップフロップＦＦ１１乃至ＦＦ１４の出力（ｄ）、（ｆ）、（ｈ）、（ｊ）は、（ｄ，ｆ，ｈ，ｊ）＝（１，１，１，０）となる。したがって、パルス幅調整回路１２（図９参照）において、トランスファーゲートＴＧ４がオン状態となってインバータ段数は５段に設定され、パルス幅が調整される。

プロセスがＦａｓｔに振れた場合、図１０（Ｂ）に示されるように、インバータディレイ回路Ｄ１乃至Ｄ４の出力（ｃ）、（ｅ）、（ｇ）、（ｉ）は、図１０（Ａ）のプロセスＳｌｏｗのときに比べて大きく変動する。それに対して、配線ディレイ回路Ｄ０の出力（ｂ）は、変動幅が小さい。そのため、インバータディレイ回路Ｄ３の遅延が配線ディレイ回路Ｄ０の遅延よりも小さくなる（インバータディレイ回路Ｄ３の出力（ｇ）と配線ディレイ回路Ｄ０の出力（ｂ）とを参照）。その結果、フリップフロップＦＦ１１乃至ＦＦ１４の出力（ｄ）、（ｆ）、（ｈ）、（ｊ）は、（ｄ，ｆ，ｈ，ｊ）＝（１，１，０，０）となる。したがって、パルス幅調整回路１２（図９参照）において、トランスファーゲートＴＧ３がオン状態となってインバータ段数は７段に設定され、パルス幅が調整される。

プロセスがＦａｓｔから更にＦａｓｔ＋に振れた場合、図１０（Ｃ）に示されるように、フリップフロップＦＦ１１乃至ＦＦ１４の出力（ｄ）、（ｆ）、（ｈ）、（ｊ）は、（ｄ，ｆ，ｈ，ｊ）＝（１，０，０，０）となる。したがって、パルス幅調整回路１２（図９参照）において、トランスファーゲートＴＧ２がオン状態となってインバータ段数は９段に設定され、パルス幅が調整される。

このように、プロセスがＦａｓｔ側に振れるのに伴って、パルス幅調整回路１２のチョッパー回路で用いられるインバータ段数が増える。これにより、パルス幅は広がる方向に調整される。したがって、トランジスタのプロセス依存によりパルス幅が小さくなるのを抑え、ワード線の先でも十分な振幅を確保することができる。

以上、詳細に説明したように、前記実施形態によれば、比較回路１１が配線による遅延とインバータによる遅延とを比較し、インバータによる遅延が配線による遅延よりも小さくなった場合に、パルス幅調整回路１２はチョッパー回路のインバータ段数を多くする。これにより、パルス幅は広がる方向に調整される。したがって、トランジスタのプロセス依存と配線幅のばらつきとに応じたパルス幅に制御することが可能で、アクセスタイムやサイクルタイムを過大にすることなく動作マージンを確保することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。

前記実施形態では、半導体メモリのワードドライバの部分に適用する例を説明したが、他の部分に適用してもよいことは言うまでもない。更に、ＲＡＭ、ＲＯＭなどの半導体メモリだけでなく、内部にパルス駆動する長距離配線を有するシステムＬＳＩ（ＳＯＣ）に広く用いることができる。

尚、比較回路１１は比較回路の一例、パルス幅調整回路１２はパルス幅調整回路の一例、配線ディレイ回路Ｄ０は配線遅延回路の一例、インバータディレイ回路Ｄ１乃至Ｄ４はインバータ遅延回路の一例、フリップフロップＦＦ１１乃至ＦＦ１４は第１フリップフロップの一例、フリップフロップＦＦ２１乃至ＦＦ２４は第２フリップフロップの一例である。

１１ 比較回路
１２ パルス幅調整回路
Ｄ０ 配線ディレイ回路
Ｄ１〜Ｄ４ インバータディレイ回路
ＦＦ１１〜ＦＦ１４、ＦＦ２１〜ＦＦ２４ フリップフロップ
ＴＧ１〜ＴＧ４ トランスファーゲート

Claims (5)

1. 配線による遅延とインバータによる遅延とを比較する比較回路と、
   インバータ段数によりパルス幅を調整するパルス幅調整回路と、
   を備え、
   前記パルス幅調整回路は、前記比較回路の比較結果に基づいて、前記インバータによる遅延が前記配線による遅延よりも小さくなった場合に、前記インバータ段数を多くし、前記パルス幅を増加させる
   ことを特徴とするパルス幅制御回路。
2. 前記比較回路は、
   前記配線による遅延を検知する配線遅延回路と、
   前記インバータによる遅延を検知するインバータ遅延回路と、
   前記配線遅延回路の出力と前記インバータ遅延回路の出力とに応じてセット、リセットされる第１フリップフロップと、
   前記第１フリップフロップの出力を取り込む第２フリップフロップと、
   を備えることを特徴とする請求項１に記載のパルス幅制御回路。
3. 前記比較回路は、
   互いに異なる段数のインバータが直列に接続された複数の前記インバータ遅延回路と、
   複数の前記インバータ遅延回路に対応して設けられた複数の前記第１フリップフロップと、
   複数の前記第１フリップフロップの出力を取り込む複数の前記第２フリップフロップと、
   を備え、
   前記パルス幅調整回路は、
   複数のトランスファーゲートを備え、
   複数の前記第２フリップフロップの出力信号に基づいて前記トランスファーゲートをオンオフ制御することで、前記配線による遅延と前記インバータによる遅延との差分に応じて前記パルス幅を調整する
   ことを特徴とする請求項２に記載のパルス幅制御回路。
4. パルス幅制御回路によってパルス幅を制御し、ワード線をパルス駆動する半導体メモリであって、
   前記パルス幅制御回路は、
   配線による遅延とインバータによる遅延とを比較する比較回路と、
   インバータ段数によりパルス幅を調整するパルス幅調整回路と、
   を備え、
   前記パルス幅調整回路は、前記比較回路の比較結果に基づいて、前記インバータによる遅延が前記配線による遅延よりも小さくなった場合に、前記インバータ段数を多くし、前記パルス幅を増加させる
   ことを特徴とする半導体メモリ。
5. 前記比較回路は、
   前記ワード線と同様のレイアウトパターンで複製され、前記ワード線による遅延を検知する配線遅延回路と、
   前記パルス幅調整回路のインバータ段数と同じ段数のインバータによる遅延を検知するインバータ遅延回路と、
   前記配線遅延回路の出力と前記インバータ遅延回路の出力とに応じてセット、リセットされる第１フリップフロップと、
   前記第１フリップフロップの出力を取り込む第２フリップフロップと、
   を備えることを特徴とする請求項４に記載の半導体メモリ。

Images