JP5466054B2 - Ｄ／ａコンバータ - Google Patents
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Description
本発明は、Ｄ／Ａコンバータに係り、特にオーディオ機器用として好適なＤ／Ａコンバータに関する。
図８は、従来の一般的なＤＡＣ（Digital to Analog Converter：以下、Ｄ／Ａコンバータと記す）８００を例示した機能ブロック図である。
ここに例示する一般的なＤ／Ａコンバータ８００は、デジタル入力信号のＬチャネル（左側）信号（図中、Lｃｈと表記）とＲチャネル（右側）信号（図中、Rｃｈと表記）のステレオデータをモノラルのデータとして再生する機能をもつ。
ここに例示する一般的なＤ／Ａコンバータ８００は、デジタル入力信号のＬチャネル（左側）信号（図中、Lｃｈと表記）とＲチャネル（右側）信号（図中、Rｃｈと表記）のステレオデータをモノラルのデータとして再生する機能をもつ。
図８のＤ／Ａコンバータ８１０は、外部から供給される入力データＤinを受けるデータインターフェース部（図中、データＩ／Ｆと表記）８１１、その次段のステレオ／モノラル変換回路（図中、ＭＩＸ回路と表記）８１２、更に次段のデジタルフィルタ８１３、また更に次段のサンプルホールド回路（図中、Ｓ＆Hと表記）８１４、その次段のΔΣ変調器８１５を含んでデジタル部８１０が構成されている。
このデジタル部８１０の出力側に、アナログ部８２０が接続されている。このアナログ部８２０は、ＬチャネルアナログフィルタであるＳＣＦ（Switched Capacitor Filter：図中、ＳＣＦ：Lｃｈと表記）８２１およびＲチャネルアナログフィルタであるＳＣＦ（図中、ＳＣＦ：Rｃｈと表記）８２２とを含んで構成されている。
以上の構成を有するＤ／Ａコンバータ８００では、データインターフェース部８１１で受けた入力データＤinに対して、ステレオ／モノラル変換回路８１２を通してステレオ／モノラル変換が実行され、その後段のサンプルホールド回路８１４でサンプリング周波数に応じた倍率でデータレートが高められる。
以上の構成を有するＤ／Ａコンバータ８００では、データインターフェース部８１１で受けた入力データＤinに対して、ステレオ／モノラル変換回路８１２を通してステレオ／モノラル変換が実行され、その後段のサンプルホールド回路８１４でサンプリング周波数に応じた倍率でデータレートが高められる。
そして、更に後段のΔΣ変調器８１５および上述のアナログ部８２０を通してＬチャネル出力信号ＡoutＬおよびＲチャネル出力信号ＡoutＲとして出力され、図示しないアンプに供給される。
サンプルホールド回路８１４におけるデータレートの変換は、標準速、２倍速、および、４倍速のうちからいずれかを選択するように実行される。サンプルホールド回路８１４より後段の各機能ブロックは、当然ながら上記の何れのデータレートにも適合する。
図８のＤ／Ａコンバータ８００における、各データレート（標準速、２倍速、４倍速）に対応する該当各部のデジタル信号の周波数の変化を表１に示す。
サンプルホールド回路８１４におけるデータレートの変換は、標準速、２倍速、および、４倍速のうちからいずれかを選択するように実行される。サンプルホールド回路８１４より後段の各機能ブロックは、当然ながら上記の何れのデータレートにも適合する。
図８のＤ／Ａコンバータ８００における、各データレート（標準速、２倍速、４倍速）に対応する該当各部のデジタル信号の周波数の変化を表１に示す。
ここに標準速とは、サンプリング周波数１ｆｓが４８ｋＨｚのデジタル信号のデータレート、２倍速とは１ｆｓが９６ｋＨｚのデジタル信号のデータレート、４倍速とは１ｆｓが１９２ｋＨｚのデジタル信号のデータレートである。
次に、ステレオ／モノラル変換回路８１２について、その機能ブロック図である図９を参照しつつ説明する。図９において既述の図８との対応部には同一の参照符号が附されている。
図９に示すように、ステレオ／モノラル変換回路８１２には、データインターフェース部８１１の出力であるＬチャネルデータ８１２L（図中、Lｃｈデータと表記）とＲチャネルデータ８１２R（図中、Rｃｈデータと表記）のパラレルデータを加算するための加算器９００が設けられている。そして、加算器９００の出力データが既述のデジタルフィルタ８１３（図８）に供給される。
以上のようなＤ／Ａコンバータに関しては、例えば、特許文献１にも同種の技術が開示されている。
次に、ステレオ／モノラル変換回路８１２について、その機能ブロック図である図９を参照しつつ説明する。図９において既述の図８との対応部には同一の参照符号が附されている。
図９に示すように、ステレオ／モノラル変換回路８１２には、データインターフェース部８１１の出力であるＬチャネルデータ８１２L（図中、Lｃｈデータと表記）とＲチャネルデータ８１２R（図中、Rｃｈデータと表記）のパラレルデータを加算するための加算器９００が設けられている。そして、加算器９００の出力データが既述のデジタルフィルタ８１３（図８）に供給される。
以上のようなＤ／Ａコンバータに関しては、例えば、特許文献１にも同種の技術が開示されている。
図８および図９を参照してして説明したＤ／Ａコンバータでは、モノラル信号を再生するために、シリアルデジタル入力信号をデジタルインターフェース回路でＬチャネルとＲチャネルのパラレルデータへ変換した後、ＬチャネルとＲチャネルのデータを加算するための加算器９００が一段必要になる。
近年、多くの回路装置において、実装面積の縮小に関する要求が高まり、加算器一段を設けることによっても回路装置全体の実装面積に重大な影響を与えることになる。このため、産業界では、実装面積を拡大することなく、またシステム制御の簡易なＤ／Ａコンバータが望まれていた。
本発明は、このような点に鑑みてなされたものであり、特に小型化に有利なＤ／Ａコンバータを提供することを目的とする。
近年、多くの回路装置において、実装面積の縮小に関する要求が高まり、加算器一段を設けることによっても回路装置全体の実装面積に重大な影響を与えることになる。このため、産業界では、実装面積を拡大することなく、またシステム制御の簡易なＤ／Ａコンバータが望まれていた。
本発明は、このような点に鑑みてなされたものであり、特に小型化に有利なＤ／Ａコンバータを提供することを目的とする。
上記目的を達成するべく、以下に列挙するような技術を提案する。
（１）Ｌチャネルデータ及びＲチャネルデータを含むシリアルデータからなるデジタル信号が入力されるデータインターフェース部と、
前記データインターフェース部からのデジタル信号にフィルタ係数をたたみ込み演算するデジタルフィルタ部と、
デジタル入力信号のサンプリング周波数と、ステレオモード制御かモノラルモード制御かを切り替える切替制御信号とに応じた所定の倍率で前記デジタルフィルタからのデジタル信号のデータレートを高めるサンプルホールド部と、
前記サンプルホールド部からのデジタル信号が入力されるΔΣ変調部と、
前記ΔΣ変調部からのデジタル信号をアナログ信号に変換するスイッチトキャパシタフィルタ部と、
前記サンプルホールド部のデータレートを前記ΔΣ変調部のデータレートの半分にする場合を含むデータレート変換を行う制御部と、
を備えることを特徴とするＤ／Ａコンバータ。
（１）Ｌチャネルデータ及びＲチャネルデータを含むシリアルデータからなるデジタル信号が入力されるデータインターフェース部と、
前記データインターフェース部からのデジタル信号にフィルタ係数をたたみ込み演算するデジタルフィルタ部と、
デジタル入力信号のサンプリング周波数と、ステレオモード制御かモノラルモード制御かを切り替える切替制御信号とに応じた所定の倍率で前記デジタルフィルタからのデジタル信号のデータレートを高めるサンプルホールド部と、
前記サンプルホールド部からのデジタル信号が入力されるΔΣ変調部と、
前記ΔΣ変調部からのデジタル信号をアナログ信号に変換するスイッチトキャパシタフィルタ部と、
前記サンプルホールド部のデータレートを前記ΔΣ変調部のデータレートの半分にする場合を含むデータレート変換を行う制御部と、
を備えることを特徴とするＤ／Ａコンバータ。
上記（１）のＤ／Ａコンバータは、そのデータインターフェース部で、Ｌチャネルデータ及びＲチャネルデータを含むシリアルデータからなるデジタル信号の入力を受ける。また、そのデジタルフィルタ部で、前記データインターフェース部からのデジタル信号にフィルタ係数をたたみ込み演算する。更にまた、そのサンプルホールド部で、サンプリング周波数に応じた所定の倍率で前記デジタルフィルタからのデジタル信号のデータレートを高める。また、そのΔΣ変調部は、前記サンプルホールド部からのデジタル信号の入力を受ける。そして、その制御部が、前記サンプルホールド部のデータレートを前記ΔΣ変調部のデータレートの半分にする場合を含むデータレート変換を実行する。
（２）前記制御部は、前記サンプルホールド部のデータレートの基準となる基準サンプルクロックを周波数の異なる複数の既定のサンプルクロックのうちから選択し、該選択によって前記サンプルホールド部のデータレートが前記ΔΣ変調部のデータレートの半分となるようなデータレート変換を行い得るように構成されていることを特徴とする（１）のＤ／Ａコンバータ。
上記（２）のＤ／Ａコンバータでは、（１）のＤ／Ａコンバータにおいて特に、前記制御部は、前記サンプルホールド部のデータレートの基準となる基準サンプルクロックを周波数の異なる複数の既定のサンプルクロックのうちから選択し、該選択によって前記サンプルホールド部のデータレートが前記ΔΣ変調部のデータレートの半分となるようなデータレート変換を行い得る。
上記（２）のＤ／Ａコンバータでは、（１）のＤ／Ａコンバータにおいて特に、前記制御部は、前記サンプルホールド部のデータレートの基準となる基準サンプルクロックを周波数の異なる複数の既定のサンプルクロックのうちから選択し、該選択によって前記サンプルホールド部のデータレートが前記ΔΣ変調部のデータレートの半分となるようなデータレート変換を行い得る。
（３）前記スイッチトキャパシタフィルタ部は、Ｌチャネル用スイッチトキャパシタフィルタとＲチャネル用スイッチトキャパシタフィルタとを有する（１）又は（２）のＤ／Ａコンバータ。
（４）前記制御部は、前記サンプルホールド部のデータレートと前記ΔΣ変調部のデータレートとを等しくするステレオモード制御と前記サンプルホールド部のデータレートを前記ΔΣ変調部のデータレートの半分にするモノラルモード制御とを選択的に実行し、
前記スイッチトキャパシタフィルタ部は、前記制御部が前記ステレオモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号である、交互に配置されたＬチャネルデータ及びＲチャネルデータの内、ＬチャネルデータはＬチャネル用スイッチトキャパシタフィルタに取り込み、ＲチャネルデータはＲチャネル用スイッチトキャパシタフィルタに取り込み、且つ、前記制御部が前記モノラルモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号である、交互に配置されたＬチャネルデータ及びＲチャネルデータをそのまま、Ｌチャネル用スイッチトキャパシタフィルタとＲチャネル用スイッチトキャパシタフィルタとに取り込むことを特徴とする（３）のＤ／Ａコンバータ。
（４）前記制御部は、前記サンプルホールド部のデータレートと前記ΔΣ変調部のデータレートとを等しくするステレオモード制御と前記サンプルホールド部のデータレートを前記ΔΣ変調部のデータレートの半分にするモノラルモード制御とを選択的に実行し、
前記スイッチトキャパシタフィルタ部は、前記制御部が前記ステレオモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号である、交互に配置されたＬチャネルデータ及びＲチャネルデータの内、ＬチャネルデータはＬチャネル用スイッチトキャパシタフィルタに取り込み、ＲチャネルデータはＲチャネル用スイッチトキャパシタフィルタに取り込み、且つ、前記制御部が前記モノラルモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号である、交互に配置されたＬチャネルデータ及びＲチャネルデータをそのまま、Ｌチャネル用スイッチトキャパシタフィルタとＲチャネル用スイッチトキャパシタフィルタとに取り込むことを特徴とする（３）のＤ／Ａコンバータ。
上記（４）のＤ／Ａコンバータでは、（３）のＤ／Ａコンバータにおいて特に、前記制御部は、前記サンプルホールド部のデータレートと前記ΔΣ変調部のデータレートとを等しくするステレオモード制御と前記サンプルホールド部のデータレートを前記ΔΣ変調部のデータレートの半分にするモノラルモード制御とを選択的に実行する。
そして、前記スイッチトキャパシタフィルタ部は、前記制御部が前記ステレオモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを各別に並行して取り込み、且つ、前記制御部が前記モノラルモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを交互に順次取り込む。
そして、前記スイッチトキャパシタフィルタ部は、前記制御部が前記ステレオモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを各別に並行して取り込み、且つ、前記制御部が前記モノラルモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを交互に順次取り込む。
（５）前記制御部は、前記サンプルホールド部のデータレートと前記ΔΣ変調部のデータレートとを等しくするステレオモード制御と前記サンプルホールド部のデータレートを前記ΔΣ変調部のデータレートの半分にするモノラルモード制御とを選択的に実行し、
前記スイッチトキャパシタフィルタ部は、前記制御部が前記ステレオモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号である、交互に配置されたＬチャネルデータ及びＲチャネルデータの内、Ｌチャネル用スイッチトキャパシタフィルタはＬチャネルデータを取り込んでＬチャネル出力信号を出力し、Ｒチャネル用スイッチトキャパシタフィルタはＲチャネルデータを取り込んでＲチャネル出力信号を出力することで、ステレオ信号として出力し、且つ、前記制御部が前記モノラルモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号である、交互に配置されたＬチャネルデータ及びＲチャネルデータをそのまま、Ｌチャネル用スイッチトキャパシタフィルタとＲチャネル用スイッチトキャパシタフィルタとに取り込んでモノラル信号として出力することを特徴とする（３）又は（４）のＤ／Ａコンバータ。
前記スイッチトキャパシタフィルタ部は、前記制御部が前記ステレオモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号である、交互に配置されたＬチャネルデータ及びＲチャネルデータの内、Ｌチャネル用スイッチトキャパシタフィルタはＬチャネルデータを取り込んでＬチャネル出力信号を出力し、Ｒチャネル用スイッチトキャパシタフィルタはＲチャネルデータを取り込んでＲチャネル出力信号を出力することで、ステレオ信号として出力し、且つ、前記制御部が前記モノラルモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号である、交互に配置されたＬチャネルデータ及びＲチャネルデータをそのまま、Ｌチャネル用スイッチトキャパシタフィルタとＲチャネル用スイッチトキャパシタフィルタとに取り込んでモノラル信号として出力することを特徴とする（３）又は（４）のＤ／Ａコンバータ。
上記（５）のＤ／Ａコンバータでは、（３）又は（４）のＤ／Ａコンバータにおいて特に、前記制御部は、前記サンプルホールド部のデータレートと前記ΔΣ変調部のデータレートとを等しくするステレオモード制御と前記サンプルホールド部のデータレートを前記ΔΣ変調部のデータレートの半分にするモノラルモード制御とを選択的に実行する。
そして、前記スイッチトキャパシタフィルタ部は、前記制御部が前記ステレオモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを各別に並行してステレオ信号として出力し、且つ、前記制御部が前記モノラルモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを交互に順次のモノラル信号として出力する。
そして、前記スイッチトキャパシタフィルタ部は、前記制御部が前記ステレオモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを各別に並行してステレオ信号として出力し、且つ、前記制御部が前記モノラルモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを交互に順次のモノラル信号として出力する。
本発明のＤ／Ａコンバータでは、加算器を含むようなステレオ／モノラル変換回路を持たずにステレオ／モノラル変換が可能となる。このため、回路の小型化が可能になる。
（本発明に関する理論）
以下、本発明の実施の形態につき詳述するに先立って、図面を参照して本発明の理論について説明する。
本発明のＤ／Ａコンバータは、ステレオ／モノラル変換機能を有している。ここに、ステレオ／モノラル変換機能とは、ステレオで入力されたＬチャネルとＲチャネルのデジタルデータ（LｃｈおよびRｃｈ）をモノラル信号の（Lｃｈ＋Rｃｈ）／２としてアナログ出力する機能のことを指す。
以下、本発明の実施の形態につき詳述するに先立って、図面を参照して本発明の理論について説明する。
本発明のＤ／Ａコンバータは、ステレオ／モノラル変換機能を有している。ここに、ステレオ／モノラル変換機能とは、ステレオで入力されたＬチャネルとＲチャネルのデジタルデータ（LｃｈおよびRｃｈ）をモノラル信号の（Lｃｈ＋Rｃｈ）／２としてアナログ出力する機能のことを指す。
このモノラル信号を再生するために、Ｄ／Ａコンバータのデジタル側で（Lｃｈ＋Rｃｈ）／２という処理を実行する必要がある。
図１は、ある一点のデータを取り込むに際してのサンプリング時間（期間）と被サンプリング信号の振幅を示す図である。
図１（ａ）に図示するサンプリング時間１ＴにおけるデータＤ１の振幅を１とすると、このデータの面積（大きさ）｜G｜は次の式（１）からＴとなる。
｜Ｇ｜＝１×１Ｔ＝Ｔ………………（１）
図１は、ある一点のデータを取り込むに際してのサンプリング時間（期間）と被サンプリング信号の振幅を示す図である。
図１（ａ）に図示するサンプリング時間１ＴにおけるデータＤ１の振幅を１とすると、このデータの面積（大きさ）｜G｜は次の式（１）からＴとなる。
｜Ｇ｜＝１×１Ｔ＝Ｔ………………（１）
次にこのデータＤ１のサンプリング時間を２倍の２Ｔにすると、図１（ｂ）に図示するデータＤ２となる。被サンプリング信号のサンプリング期間当たりのエネルギーに対応するデータＤ１およびデータＤ２の面積は一定なので、横軸（サンプリング時間）が２Ｔであるときには、振幅は、サンプリング時間が１Ｔであるときの半分の１／２となり、データの面積｜G｜は次の式（２）からＴとなる。
｜Ｇ｜＝１／２×２Ｔ＝Ｔ………………（２）
｜Ｇ｜＝１／２×２Ｔ＝Ｔ………………（２）
データＤ１とデータＤ２の面積｜Ｇ｜は等しい。
図１（ｂ）でデータのサンプリング時間を２Ｔへ延ばしたが、もとのサンプリング時間１ＴとしてデータＤ２の面積｜Ｇ｜をみると、図１（ｃ）に図示するデータＤ３に相当し、面積は次の式（３）から２／Ｔとなる。
｜Ｇ｜＝１／２×１Ｔ＝１／２Ｔ………………（３）
以上のことから、本発明者はサンプリング時間を倍にすると信号の振幅は半分になり、サンプリング時間を倍にする前の元のサンプリング時間からみた信号成分の面積は、元の信号成分の半分になることに着目した。
図１（ｂ）でデータのサンプリング時間を２Ｔへ延ばしたが、もとのサンプリング時間１ＴとしてデータＤ２の面積｜Ｇ｜をみると、図１（ｃ）に図示するデータＤ３に相当し、面積は次の式（３）から２／Ｔとなる。
｜Ｇ｜＝１／２×１Ｔ＝１／２Ｔ………………（３）
以上のことから、本発明者はサンプリング時間を倍にすると信号の振幅は半分になり、サンプリング時間を倍にする前の元のサンプリング時間からみた信号成分の面積は、元の信号成分の半分になることに着目した。
図２は、ＬチャネルおよびＲチャネルにおけるサンプリング時間と振幅の変化を説明するための図である。
図２（ａ）に図示するＬチャネルのデータと図２（ｂ）に図示するＲチャネルのデータのサンプリング時間を２倍にすると、振幅は、図２（ｃ）、図２（ｄ）に図示するように、図２（ａ）および図２（ｂ）の場合の半分になる。
従って、サンプリング時間を２Ｔにしたデータを元のサンプリング時間１Ｔでサンプリングし、ＬチャネルデータとＲチャネルデータとを交互に配列すれば、図３に図示するようなデータ配列となる。
即ち、図３は、本発明の作用に関し、ＬチャネルおよびＲチャネルのデータをサンプリング期間毎に交互に入れ替えて時間軸上に配列してステレオ／モノラル変換する様子を表す図である。
図２（ａ）に図示するＬチャネルのデータと図２（ｂ）に図示するＲチャネルのデータのサンプリング時間を２倍にすると、振幅は、図２（ｃ）、図２（ｄ）に図示するように、図２（ａ）および図２（ｂ）の場合の半分になる。
従って、サンプリング時間を２Ｔにしたデータを元のサンプリング時間１Ｔでサンプリングし、ＬチャネルデータとＲチャネルデータとを交互に配列すれば、図３に図示するようなデータ配列となる。
即ち、図３は、本発明の作用に関し、ＬチャネルおよびＲチャネルのデータをサンプリング期間毎に交互に入れ替えて時間軸上に配列してステレオ／モノラル変換する様子を表す図である。
図３において、時間軸上に配列されたモノラル信号はサンプリング期間毎にＬｃｈ／２＋Ｒｃｈ／２の振幅を持つ信号成分となる。この場合、そのモノラル信号はＬチャネルデータとＲチャネルデータ間での位相ずれが生じるが、この位相ずれの程度がＤ／Ａコンバータを適用しようとするシステム（対象物）において問題とならないように設計値を選択すれば、広汎な用途に適用して有効である。例えば、ヒトの聴覚における音声識別力では認識され得ない程度の位相差となるように設計することにより、オーディオ機器の用途に適用して有効なＤ／Ａコンバータが実現される。
上述のような本発明によれば、加算器を用いることなくモノラル信号が再生できる。このため、図８および図９を参照して既述のステレオ／モノラル変換回路８０２を備えたＤ／Ａコンバータよりも、回路の構成要素を低減することができる。
従って、Ｄ／Ａコンバータの小型化に大きく寄与することができる。更にまた、サンプリング時間を特定の関係に設定するだけでステレオ／モノラル変換機能が実現できる。このため、Ｄ／Ａコンバータとしての制御が簡易であり、且つ、設計にかかる工数が少ないＤ／Ａコンバータを実現することができる。
従って、Ｄ／Ａコンバータの小型化に大きく寄与することができる。更にまた、サンプリング時間を特定の関係に設定するだけでステレオ／モノラル変換機能が実現できる。このため、Ｄ／Ａコンバータとしての制御が簡易であり、且つ、設計にかかる工数が少ないＤ／Ａコンバータを実現することができる。
（Ｄ／Ａコンバータの回路構成）
図４は、本発明の実施の形態としてのＤ／Ａコンバータを表す機能ブロック図である。
図４に示したＤ／Ａコンバータ４００は、データレートを異にする複数のモードのうちのいずれかに分類されるデジタル入力信号（入力データ）Ｄinが選択的に入力される。そして、入力データＤinを受けるデータインターフェース部（図中、データＩ／Ｆと表記）４１１、その次段のデジタルフィルタ４１３、更に次段のサンプルホールド回路（図中、Ｓ＆Hと表記）４１４、更にその次段のΔΣ変調器４１５を含んでデジタル部４１０が構成されている。
図４は、本発明の実施の形態としてのＤ／Ａコンバータを表す機能ブロック図である。
図４に示したＤ／Ａコンバータ４００は、データレートを異にする複数のモードのうちのいずれかに分類されるデジタル入力信号（入力データ）Ｄinが選択的に入力される。そして、入力データＤinを受けるデータインターフェース部（図中、データＩ／Ｆと表記）４１１、その次段のデジタルフィルタ４１３、更に次段のサンプルホールド回路（図中、Ｓ＆Hと表記）４１４、更にその次段のΔΣ変調器４１５を含んでデジタル部４１０が構成されている。
本実施の形態では、特に、従来の装置におけるようなステレオ／モノラル変換回路（図８中、参照符号８０２が附されたＭＩＸ回路）を持たず、サンプルホールド回路４１４に供給するサンプルクロックを切換えるためのステレオ／モノラル切換部４１６が、コントロール部４４０に設けられている。
ステレオ／モノラル切換部４１６は、クロック分周器４５０に切換制御信号を供給して、その切換スイッチ４３０を通してサンプルホールド回路４１４に供給されるサンプルクロックを切換える。
ステレオ／モノラル切換部４１６は、クロック分周器４５０に切換制御信号を供給して、その切換スイッチ４３０を通してサンプルホールド回路４１４に供給されるサンプルクロックを切換える。
即ち、ステレオ／モノラル切換部４１６は、サンプルホールド部（サンプルホールド回路４１４の）データレートをΔΣ変調部（ΔΣ変調器４１５）のデータレートの半分にする場合を含むデータレート変換を行う制御部として機能する。
デジタル部４１０の出力側に、アナログ部４２０が接続されている。このアナログ部４２０は、ＬチャネルアナログフィルタであるＳＣＦ（Switched Capacitor Filter：図中、ＳＣＦ：Lｃｈと表記）４２１およびＲチャネルアナログフィルタであるＳＣＦ（図中、ＳＣＦ：Rｃｈと表記）４２２とを含んで構成されている。
デジタル部４１０の出力側に、アナログ部４２０が接続されている。このアナログ部４２０は、ＬチャネルアナログフィルタであるＳＣＦ（Switched Capacitor Filter：図中、ＳＣＦ：Lｃｈと表記）４２１およびＲチャネルアナログフィルタであるＳＣＦ（図中、ＳＣＦ：Rｃｈと表記）４２２とを含んで構成されている。
上述のデジタルフィルタ４１３は、デジタル入力信号Ｄinにフィルタ係数をたたみ込み演算する。
また、サンプルホールド回路４１４からその次段のΔΣ変調器４１５へのデータの流れを通してデータレートが変換される。
上述のモードとは、オーディオプレーヤから出力されたデジタルデータの録音時のサンプリング周波数（従って、データレート）によって決定するパラメータ（即ち、これに応じた動作態様）である。
本実施の形態では、デジタル入力信号に関するデータレートに応じた３通りのモードをとり得る。即ち、標準モード、２倍速モード、および、４倍速モードの３つのモードである。
また、サンプルホールド回路４１４からその次段のΔΣ変調器４１５へのデータの流れを通してデータレートが変換される。
上述のモードとは、オーディオプレーヤから出力されたデジタルデータの録音時のサンプリング周波数（従って、データレート）によって決定するパラメータ（即ち、これに応じた動作態様）である。
本実施の形態では、デジタル入力信号に関するデータレートに応じた３通りのモードをとり得る。即ち、標準モード、２倍速モード、および、４倍速モードの３つのモードである。
標準モードとは、サンプリング周波数１ｆｓが４８ｋＨｚであるデジタル入力信号Ｄin、或いは１ｆｓが４８ｋＨｚのデジタル入力信号Ｄinに対応するＤ／Ａコンバータの動作モードである。
また、２倍速モードとは、１ｆｓが９６ｋＨｚであるデジタル入力信号Ｄin、或いは１ｆｓが９６ｋＨｚのデジタル入力信号Ｄinに対応するＤ／Ａコンバータの動作モードである。
更に、４倍速モードとは、１ｆｓが１９２ｋＨｚであるデジタル入力信号Ｄin、或いは１ｆｓが１９２ｋＨｚのデジタル入力信号Ｄinに対応するＤ／Ａコンバータの動作モードである。
本実施の形態のＤ／Ａコンバータにおけるデジタル入力信号の周波数の変化は次の表２に示したとおりである。
また、２倍速モードとは、１ｆｓが９６ｋＨｚであるデジタル入力信号Ｄin、或いは１ｆｓが９６ｋＨｚのデジタル入力信号Ｄinに対応するＤ／Ａコンバータの動作モードである。
更に、４倍速モードとは、１ｆｓが１９２ｋＨｚであるデジタル入力信号Ｄin、或いは１ｆｓが１９２ｋＨｚのデジタル入力信号Ｄinに対応するＤ／Ａコンバータの動作モードである。
本実施の形態のＤ／Ａコンバータにおけるデジタル入力信号の周波数の変化は次の表２に示したとおりである。
本実施の形態のＤ／Ａコンバータは、例えばオーディオアンプに内蔵される。そして、オーディオプレーヤから出力され、図示しないＤＳＰ(Digital Signal Processor)で処理されたデジタルオーディオ信号を入力するデータインターフェース部６０２を備えている。本実施の形態でいうデジタル入力信号Ｄinは、ＤＳＰにおいて丸められたデジタルデータである。そして、データインターフェース部４１１が上述のＤＳＰからデジタル入力信号Ｄinを受ける。
サンプルホールド回路４１４は、初段でデジタル入力信号Ｄinがｎ倍速モード（ｎは自然）であることが検出された場合、該当する動作モード（デジタル入力信号のサンプリング周波数）と、ステレオモード制御かモノラルモード制御かを切り替える切替制御信号に従いデータレートを変換する。
具体的には、標準速モードでのモノラル再生の場合、デジタルフィルタ４１３の出力レートから８倍へとサンプルホールド回路４１４で変換し、その後段のΔΣ変調器４１５では６．１４４ＭＨｚで動作し、最終段のアナログ部４２０におけるＳＣＦ４２１およびＳＣＦ４２２で交互にデータを配列する。
具体的には、標準速モードでのモノラル再生の場合、デジタルフィルタ４１３の出力レートから８倍へとサンプルホールド回路４１４で変換し、その後段のΔΣ変調器４１５では６．１４４ＭＨｚで動作し、最終段のアナログ部４２０におけるＳＣＦ４２１およびＳＣＦ４２２で交互にデータを配列する。
因みに、ステレオ再生の場合は、デジタルフィルタ４１３の出力レートから１６倍へとサンプルホールド回路４１４を通してデータレートを変換する。
モノラル再生とステレオ再生の切替え制御は、ステレオ／モノラル切換部４１６によってサンプルホールド回路４１４に供給する基準クロック（サンプルクロック）ＣＬＫＳのデータレートを切換えることにより行われる。
即ち、モノラル再生の場合は８倍へと倍率するモノラル用ＣＬＫＳを選択し、ステレオ再生の場合は１６倍へと倍率するステレオ用ＣＬＫＳを選択する。後段のΔΣ変調器４１５以降はステレオ／モノラル同様の構成をとる。
モノラル再生とステレオ再生の切替え制御は、ステレオ／モノラル切換部４１６によってサンプルホールド回路４１４に供給する基準クロック（サンプルクロック）ＣＬＫＳのデータレートを切換えることにより行われる。
即ち、モノラル再生の場合は８倍へと倍率するモノラル用ＣＬＫＳを選択し、ステレオ再生の場合は１６倍へと倍率するステレオ用ＣＬＫＳを選択する。後段のΔΣ変調器４１５以降はステレオ／モノラル同様の構成をとる。
ΔΣ変調器４１５において処理された信号は、Ｌチャネル用とＲチャネル用の各対応するＳＣＦ４２１およびＳＣＦ４２２を経て、アナログ出力信号ＡoutＬ、ＡoutＲとしてＤ／Ａコンバータ４００から出力される。
以上の通り、本実施の形態では、結果的にアンプ等後段の機器に出力されるデジタル出力信号のデータレートを従来のＤ／Ａコンバータと同様の値にすることができる。即ち、後段の機器の仕様等を変更することなく、適用する基準クロックＣＬＫＳのデータレートを選択するだけでステレオ／モノラル変換機能が実現される。
以上の通り、本実施の形態では、結果的にアンプ等後段の機器に出力されるデジタル出力信号のデータレートを従来のＤ／Ａコンバータと同様の値にすることができる。即ち、後段の機器の仕様等を変更することなく、適用する基準クロックＣＬＫＳのデータレートを選択するだけでステレオ／モノラル変換機能が実現される。
図５に、本実施の形態のモノラル再生の場合のタイミングチャートを示す。サンプルホールド回路４１４を制御する図５（Ａ）のクロックＣＬＫＳはモノラル再生の場合、ΔΣ変調器４１５におけるサンプリング周波数を１／２倍したサンプリング周波数３．０７２ＭＨｚに設定する。
ΔΣ変調器４１５の演算クロックは図５（Ｃ）のＣＬＫＤを使い、片チャンネル当たりは６．１４４ＭＨｚだが、両チャンネルタイムシェアのため１２．２８８ＭＨｚで実際は動作する。従って、クロックＣＬＫＳも両ｃｈタイムシェアのため、実際の動作は６．１４４ＭＨｚとなる。
ΔΣ変調器４１５の演算クロックは図５（Ｃ）のＣＬＫＤを使い、片チャンネル当たりは６．１４４ＭＨｚだが、両チャンネルタイムシェアのため１２．２８８ＭＨｚで実際は動作する。従って、クロックＣＬＫＳも両ｃｈタイムシェアのため、実際の動作は６．１４４ＭＨｚとなる。
サンプルホールド回路４１４の出力レートは図５（Ｂ）のとおり図５（Ｄ）に示されたΔΣ変調器におけるサンプリング時間の２倍になっている。ΔΣ変調器４１５の後段のＬチャネル用のＳＣＦ４２１およびＲチャネル用のＳＣＦ４２２は図５（Ｄ）に示されたΔΣ変調器４１５の出力を図５（Ｅ）に示された６．１４４ＭＨｚのサンプリングクロックＣＬＫＡの立ち上がりでデータを取り込む。この結果、Ｌチャネル用およびＲチャネル用の各対応するＳＣＦ４２１およびＳＣＦ４２２のアナログ出力信号ＡoutＬ、ＡoutＲは、図５（Ｆ）及び図５（Ｇ）に示す通り、ＬチャネルデータとＲチャネルデータとが交互に順次配列された出力となりモノラル再生となる。
一方、図６は、本実施の形態のステレオ再生の場合のタイミングチャートである。図６（Ａ）のサンプルホールド回路４１４のクロックＣＬＫＳは、図６（Ｃ）および図６（Ｄ）から判読されるΔΣ変調器４１５のデータレートへと変換するため、１６倍のレートに高める設定にしている。
従って、最終段のＬチャネル用およびＲチャネル用の各対応するＳＣＦ４２１およびＳＣＦ４２２のアナログ出力信号ＡoutＬ、ＡoutＲは図６（Ｆ）のＬチャネルデータと図６（Ｇ）のＲチャネルデータとが各別に分かれたステレオデータとなる。
従って、最終段のＬチャネル用およびＲチャネル用の各対応するＳＣＦ４２１およびＳＣＦ４２２のアナログ出力信号ＡoutＬ、ＡoutＲは図６（Ｆ）のＬチャネルデータと図６（Ｇ）のＲチャネルデータとが各別に分かれたステレオデータとなる。
Ｌチャネル用およびＲチャネル用の各対応するＳＣＦ４２１およびＳＣＦ４２２は、本発明の要素たるスイッチトキャパシタフィルタ部を成している。
そして、上述の説明から容易に理解される通り、このスイッチトキャパシタフィルタ部は、サンプルホールド部（４１４）のデータレートとΔΣ変調部（４１５）のデータレートとが等しいとき、ΔΣ変調部（４１５）からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを各別に並行して取り込む。
そして、上述の説明から容易に理解される通り、このスイッチトキャパシタフィルタ部は、サンプルホールド部（４１４）のデータレートとΔΣ変調部（４１５）のデータレートとが等しいとき、ΔΣ変調部（４１５）からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを各別に並行して取り込む。
また、サンプルホールド部（４１４）のデータレートがΔΣ変調部（４１５）のデータレートの半分であるときΔΣ変調部（４１５）からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを交互に順次取り込む。
更にまた、上述のスイッチトキャパシタフィルタ部は、サンプルホールド部（４１４）のデータレートとΔΣ変調部（４１５）のデータレートとが等しいとき、ΔΣ変調部（４１５）からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを各別に並行してステレオ信号として出力する。
また、サンプルホールド部（４１４）のデータレートがΔΣ変調部（４１５）のデータレートの半分であるときΔΣ変調部（４１５）からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを交互に順次のモノラル信号として出力する。
更にまた、上述のスイッチトキャパシタフィルタ部は、サンプルホールド部（４１４）のデータレートとΔΣ変調部（４１５）のデータレートとが等しいとき、ΔΣ変調部（４１５）からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを各別に並行してステレオ信号として出力する。
また、サンプルホールド部（４１４）のデータレートがΔΣ変調部（４１５）のデータレートの半分であるときΔΣ変調部（４１５）からのデジタル出力信号であるＬチャネルデータ及びＲチャネルデータを交互に順次のモノラル信号として出力する。
図７にＬチャネルとＲチャネルに別々の周波数を入力したときの本実施の形態のＤ／Ａコンバータにおけるモノラル再生出力信号をＦＦＴ（fast Fourier Transform）した結果を図示する。ＦＦＴ結果には本実施の形態のサンプルホールド回路４１４の周波数成分が折り返し成分として３．０７２ＭＨｚ付近に現れているのが確認でき、主成分のＬチャネルとＲチャネルのトーンが帯域内に現れていることから本実施の形態でモノラル再生が可能となっていることを確認できる。
本実施の形態によれば、加算器を含むようなステレオ／モノラル変換回路を持たずにステレオ／モノラル変換機能を実現することができる。従って、ステレオ／モノラル変換機能を有しながら実装面積を増加させることなく小型化に適したＤ／Ａコンバータを提供することができる。
本実施の形態によれば、加算器を含むようなステレオ／モノラル変換回路を持たずにステレオ／モノラル変換機能を実現することができる。従って、ステレオ／モノラル変換機能を有しながら実装面積を増加させることなく小型化に適したＤ／Ａコンバータを提供することができる。
なお、本発明のＤ／Ａコンバータは、以上述べた実施の形態に限定されるものではない。例えば、Ｄ／Ａコンバータの構成要素である制御部は、図４に示されたようなステレオ／モノラル切換部４１６のようにデジタル部４１０の外部に設けられた切換スイッチ４３０に切換制御信号を供給して、切換スイッチ４３０を通してサンプルホールド回路４１４に供給されるサンプルクロックを切換える態様をとるのみならず、切換制御信号の生成機能部とこの切換制御信号に応答してサンプルクロックの取り込み方を切換える機能部とを一体化してなり、それがデジタル部４１０内に設けられる態様をもとり得る。
また、本実施の形態で説明したサンプリング周波数、サンプリング＆ホールドの具体的な数値は、本実施の形態に関して例示された値に限定されるものでなく、適宜決定されるものであることは言うまでもない。
また、本実施の形態で説明したサンプリング周波数、サンプリング＆ホールドの具体的な数値は、本実施の形態に関して例示された値に限定されるものでなく、適宜決定されるものであることは言うまでもない。
４００、８００………………Ｄ／Ａコンバータ
４１０、８１０………………デジタル部
４１１、８１１………………データインターフェース部
４１３、８１３………………デジタルフィルタ
４１４、８１４………………サンプルホールド回路
４１５、８１５………………ΔΣ変調器
４１６…………………………ステレオ／モノラル切換部
４２０、８２０………………アナログ部
８１２…………………………ステレオ／モノラル変換回路
４２１、８２１………………ＳＣＦ（Ｌチャネルアナログフィルタ）
４２２、８２２………………ＳＣＦ（Ｒチャネルアナログフィルタ）
４３０…………………………切換スイッチ
４１０、８１０………………デジタル部
４１１、８１１………………データインターフェース部
４１３、８１３………………デジタルフィルタ
４１４、８１４………………サンプルホールド回路
４１５、８１５………………ΔΣ変調器
４１６…………………………ステレオ／モノラル切換部
４２０、８２０………………アナログ部
８１２…………………………ステレオ／モノラル変換回路
４２１、８２１………………ＳＣＦ（Ｌチャネルアナログフィルタ）
４２２、８２２………………ＳＣＦ（Ｒチャネルアナログフィルタ）
４３０…………………………切換スイッチ
Claims (5)
- Ｌチャネルデータ及びＲチャネルデータを含むシリアルデータからなるデジタル入力信号が入力されるデータインターフェース部と、
前記データインターフェース部からのデジタル信号にフィルタ係数をたたみ込み演算するデジタルフィルタ部と、
デジタル入力信号のサンプリング周波数と、ステレオモード制御かモノラルモード制御かを切り替える切替制御信号とに応じた所定の倍率で前記デジタルフィルタからのデジタル信号のデータレートを高めるサンプルホールド部と、
前記サンプルホールド部からのデジタル信号が入力されるΔΣ変調部と、
前記ΔΣ変調部からのデジタル信号をアナログ信号に変換するスイッチトキャパシタフィルタ部と、
前記サンプルホールド部のデータレートを前記ΔΣ変調部のデータレートの半分にする場合を含むデータレート変換を行う制御部と、
を備えていることを特徴とするＤ／Ａコンバータ。 - 前記制御部は、前記サンプルホールド部のデータレートの基準となる基準サンプルクロックを周波数の異なる複数の既定のサンプルクロックのうちから選択し、該選択によって前記サンプルホールド部のデータレートが前記ΔΣ変調部のデータレート半分となるようなデータレート変換を行い得るように構成されていることを特徴とする請求項１に記載のＤ／Ａコンバータ。
- 前記スイッチトキャパシタフィルタ部は、Ｌチャネル用スイッチトキャパシタフィルタとＲチャネル用スイッチトキャパシタフィルタとを有する請求項１又は２に記載のＤ／Ａコンバータ。
- 前記制御部は、前記サンプルホールド部のデータレートと前記ΔΣ変調部のデータレートとを等しくするステレオモード制御と前記サンプルホールド部のデータレートを前記ΔΣ変調部のデータレートの半分にするモノラルモード制御とを選択的に実行し、
前記スイッチトキャパシタフィルタ部は、前記制御部が前記ステレオモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号である、交互に配置されたＬチャネルデータ及びＲチャネルデータの内、ＬチャネルデータはＬチャネル用スイッチトキャパシタフィルタに取り込み、ＲチャネルデータはＲチャネル用スイッチトキャパシタフィルタに取り込み、且つ、前記制御部が前記モノラルモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号である、交互に配置されたＬチャネルデータ及びＲチャネルデータをそのまま、Ｌチャネル用スイッチトキャパシタフィルタとＲチャネル用スイッチトキャパシタフィルタとに取り込むことを特徴とする請求項３に記載のＤ／Ａコンバータ。 - 前記制御部は、前記サンプルホールド部のデータレートと前記ΔΣ変調部のデータレートとを等しくするステレオモード制御と前記サンプルホールド部のデータレートを前記ΔΣ変調部のデータレートの半分にするモノラルモード制御とを選択的に実行し、
前記スイッチトキャパシタフィルタ部は、前記制御部が前記ステレオモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号である、交互に配置されたＬチャネルデータ及びＲチャネルデータの内、Ｌチャネル用スイッチトキャパシタフィルタはＬチャネルデータを取り込んでＬチャネル出力信号を出力し、Ｒチャネル用スイッチトキャパシタフィルタはＲチャネルデータを取り込んでＲチャネル出力信号を出力することで、ステレオ信号として出力し、且つ、前記制御部が前記モノラルモード制御を実行しているときには前記ΔΣ変調部からのデジタル出力信号である、交互に配置されたＬチャネルデータ及びＲチャネルデータをそのまま、Ｌチャネル用スイッチトキャパシタフィルタとＲチャネル用スイッチトキャパシタフィルタとに取り込んでモノラル信号として出力することを特徴とする請求項３又は４に記載のＤ／Ａコンバータ。
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