JP5453226B2 - チョッパ増幅とデジタル変換の複合回路 - Google Patents

Description

微弱な電圧、例えばセンサ等が出力する微弱電圧を増幅するために、チョッパアンプが多用される。またセンサ等が出力する電圧をコンピュータシステム等で処理するために、増幅された電圧をデジタル値に変換する回路が用いられる。
本発明は、入力電圧をチョッパ増幅し、増幅後電圧をデジタル値に変換する複合回路に関する。

チョッパアンプは、有意味な電圧を増幅した電圧Vs（以下では増幅後電圧という）に、チョッパアンプで発生するオフセット電圧Δが重畳した重畳電圧を出力する。第１タイプのチョッパアンプは、所定時間毎に、Vs＋Δに比例する電圧を出力する状態と、Vs−Δに比例する電圧を出力する状態を、交互に切り換える。第２タイプのチョッパアンプは、所定時間毎に、Vs＋Δに比例する電圧を出力する状態と、−Vs＋Δに比例する電圧を出力する状態を、交互に切り換える。チョッパアンプには、１出力タイプと２出力タイプとがある。２出力タイプの場合、出力電圧の各々が前記した重畳電圧となっている。またチョッパアンプの出力電圧には、前記した重畳電圧に基準電圧まで重畳していることも多い。
デジタル値に変換する回路は、チョッパアンプが出力する重畳電圧に含まれている増幅後電圧Vsをデジタル値に変換する必要がある。
そこで、チョッパアンプとデジタル変換回路の間に、チョッパアンプが出力する重畳電圧から増幅後電圧Vsを取出し、取出された増幅後電圧Vsをデジタル変換回路に送る回路が必要とされる

特許文献1に、上記の回路構成が開示されている。特許文献1には、チョッパアンプと平均化回路とデジタル変換器からなる複合回路が開示されている。
特許文献１の技術では、チョッパ増幅した一対の出力電圧をクロススイッチで復元し、復元した電圧を平均化回路で平均化し、平均化した電圧をＡ／Ｄ変換器でデジタル値に変換する。クロススイッチと平均化回路には制御回路からクロック信号を送る。

特開２００８−２１９４０４号公報

従来の回路は、チョッパアンプとＡ／Ｄ変換器の間に、クロススイッチと平均化回路を必要とし、回路構成が複雑化する。本発明は、複雑であった回路構成を簡単化することを目的に開発された。

本発明は、図1に模式的に示されているように、チョッパアンプ４と伝達回路６と比較回路８とカウンタ回路１０とアナログ電圧生成回路１４を備えており、電圧をチョッパ増幅し、増幅後電圧をデジタル値に変換する回路に関する。
チョッパアンプ４は、電圧を入力し、増幅後電圧(Vs)とオフセット電圧(Δ)のうちの一方の電圧の符号を所定時間毎に反転させて重畳した重畳電圧(V1)を出力する。実際には、基準電圧（Vag）まで重畳していることも多い。ここでいう重畳電圧は、少なくとも増幅後電圧(Vs)とオフセット電圧(Δ)が重畳しているものをいい、さらに基準電圧（Vag）まで重畳していることがある。
アナログ電圧生成回路１４は、カウンタ回路１０に記憶されているカウンタ値をアナログ電圧に変換したアナログ電圧(Vd)を出力する。
伝達回路６は、重畳電圧(V1)とアナログ電圧(Vd)を入力し、２種類の電圧（第１出力電圧(VI)，第２出力電圧(VII)）を出力する。第１出力電圧(VI)と第２出力電圧(VII)）の差は、増幅後電圧(Vs)とアナログ電圧(Vd)の差に比例している。
比較回路８は、第１出力電圧(VI)と第２出力電圧(VII)を入力し、第１出力電圧(VI)と第２出力電圧(VII)の比較結果に基づいて、カウンタ値をアップさせる信号とダウンさせる信号のいずれかを選択してカウンタ回路１０に出力する。

上記の複合回路は、重畳電圧(V1)とアナログ電圧(Vd)を入力し、増幅後電圧(Vs)とアナログ電圧(Vd)の差に比例する差を持っている２種類の電圧(第１出力電圧(VI)，第２出力電圧(VII))を出力する伝達回路６を備えている。
従来の技術では、伝達回路に相当するクロススイッチと平均化回路には、アナログ電圧(Vd)が入力されず、平均化回路の出力電圧をアナログ電圧(Vd)と比較してデジタル化していた。
この違いが回路構成に与える影響は大きい。本発明によると回路構成が簡単化される。本発明では、デジタル化に必要な処理を無駄なく直接的に実施する回路構成とすることができる。従来の方式、すなわち反転する電圧を含むチョッパアンプの出力電圧から増幅後電圧(Vs)を取出す段階と、デジタル化する段階に分けていた従来の回路構成に対して、本発明では、同一の回路が両方の処理に寄与する回路構成とする。それによって、入力電圧をチョッパ増幅し、増幅後電圧をデジタル値に変換する複合回路の構成が大幅に簡単化される。

伝達回路の出力電圧は、様々でありえる。例えば、第１出力電圧(VI)に増幅後電圧(Vs)が含まれており、第２出力電圧(VII)にアナログ電圧(Vd)が含まれており、両者が同一符合で含まれていれば、第１出力電圧(VI)と第２出力電圧(VII)の差は、増幅後電圧(Vs)とアナログ電圧(Vd)の差(Vs−Vd)に比例する。このとき、第１出力電圧(VI)と第２出力電圧(VII)にオフセット電圧(Δ)が同一符号で含まれていてもよい。第１出力電圧(VI)と第２出力電圧(VII)を比較する際に、オフセット電圧(Δ)の影響が除去される。あるいは伝達回路自体がオフセット電圧(Δ)の影響を除去し、オフセット電圧(Δ)を含まない第１出力電圧(VI)と第２出力電圧(VII)を出力するものであってもよい。
あるいは、第１出力電圧(VI)が(Vs−Vd)を含み、第２出力電圧(VII)が(Vd−Vs)を含むものであってもよい。この場合にも、２種類の電圧(VI,VII)の差は、増幅後電圧(Vs)とアナログ電圧(Vd)の差(Vs−Vd)に比例する。このときにも、第１出力電圧(VI)と第２出力電圧(VII)にオフセット電圧(Δ)が含まれていてもよい。第１出力電圧(VI)と第２出力電圧(VII)に含まれているオフセット電圧(Δ)が同一符号であれば、第１出力電圧(VI)と第２出力電圧(VII)を比較する際に、オフセット電圧(Δ)の影響が除去される。あるいは伝達回路自体がオフセット電圧(Δ)の影響を除去し、オフセット電圧(Δ)を含まない(Vs−Vd)と(Vd−Vs)を出力するものであってもよい。

図２に模式的に例示するように、チョッパアンプが、所定時間毎に反転するオフセット電圧(Δ)が重畳した重畳電圧(V1a)を出力する場合、第１出力電圧(VI)が、反転前のオフセット電圧(＋Δ)を反転した電圧(−Δ)を含み、第２出力電圧(VII)が、反転後のオフセット電圧(−Δ)を含むものであればよい。
第１出力電圧(VI)と第２出力電圧(VII)の両者にオフセット電圧(Δ)が同一符号で含まれていれば、第１出力電圧(VI)と第２出力電圧(VII)を比較する際に、オフセット電圧(Δ)の影響が除去される。比較回路は、増幅後電圧(Vs)を含む第１出力電圧（VI）とアナログ電圧（Vd）を含む第２出力電圧(VII)を比較し、増幅後電圧(Vs)がアナログ電圧（Vd）よりも大きければカウンタ値をアップさせ、増幅後電圧(Vs)がアナログ電圧（Vd）よりも小さければカウンタ値をダウンさせる。カウンタ値は増幅後電圧(Vs)の増減に追従して増減する。カウンタ値は、増幅後電圧(Vs)をデジタル化した値に更新される。

伝達回路が、比較回路の一方の入力端子に接続されている第１コンデンサと、比較回路の他方の入力端子に接続されている第２コンデンサと、第１切換回路を備えており、その第１切換回路が、増幅後電圧(Vs)に反転前のオフセット電圧(＋Δ)が重畳した重畳電圧(反転前重畳電圧V1)が第１コンデンサに印加され、アナログ電圧(Vd)が第２コンデンサに印加されている状態と、アナログ電圧(Vd)が第１コンデンサに印加され、増幅後電圧(Vs)に反転後のオフセット電圧(−Δ)が重畳した重畳電圧(反転後重畳電圧V1)が第２コンデンサに印加されている状態を、交互に切り換えるものであってもよい。
この場合、伝達回路が出力する第１出力電圧(VI)は、反転前のオフセット電圧(＋Δ)を反転した電圧(−Δ)を含み、伝達回路が出力する第２出力電圧(VII)は、反転後のオフセット電圧(−Δ)を含むものとなる。第１出力電圧(VI)と第２出力電圧(VII)の双方にオフセット電圧(Δ)が同一符号で含まれることになり、比較回路で比較する際に、オフセット電圧(Δ)の影響が除去される。

図３に模式的に例示するように、チョッパアンプが、所定時間毎に反転するオフセット電圧(Δ)が重畳した２種類の重畳電圧(第１重畳電圧(V1p)，第２重畳電圧(V1m))を出力する場合、伝達回路が出力する第１出力電圧(VI)と第２出力電圧(VII)の各々が、反転前のオフセット電圧(＋Δ)を反転後のオフセット電圧(−Δ)で相殺した電圧であってもよい。
上記によっても、比較回路で第１出力電圧(VI)と第２出力電圧(VII)を比較する際にオフセット電圧(Δ)の影響が除去され、増幅後電圧(Vs)とアナログ電圧（Vd）の大小関係に対応する比較結果が得られる。

伝達回路が、比較回路の一方の入力端子に並列に接続されている第３コンデンサと第４コンデンサと、比較回路の他方の入力端子に並列に接続されている第５コンデンサと第６コンデンサと、第２切換回路を備えているものであってもよい。その第２切換回路は、第１重畳電圧(V1p)が第３コンデンサに印加され、基準電圧(Vag)が第４コンデンサに印加され、第２重畳電圧(V1m)が第５コンデンサに印加され、アナログ電圧(Vd)が第６コンデンサに印加されている状態と、第２重畳電圧(V1m)が第３コンデンサに印加され、アナログ電圧(Vd)が第４コンデンサに印加され、第１重畳電圧(V1p)が第５コンデンサに印加され、基準電圧(Vag)が第６コンデンサに印加されている状態を、交互に切り換える。
この場合、伝達回路が出力する第１出力電圧(VI)と第２出力電圧(VII)の各々は、反転前のオフセット電圧(＋Δ)を反転後のオフセット電圧(−Δ)で相殺することによって、オフセット電圧(Δ)の影響を除去した電圧となる。

図4に模式的に例示するように、チョッパアンプが、所定時間毎に反転する増幅後電圧(Vs)が重畳した重畳電圧(V1b)を出力する場合、伝達回路が出力する第１出力電圧(VI)が増幅後電圧(Vs)に比例する電圧を含んでおり、伝達回路が出力する第２出力電圧(VII)がアナログ電圧(Vd)に比例する電圧を含んでいれば、比較回路によって、増幅後電圧(Vs)とアナログ電圧（Vd）の大小関係に対応する比較結果を得ることができる。

伝達回路が、比較回路の一方の入力端子に並列に接続されている第７コンデンサと第８コンデンサと、比較回路の他方の入力端子に接続されている第９コンデンサと、第３切換回路を備えているものであってもよい。その第３切換回路は、重畳電圧(V1b)が第７コンデンサに印加され、基準電圧(Vag)が第８コンデンサに印加され、アナログ電圧(Vd)が第９コンデンサに印加されている状態と、重畳電圧(V1b)が第７コンデンサに印加され、基準電圧(Vag)が第８コンデンサに印加され、基準電圧(Vag)が第９コンデンサに印加されている状態を、交互に切り換える。
この場合、伝達回路が出力する第１出力電圧(VI)は増幅後電圧(Vs)を含む電圧となり、第２出力電圧(VII)はアナログ電圧(Vd)を含む電圧となり、両者が同一符合で含まれることになる。そのために、比較回路によって、増幅後電圧(Vs)とアナログ電圧（Vd）の大小関係に対応する比較結果を得ることができる。

図6に模式的に例示するように、チョッパアンプが、所定時間毎に反転する増幅後電圧(Vs)が重畳した２種類の重畳電圧(第１重畳電圧（V1c），第２重畳電圧(V1d))を出力する場合、伝達回路が出力する第１出力電圧(VI)がアナログ電圧(Vd)から増幅後電圧(Vs)を減じた値に比例する電圧を含み、第２出力電圧(VII)が増幅後電圧(Vs)からアナログ電圧(Vd)を減じた値に比例する電圧を含むものであれば、比較回路によって、増幅後電圧(Vs)とアナログ電圧（Vd）の大小関係に対応する比較結果を得ることができる。

伝達回路が、比較回路の一方の入力端子に並列に接続されている第１０コンデンサと第１１コンデンサと、比較回路の他方の入力端子に並列に接続されている第１２コンデンサと第１３コンデンサと、第４切換回路を備えているものであってもよい。その第４切換回路が、第１重畳電圧(V1c)が第１０コンデンサに印加され、基準電圧(Vag)が第１１コンデンサに印加され、第２重畳電圧(V1d)が第１２コンデンサに印加され、アナログ電圧(Vd)が第１３コンデンサに印加されている状態と、第１重畳電圧(V1c)が第１０コンデンサに印加され、アナログ電圧(Vd)が第１１コンデンサに印加され、第２重畳電圧(V1d)が第１２コンデンサに印加され、基準電圧(Vag)が第１３コンデンサに印加されている状態を、交互に切り換える。
この場合、伝達回路が出力する第１出力電圧(VI)はアナログ電圧(Vd)から増幅後電圧(Vs)を減じた値に比例する電圧を含み、第２出力電圧(VII)は増幅後電圧(Vs)からアナログ電圧(Vd)を減じた値に比例する電圧を含むものとなる。そのため、比較回路によって、増幅後電圧(Vs)とアナログ電圧（Vd）の大小関係に対応する比較結果を得ることができる。

本発明では、チョッパアンプとデジタル変換回路の間に挿入されている伝達回路が、チョッパアンプの出力電圧と、デジタル値からアナログ値に変換したアナログ電圧の両者を入力し、両者の差が増幅後電圧(Vs)とアナログ電圧(Vd)の差に比例する２種類の電圧(第１出力電圧(VI)，第２出力電圧(VII))を出力することから、比較回路によって、増幅後電圧(Vs)とアナログ電圧（Vd）の大小関係に対応する比較結果を得ることができる。
また伝達回路は、チョッパアンプの出力電圧に含まれている所定時間毎に反転する電圧の処理と、増幅後電圧(Vs)とアナログ電圧（Vd）の大小関係を比較するのに必要な電圧に変換する処理の双方に兼用され、全体の回路構成が簡単化される。本発明によると、簡単な回路構成で、入力電圧をチョッパ増幅し、増幅後電圧をデジタル値に変換する複合回路を実現することができる。

本発明の複合回路の全体構成を示す図。 実施例1の複合回路を示す図。 実施例２の複合回路を示す図。 実施例３の複合回路を示す図。 実施例3の複合回路の変形例を示す図。 実施例４の複合回路を示す図。

下記で説明する実施例の主要な特長を以下に例示する。
（特長１） センサが２種類のセンサ電圧を出力する。２種類のセンサ電圧の差が検出値に比例する。
（特長２） チョッパアンプは２種類のセンサ電圧を入力し、その差を増幅した増幅後電圧を含む１種類の電圧を出力する。
（特長３） チョッパアンプは、特長２の増幅後電圧にオフセット電圧と基準電圧が重畳した電圧を出力する。増幅後電圧とオフセット電圧の一方の符合は、所定時間毎に反転する。
（特長4） チョッパアンプは、２種類のセンサ電圧を入力し、２種類の電圧を出力する。出力電圧の各々は、増幅後電圧にオフセット電圧と基準電圧が重畳した電圧である。増幅後電圧とオフセット電圧の一方の符合は、所定時間毎に反転する。

図1は、本発明の実施例を模式的に示している。図1の回路は、チョッパアンプ４と、伝達回路６と、比較回路８と、カウンタ回路１０と、アナログ電圧生成回路１４を備えている。
チョッパアンプ4は、端子２から電圧を入力し、増幅後電圧(Vs)とオフセット電圧(Δ)が重畳した電圧を、伝達回路６に出力する。チョッパアンプ４は、１入力・１出力のこともあれば、２入力・1出力のこともあれば、２入力・２出力のこともある。１入力・1出力の場合、入力する電圧自体が意味を持っており、その入力電圧を増幅した増幅後電圧(Vs)にオフセット電圧(Δ)が重畳した電圧を出力する。２入力・1出力の場合、差の値が意味を持っている２種類の電圧を入力し、その差を増幅した増幅後電圧(Vs)にオフセット電圧(Δ)が重畳した電圧を出力する。２入力・２出力の場合、差の値が意味を持っている２種類の電圧を入力し、２種類の電圧を出力する。２種類の出力電圧の各々は、２種類の入力電圧の差を増幅した増幅後電圧(Vs)にオフセット電圧(Δ)が重畳した電圧である。
チョッパアンプ４は、１出力タイプであっても２出力タイプであっても、増幅後電圧(Vs)とオフセット電圧(Δ)のうちの一方の電圧の符号を所定時間毎に反転させて重畳した重畳電圧(V1)を出力する。
本明細書で、増幅後電圧(Vs)とオフセット電圧(Δ)が重畳した重畳電圧という場合、増幅後電圧(Vs)とオフセット電圧(Δ)のみが重畳した電圧のみならず、増幅後電圧(Vs)とオフセット電圧(Δ)に加えて基準電圧(Vag)まで重畳した電圧をも含む。

カウンタ回路１０は、増幅後電圧(Vs)をデジタル化した値を記憶しており、端子１２にデジタル値を出力する。端子１２をコンピュータシステムに接続することで、入力電圧をコンピュータシステムでデジタル処理することが可能となる。
アナログ電圧生成回路１４は、カウンタ回路１０に記憶されているカウンタ値をアナログ電圧に変換したアナログ電圧(Vd)を出力する。アナログ電圧(Vd)は、カウンタ回路１０が記憶している増幅後電圧(Vs)ということになる。
比較回路８で、現に入力している増幅後電圧(Vs)とカウンタ回路１０が記憶している増幅後電圧(Vs)を比較し、前者が後者よりも大きければカウンタ値をアップさせ、前者が後者よりも小さければカウンタ値をダウンさせれば、現に入力している増幅後電圧(Vs)とカウンタ回路１０が記憶している増幅後電圧(Vs)が一致することになる。本実施例では、増幅後電圧(Vs)の変化速度よりも高速度で上記処理を繰り返すことから、増幅後電圧(Vs)が変動しても、現に入力している増幅後電圧(Vs)とカウンタ回路１０が記憶している増幅後電圧(Vs)が一致する関係が維持される。
なお本実施例では、比較回路8では、現に入力している増幅後電圧(Vs)とカウンタ回路１０が記憶している増幅後電圧(Vs)を直接的には比較しない。両者を直接的に比較する従来の方式によると、チョッパアンプ４が出力する重畳電圧(V1)から増幅後電圧(Vs)を取出す回路が大型化してしまうからである。

本実施例の伝達回路６は、重畳電圧(V1)とアナログ電圧(Vd)を入力し、２種類の電圧(第１出力電圧(VI)，第２出力電圧(VII))を出力する。伝達回路は、下記２種類の処理を一つの回路で処理する。
１）重畳電圧に含まれている所定時間毎に反転する電圧の影響を除去し、
２）現に入力している増幅後電圧とカウンタ回路が記憶している増幅後電圧の大小関係を示す2種類の電圧を出力する。
そのために、本実施例の伝達回路６は、両者の差が増幅後電圧(Vs)とアナログ電圧(Vd)の差に比例する２種類の電圧(VI, VII)を出力する。重畳電圧(V1)には増幅後電圧(Vs)とオフセット電圧(Δ)のうちの一方の電圧の符号を所定時間毎に反転させた電圧が含まれており、反転の影響を加味しないと、両者の差が増幅後電圧(Vs)とアナログ電圧(Vd)の差に比例する２種類の電圧(VI, VII)を出力することができない。伝達回路６は、アナログ電圧(Vd)を入力して処理するために、重畳電圧(V1)から増幅後電圧(Vs)を抽出し、それをアナログ電圧(Vd)と比較する場合に比して、回路構成が簡単化されている。

２種類の電圧(第１出力電圧(VI)，第２出力電圧(VII))は、図１の表に示すように、様々でありえる。例えば、第１出力電圧(VI)が、増幅後電圧(Vs)を含んでオフセット電圧を含まず、第２出力電圧(VII)が、アナログ電圧(Vd)を含んでオフセット電圧を含まないものであってもよい。あるいは、第１出力電圧(VI)が、増幅後電圧(Vs)とオフセット電圧を含くみ、第２出力電圧(VII)が、アナログ電圧(Vd)とオフセット電圧を含むものであってもよい。この場合は、両者に同一符号のオフセット電圧が含まれるようにする。あるいは、第１出力電圧(VI)が、増幅後電圧(Vs)からアナログ電圧(Vd)を減じた値に比例する電圧を含んでオフセット電圧を含まず、第２出力電圧(VII)が、アナログ電圧(Vd)から増幅後電圧(Vs)を減じた値に比例する電圧を含んでオフセット電圧を含まないものであってもよい。あるいは、第１出力電圧(VI)が、増幅後電圧(Vs)からアナログ電圧(Vd)を減じた値に比例する電圧とオフセット電圧を含み、第２出力電圧(VII)が、アナログ電圧(Vd)から増幅後電圧(Vs)を減じた値に比例する電圧とオフセット電圧を含ものであってもよい。この場合は、両者に同一符号のオフセット電圧が含まれるようにする。

比較回路８は、２種類の電圧(第１出力電圧(VI)，第２出力電圧(VII))を入力し、第１出力電圧(VI)と第２出力電圧(VII)の比較結果に基づいて、カウンタ値をアップさせる信号とダウンさせる信号のいずれかを選択してカウンタ回路１０に出力する。即ち、現に入力している増幅後電圧(Vs)とカウンタ回路１０が記憶している増幅後電圧(Vs)を比較し、前者が後者よりも大きければカウンタ値をアップさせ、前者が後者よりも小さければカウンタ値をダウンさせる。図１の回路は、増幅後電圧(Vs)の変化速度よりも高速度で上記処理を繰り返すことから、増幅後電圧(Vs)が変動しても、現に入力している増幅後電圧(Vs)とカウンタ回路１０が記憶している増幅後電圧(Vs)が等しいという関係が維持される。

（実施例１）
図２に示すように、実施例1では、チョッパアンプ４ａが2入力１出力タイプであり、重畳電圧（V1a）に含まれているオフセット電圧（Δ）が所定時間毎に反転する。
図２に図示されていないセンサが、２種類の電圧VspとVsmを出力する。その差が、センサで検出した検出値に比例する。即ち、２種類の電圧VspとVsmの差が意味を持っている。
チョッパアンプ４ａは、端子２ａから第１センサ電圧Vspを入力し、端子２ｂから第２センサ電圧Vsmを入力し、第１センサ電圧と第２センサ電圧Vsmの差を増幅した電圧（増幅後電圧）Vsを含む電圧を出力する。チョッパアンプ４ａの増幅率がGであり、基準電圧がVagであれば、増幅後電圧Vsは、Vs＝G×（Vsp-Vsm）+Vagとなる。基準電圧Vagは一定値に維持される。
チョッパアンプ４ａは、増幅後電圧Vsにオフセット電圧Δが重畳した重畳電圧V1ａを出力する。チョッパアンプ４ａには第１クロック信号φ1が入力し、φ1＝０の間はチョッパアンプ４ａがプラスのオフセット電圧（＋Δ）を含む電圧を出力し、φ1＝１の間はチョッパアンプ４ａがマイナスのオフセット電圧（―Δ）を含む電圧を出力する。チョッパアンプ４ａは、増幅後電圧(Vs)に、所定時間毎に反転するオフセット電圧を重畳した重畳電圧(V1a)を出力する。なお、第１クロック信号φ1は、増幅後電圧Vsの変化速度に対してはるかに高周波であり、第１クロック信号φ1の1周期の間では増幅後電圧Vsが一定であるとすることができる。オフセット電圧Δの値は、チョッパアンプ４ａによって決まり、チョッパアンプ４ａの作動温度や経年変化に伴って変動する。オフセット電圧Δの値をあらかじめ求めておき、あらかじめ求めておいた値でオフセット電圧Δの影響を相殺することはできない。ただし、オフセット電圧Δの値が短時間の内に変動することなく、反転前のオフセット電圧（＋Δ）の絶対値と、反転後のオフセット電圧（―Δ）の絶対値は等しい。
上記で説明した重畳電圧V1aは、増幅後電圧Vs（G×（Vsp-Vsm）+Vag）に所定時間毎に反転するオフセット電圧が重畳した重畳電圧である。これに対して、G×(Vsp-Vsm)の値を増幅後電圧Vsと扱うことも可能である。この場合、重畳電圧V1aは、増幅後電圧Vs（G×（Vsp-Vsm））に基準電圧（Vag）とオフセット電圧（Δ）が重畳した重畳電圧であるということができる。この場合、増幅後電圧Vsと基準電圧（Vag）は反転しないのに対し、オフセット電圧は反転する。
基準電圧を含むものを増幅後電圧としてもよいし、基準電圧を含まないものを増幅後電圧としてもよい。両者は、増幅後電圧の大きさの基準が相違するだけであり、意味するところは同一である。
また、センサがVsp-Vsmに比例する１種類のセンサ電圧を出力する場合には、１入力１出力タイプのチョッパアンプを用いる。この場合のチョッパアンプは、G×センサ電圧+Vagに等しい増幅後電圧Vsに、オフセット電圧が重畳した電圧を出力する。その他は、2入力１出力タイプの場合と同じである。この場合も、G×センサ電圧を増幅後電圧とし、それに基準電圧とオフセット電圧が重畳した重畳電圧が、チョッパアンプ４ａから出力されるとしてもよい。

チョッパアンプ４ａが出力する重畳電圧(V1a)は、伝達回路６ａに入力される。また、カウンタ回路１０が記憶しているデジタル値をアナログ値に変換したアナログ電圧（Vd）も伝達回路６ａに入力される。伝達回路６ａには、基準電圧（Vag）も入力する。さらに、伝達回路６ａには、第１クロック信号φ1と第２クロック信号φ２も入力する。図２の（ｂ）に示すように、第２クロック信号φ２は、第１クロック信号φ１が０の間に、０から１に反転し、１から０に再反転する。第１クロック信号φ１は、第２クロック信号φ２が１から０に再反転した直後に０から１に反転する。
伝達回路６ａは、第１クロック信号φ１が１か０かによって、接続端子を切り換える半導体スイッチと、第２クロック信号φ２が１か０かによって、接続端子を切り換える半導体スイッチを備えている。

（伝達回路６ａが出力する第１出力電圧(ＶI）：比較回路８の非反転入力端子の電圧）
（第１クロック信号φ１が０であり、第２クロック信号φ２が１である期間）
この場合、上側のコンデンサ（第１コンデンサＣ１）の左側に重畳電圧V1a(φ１＝０)が印加され、第１コンデンサＣ１の右側に基準電圧（Vag）が印加される。左側に印加される重畳電圧V1a(φ１＝０)の値は、Vs＋Δである。第１コンデンサＣ１には、Vs＋Δ―Vagに比例した量の電荷が帯電する。第１コンデンサＣ１の容量は、後記する第２コンデンサＣ２の容量に等しい。
（第１クロック信号φ１が０であり、第２クロック信号φ２も０である期間）。
この期間では、第１コンデンサＣ１に電荷が保存され、基準電圧(Vag)と非反転入力端子を接続するスイッチがオフとなった後も、非反転入力端子の電圧は基準電圧(Vag)に維持される。
（第１クロック信号φ１が１であり、第２クロック信号φ２が０である期間）
この場合、第１コンデンサの左側にアナログ電圧(Vd)が印加される。第１コンデンサに帯電している電荷量は保存され、第１コンデンサの電極間電圧はそれ以前の値を維持する。その結果、比較回路8の非反転入力端子の電圧は、アナログ電圧(Vd)−（V1a(φ１＝０)−基準電圧（Vag））となる。第１クロック信号φ１が１である期間の非反転入力端子の電圧に、第１クロック信号φ１が０であった期間の重畳電圧V1a(φ１＝０)が影響を与える。V1a(φ１＝０)＝Vs+Δであり、第１クロック信号φ１が１である期間の非反転入力端子の電圧は、アナログ電圧(Vd)−Vs−Δ＋基準電圧(Vag)となる。反転前のオフセット電圧（＋Δ）を反転した電圧（−Δ）を含む電圧が非反転入力端子に入力される。
カウンタ回路１０は、第１クロック信号φ１が１から０に反転する時にカウンタ値を更新する。第１クロック信号φ１が１であるときに比較回路８で得られる比較結果に基づいてカウンタ値を増大または減少させる。カウンタ値の増大または減少を決定するときの比較回路８の非反転入力端子に印加されている電圧（第１出力電圧VI）は、アナログ電圧(Vd)−増幅後電圧（Vs）＋反転させたオフセット電圧（−Δ）＋基準電圧(Vag)である。

（伝達回路６ａが出力する第２出力電圧(ＶII）：比較回路８の反転入力端子の電圧）
（第１クロック信号φ１が０であり、第２クロック信号φ２が１である期間）
この場合、下側のコンデンサ（第２コンデンサＣ２）の左側にアナログ電圧(Vd)が印加され、第２コンデンサＣ２の右側に基準電圧（Vag）が印加される。第２コンデンサＣ２には、Vd−Vagに比例した量の電荷が帯電する。前記したように、第１コンデンサＣ１と第２コンデンサＣ２の容量は同じである。
（第１クロック信号φ１が０であり、第２クロック信号φ２も０である期間）。
この期間では、第２コンデンサに電荷が保存され、基準電圧(Vag)と反転入力端子を接続するスイッチがオフとなった後も、反転入力端子の電圧は基準電圧(Vag)に維持される。
（第１クロック信号φ１が１であり、第２クロック信号φ２が０である期間）
この場合、第２コンデンサの左側に重畳電圧V1a(φ１＝１)が印加される。左側に印加される重畳電圧V1a(φ１＝１)の値は、増幅後電圧（Vs）−オフセット電圧（Δ）である。第２コンデンサに帯電している電荷量は保存され、第２コンデンサの電極間電圧は、それ以前の値から変化しない。その結果、反転入力端子の電圧は、V1a(φ１＝１)−（アナログ電圧(Vd)−基準電圧（Vag））となる。V1a(φ１＝１)＝Vs−Δである。第１クロック信号φ１が１である期間の反転入力端子の電圧は、増幅後電圧（Vs）＋反転後のオフセット電圧（−Δ）−アナログ電圧(Vd)＋基準電圧(Vag)となる。
カウンタ値の増大または減少を決定するときの比較回路８の反転入力端子に印加されている電圧は、増幅後電圧（Vs）−アナログ電圧(Vd)＋反転後のオフセット電圧（−Δ）＋基準電圧（Vag）である。

（伝達回路６ａが出力する２種類の電圧（VI,VII）：比較回路８で比較する電圧）
伝達回路６ａの第１出力電圧(VI）、すなわち比較回路８の非反転入力端子電圧は、図２の（ｄ）に示すように、アナログ電圧(Vd)−増幅後電圧（Vs）＋反転前のオフセット電圧を反転された電圧（−Δ）＋基準電圧（Vag）である。
伝達回路６ａの第２出力電圧(VII）、すなわち比較回路８の反転入力端子電圧は、（ｄ）に示すように、増幅後電圧（Vs）−アナログ電圧(Vd)＋反転後のオフセット電圧（−Δ）＋基準電圧(Vag)である。
両者には、同一符号のオフセット電圧（Δ）が含まれており、その差を比較する際に、オフセット電圧（Δ）が影響を及ぼすことがない。同様に、両者に、同一符号の基準電圧（Vag）が含まれており、その差を比較する際に、基準電圧（Vag）が影響を及ぼすことがない。両者の差は、アナログ電圧(Vd)−増幅後電圧（Vs）に比例した値となる。比較回路８は、アナログ電圧(Vd)−増幅後電圧（Vs）の正負を比較する。即ち、比較回路８は、アナログ電圧(Vd)と増幅後電圧（Vs）の大小を比較する。比較回路８は、アナログ電圧(Vd)が増幅後電圧（Vs）よりも大きければ、カウンタ回路１０にカウンタ値を減少させる指示を送る。比較回路８は、アナログ電圧(Vd)が増幅後電圧（Vs）よりも小さければ、カウンタ回路１０にカウンタ値を増大させる指示を送る。カウンタ回路１０は、第１クロック信号φ１が１から０に反転する時に、比較回路８がダウン指示を送っていればカウンタ値を減少させる。即ち、カウンタ値が現在の増幅後電圧（Vs）よりも大きければ、カウンタ値を減少させて現在の増幅度電圧（Vs）に近づける。カウンタ回路１０は、第１クロック信号φ１が１から０に反転する時に、比較回路８がアップ指示を送っていればカウンタ値を増大させる。即ち、カウンタ値が現在の増幅後電圧（Vs）よりも小さければ、カウンタ値を増大させて現在の増幅度電圧（Vs）に近づける。第１クロック信号φ１が１から０に反転するタイミングは、増幅度電圧（Vs）が変化するよりも速い速度で繰り返えされる。そのために、カウンタ値が増幅度電圧（Vs）に常に追従するように更新される。

実施例１の場合、チョッパアンプが１出力であり、所定時間で反転するオフセット電圧を含む重畳電圧V1aを出力する。伝達回路６ａは、反転前のオフセット電圧（＋Δ）を反転させた電圧（−Δ）を含む第１出力電圧(VI)と、反転後のオフセット電圧（−Δ）を含む第２出力電圧(VII）を出力する。比較回路８で比較する２種類の電圧に、オフセット電圧が同符号で含まれていることから、比較結果に所定時間で反転するオフセット電圧が影響することがない。

図２に含まれているスイッチ類は、増幅後電圧(Vs)に反転前のオフセット電圧(＋Δ)が重畳した重畳電圧(反転前重畳電圧V1)が第１コンデンサに印加され、アナログ電圧(Vd)が第２コンデンサに印加され、基準電圧(Vag)が比較回路８の非反転入力端子と反転入力端子に印加されている状態と、アナログ電圧(Vd)が第１コンデンサに印加され、増幅後電圧(Vs)に反転後のオフセット電圧(−Δ)が重畳した重畳電圧(反転後重畳電圧V1)が第２コンデンサに印加され、比較回路８の非反転入力端子と反転入力端子が基準電圧(Vag)からフローティングしている状態を切り換える切換回路を構成している。

（実施例２）
図３に示すように、実施例２では、チョッパアンプ４ｂが2入力２出力タイプであり、各々の重畳電圧（V1p, V1m）に含まれているオフセット電圧（Δ）に比例する電圧（Δ/２）が、所定時間毎に反転する。以下では第１実施例と相違する点のみを説明し、重複説明を省略する。第３実施例以降についても同様である。
図３に図示されているように、チョッパアンプ４ｂは、端子２ａから第１センサ電圧Vspを入力し、端子２ｂから第２センサ電圧Vsmを入力し、２種類の電圧V1p，V1mを出力する。
チョッパアンプ４ｂの増幅率がGであるとし、基準電圧がVagとあるとし、オフセット電圧がΔであるとし、G×（Vsp−Vsm）+Vagが増幅後電圧Vsであるとすると、第１出力電圧V1pと第２出力電圧V1mの値は、図３の（ｃ）に示したものとなる。図３のφ1は第１クロック信号であり、（ｂ）に示すように所定時間毎に０と１の間で反転する。
第１出力電圧V1pは、第１クロック信号がφ1＝０の間は、プラスのオフセット電圧に比例する電圧（＋Δ/２）を含む電圧を出力し、φ1＝１の間は、マイナスのオフセット電圧に比例する電圧（―Δ/２）を含む電圧を出力する。
第２出力電圧V1mは、第１クロック信号がφ1＝０の間は、マイナスのオフセット電圧に比例する電圧（―Δ/２）を含む電圧を出力し、φ1＝１の間は、プラスのオフセット電圧に比例する電圧（＋Δ/２）を含む電圧を出力する。
第１出力電圧V1pも第２出力電圧V1mも、所定時間毎に反転するオフセット電圧に比例する電圧（Δ/２）を含んでいる。それに対して、第１出力電圧V1pに含まれている増幅後電圧Vsの符号は、第１クロック信号φ1の値に無関係に一定であり、第２出力電圧V1mに含まれている増幅後電圧Vsの符号も、第１クロック信号φ1の値に無関係に一定である。
チョッパアンプ４ｂは、増幅後電圧Vsに比例する電圧（Vs/２）に、オフセット電圧Δに比例する電圧（Δ/２）が重畳した第１重畳電圧V1pと第２重畳電圧V1mを出力する。

チョッパアンプ４ｂが出力する２種類の重畳電圧V1p，V1mが、伝達回路６ｂに入力される。また、カウンタ回路１０が記憶しているデジタル値をアナログに変換したアナログ電圧（Vd）も伝達回路６ｂに入力される。伝達回路６ｂは、第１クロック信号φ１が１か０かによって、接続端子を切り換える半導体スイッチと、第２クロック信号φ２が１か０かによって、接続端子を切り換える半導体スイッチを備えている。図３に図示されている第３コンデンサＣ３，第４コンデンサＣ４，第５コンデンサＣ５，第６コンデンサＣ６の容量は等しい。

（伝達回路６ｂが出力する第１出力電圧(ＶI）：比較回路８の非反転入力端子の電圧）
（第１クロック信号φ１が０であり、第２クロック信号φ２が１である期間）
この場合、第３コンデンサＣ３の左側に第１重畳電圧V1p(φ１＝０)が印加され、第３コンデンサＣ３の右側に基準電圧（Vag）が印加される。また第４コンデンサＣ４の左側に基準電圧Vagが印加され、第４コンデンサＣ４の右側に基準電圧（Vag）が印加される。
（第１クロック信号φ１が０であり、第２クロック信号φ２も０である期間）。
この期間では、第３コンデンサC３と第４コンデンサC４の電荷が保存される。
（第１クロック信号φ１が１であり、第２クロック信号φ２が０である期間）
この場合、第３コンデンサC３の左側に第２重畳電圧V1m(φ１＝１)が印加され、第４コンデンサＣ４の左側にアナログ電圧Vdが印加される。第３コンデンサC３と第４コンデンサC４の電荷が保存される。この結果、φ１が１の時の第１出力電圧（VI）は、図３の（ｄ）に示すものとなる。反転前の第１重畳電圧V1p(φ１＝０)に含まれていた＋Δ/２と反転後の第２重畳電圧V1m(φ１＝１)に含まれていた＋Δ/２が相殺され、φ１が１の時の第１出力電圧（VI）にはオフセット電圧が含まれていない。

（伝達回路６ｂが出力する第２出力電圧(ＶII）：比較回路８の反転入力端子の電圧）
（第１クロック信号φ１が０であり、第２クロック信号φ２が１である期間）
この場合、第５コンデンサＣ５の左側に第２重畳電圧V1m(φ１＝０)が印加され、第５コンデンサＣ５の右側に基準電圧（Vag）が印加される。また第６コンデンサＣ６の左側にアナログ電圧Vdが印加され、第６コンデンサＣ６の右側に基準電圧（Vag）が印加される。
（第１クロック信号φ１が０であり、第２クロック信号φ２も０である期間）。
この期間では、第５コンデンサC５と第６コンデンサC６の電荷が保存される。
（第１クロック信号φ１が１であり、第２クロック信号φ２が０である期間）
この場合、第５コンデンサC５の左側に第１重畳電圧V1p(φ１＝１)が印加され、第６コンデンサＣ４の左側に基準電圧Vagが印加される。第５コンデンサC５と第６コンデンサC６の電荷が保存される。この結果、φ１が１の時の第２出力電圧（VII）は、図３の（ｄ）に示すものとなる。反転前の第２重畳電圧V1ｍ(φ１＝０)に含まれていた−Δ/２と反転後の第１重畳電圧V1p(φ１＝１)に含まれていた−Δ/２が相殺され、φ１が１の時の第２出力電圧（VII）にはオフセット電圧が含まれていない。

（伝達回路６ｂが出力する２種類の電圧（VI,VII）：比較回路８で比較する電圧）
伝達回路６ｂの第１出力電圧(VI）、すなわち比較回路８の非反転入力端子電圧は、基準電圧(Vag)＋アナログ電圧に比例する電圧(Vd/２)−増幅後電圧に比例する電圧（Vs/２）である。アナログ電圧から増幅後電圧を減じた電圧に比例する電圧(Vd−Vs）/２を含んでいるといってもよい。
伝達回路６ｂの第２出力電圧(VII）、すなわち比較回路８の反転入力端子の電圧は、基準電圧(Vag)−アナログ電圧に比例する電圧(Vd/２)＋増幅後電圧に比例する電圧（Vs/２）である。増幅後電圧からアナログ電圧を減じた電圧に比例する電圧(Vs−Vd）/２を含んでいるといってもよい。
両者には、同一符号の基準電圧（Vag）が含まれており、その差を比較する際に、基準電圧（Vag）が影響を及ぼすことがない。両者の差は、アナログ電圧(Vd)−増幅後電圧（Vs）に比例した値となる。比較回路８は、アナログ電圧(Vd)−増幅後電圧（Vs）の正負を比較する。即ち比較回路８は、アナログ電圧(Vd)と増幅後電圧（Vs）の大小を比較する。それによって、第１実施例と同様に、カウンタ回路１０のカウンタ値を増幅後電圧Vsの変化に追従させることができる。

実施例２の場合、チョッパアンプが２出力であり、所定時間で反転するオフセット電圧を含む２種類の重畳電圧V1p、V1mを出力する。伝達回路６ｂは、反転前の第１重畳電圧にV1pに含まれるオフセット電圧（＋）を、反転後の第２重畳電圧にV1mに含まれるオフセット電圧（＋）で相殺した第１出力電圧VIを出力する。また、反転前の第２重畳電圧にV1mに含まれるオフセット電圧（−）を、反転後の第１重畳電圧にV1pに含まれるオフセット電圧（−）で相殺した第２出力電圧VIIを出力する。比較回路8で比較する第１出力電圧VIと第２出力電圧VIIに、所定時間毎に反転するオフセット電圧が含まれないようにする。また、比較回路8で比較する第１出力電圧VIが、アナログ電圧から増幅後電圧を減じた電圧に比例する電圧(Vd−Vs）/２を含んでおり、第２出力電圧VIIが、増幅後電圧からアナログ電圧を減じた電圧に比例する電圧(Vs−Vd）/２を含んでおり、比較回路8によってアナログ電圧(Vd)と増幅後電圧(Vs)の大小を直接的に比較できる。チョッパアンプ４ｂが出力する重畳電圧から増幅後電圧(Vs)を取出し、それをアナログ電圧と比較する回路よりも単純化することができる。

図３に含まれているスイッチ類は、第１重畳電圧(V1p)が第３コンデンサに印加され、基準電圧(Vag)が第４コンデンサに印加され、第２重畳電圧(V1m)が第５コンデンサに印加され、アナログ電圧(Vd)が第６コンデンサに印加され、基準電圧(Vag)が比較回路８の非反転入力端子と反転入力端子に印加されている状態と、第２重畳電圧(V1m)が第３コンデンサに印加され、アナログ電圧(Vd)が第４コンデンサに印加され、第１重畳電圧(V1p)が第５コンデンサに印加され、基準電圧(Vag)が第６コンデンサに印加され、比較回路８の非反転入力端子と反転入力端子が基準電圧(Vag)からフローティングしている状態を切り換える切換回路を構成している。

（実施例３）
図４に示すように、実施例３では、チョッパアンプ４ｃが2入力１出力タイプである。
チョッパアンプ４ｃと図示しないセンサの間にクロススイッチ３が挿入されている。クロススイッチ３には第１クロック信号φ１が入力しており、第１クロック信号φ１が1の間は、第１センサ電圧Vspがチョッパアンプ４ｃの上側の端子に入力し、第２センサ電圧Vsmがチョッパアンプ４ｃの下側の端子に入力する。第１クロック信号φ１が０の間は、第１センサ電圧Vspがチョッパアンプ４ｃの下側の端子に入力し、第２センサ電圧Vsmがチョッパアンプ４ｃの上側の端子に入力する。
チョッパアンプ４ｃの増幅率がGであるとし、基準電圧がVagとあるとし、オフセット電圧がΔであるとし、G×（Vsp−Vsm）+Vagが増幅後電圧Vsであるとすると、チョッパアンプ４ｃの出力電圧V1bは、図４の（ｃ）に示したものとなる。
重畳電圧V1bは、第１クロック信号がφ1＝０の間は、プラスの増幅後電圧（＋Vs）を含み、φ1＝１の間は、マイナスの増幅後電圧（―Vs）を含んでいる。第１クロック信号がφ1＝０の間は、マイナスの基準電圧（―Vag）が重畳し、第１クロック信号がφ1＝１の間は、プラスの基準電圧（＋ag）が重畳している。重畳電圧V1bには、オフセット電圧(Δ)と基準電圧（Vag）も重畳している。オフセット電圧(Δ)と基準電圧（Vag）は、第１クロック信号φ1が１か０かに無関係に、常時に＋の符号で重畳している。
チョッパアンプ４ｃは、所定時間毎に反転する増幅後電圧Vsを含む重畳電圧V1bを出出力する。

チョッパアンプ４ｃが出力する重畳電圧V1ｂが、伝達回路６ｃに入力される。また、カウンタ回路１０が記憶しているデジタル値をアナログに変換したアナログ電圧（Vd）も伝達回路６ｃに入力される。伝達回路６ｃは、第１クロック信号φ１が１か０かによって、接続端子を切り換える半導体スイッチと、第２クロック信号φ２が１か０かによって、接続端子を切り換える半導体スイッチを備えている。図４に示されている第７コンデンサＣ７と第８コンデンサＣ８の容量は等しく、第９コンデンサＣ９の容量は、その２倍である。

（伝達回路６ｃが出力する第１出力電圧(ＶI）：比較回路８の非反転入力端子の電圧）
（第１クロック信号φ１が０であり、第２クロック信号φ２が１である期間）
この場合、第７コンデンサＣ７の左側に重畳電圧V1b(φ１＝０)が印加され、第８コンデンサＣ８の左側に基準電圧（Vag）が印加される。また第７コンデンサＣ７の右側と第８コンデンサＣ８の右側に基準電圧Vagが印加される。
（第１クロック信号φ１が０であり、第２クロック信号φ２も０である期間）。
この期間では、第７コンデンサC７と第８コンデンサC８の電荷が保存される。
（第１クロック信号φ１が１であり、第２クロック信号φ２が０である期間）
この場合、第７コンデンサC７の左側に重畳電圧V1b(φ１＝１)が印加され、第８コンデンサＣ８の左側に基準電圧Vagが印加される。第７コンデンサC７と第８コンデンサC８の電荷が保存される。この結果、φ１が１の時の第１出力電圧（VI）は、図４の（ｄ）に示すものとなる。重畳電圧V1bに含まれていたオフセット電圧Δが相殺され、φ１が１の時の第１出力電圧（VI）にはオフセット電圧が含まれていない。また、マイナスの増幅後電圧Vsとプラスの基準電圧Vagが含まれている。

（伝達回路６ｃが出力する第２出力電圧(ＶII）：比較回路８の反転入力端子の電圧）
（第１クロック信号φ１が０であり、第２クロック信号φ２が１である期間）
この場合、第９コンデンサＣ９の左側にアナログ電圧Vdが印加され、第９コンデンサＣ９の右側に基準電圧（Vag）が印加される。
（第１クロック信号φ１が０であり、第２クロック信号φ２も０である期間）。
この期間では、第９コンデンサC９の電荷が保存される。
（第１クロック信号φ１が１であり、第２クロック信号φ２が０である期間）
この場合、第９コンデンサC９の左側に基準電圧Vagが印加され、第９コンデンサC９の電荷が保存される。この結果、φ１が１の時の第２出力電圧（VII）は、図４の（ｄ）に示すものとなる。重畳電圧V1bに含まれていたオフセット電圧Δが相殺され、φ１が１の時の第２出力電圧（VII）にはオフセット電圧が含まれていない。また、マイナスのアナログ電圧Vdとプラスの基準電圧Vagが含まれている。第１出力電圧（VI）と第２出力電圧（VII）に含まれている基準電圧Vagは同一符号で同一の大きさである。第１出力電圧（VI）と第２出力電圧（VII）を比較する際に、基準電圧Vagが影響することはない。第１出力電圧（VI）に含まれている増幅後電圧Vsの符号と、第２出力電圧（VII）に含まれているアナログ電圧Vdの符号は同一である。

（伝達回路６ｃが出力する２種類の電圧（VI,VII）：比較回路８で比較する電圧）
伝達回路６ｃの第１出力電圧(VI）と第２出力電圧(VII）の差は、(Vs−Vd）に等しい。比較回路８は、増幅後電圧（Vs）−アナログ電圧（Vd）の正負を比較する。即ち比較回路８は、アナログ電圧(Vd)と増幅後電圧（Vs）の大小を比較する。それによって、第１実施例と同様に、カウンタ回路１０のカウンタ値を増幅後電圧Vsの変化に追従させることができる。

実施例３の場合、チョッパアンプが2入力１出力であり、所定時間で反転する増幅後電圧Vsを含む重畳電圧V1b出力する。伝達回路６ｃは、常時にマイナスの増幅後電圧Vsを含む第１出力電圧VIと、常時にマイナスのアナログ電圧Vdを含む第２出力電圧VIIを出力する。比較回路8によって増幅後電圧Vsとアナログ電圧Vｄの大小を直接的に比較できる。チョッパアンプ４ｃが出力する重畳電圧から増幅後電圧(Vs)を取出し、それをアナログ電圧と比較する回路よりも単純化することができる。

図４に含まれているスイッチ類は、重畳電圧(V1b)が第７コンデンサに印加され、基準電圧(Vag)が第８コンデンサに印加され、アナログ電圧(Vd)が第９コンデンサに印加され、基準電圧(Vag)が比較回路８の非反転入力端子と反転入力端子に印加されている状態と、重畳電圧(V1b)が第７コンデンサに印加され、基準電圧(Vag)が第８コンデンサに印加され、基準電圧(Vag)が第９コンデンサに印加され、比較回路８の非反転入力端子と反転入力端子が基準電圧(Vag)からフローティングしている状態を切り換える切換回路を構成している。

（実施例3の複合回路の変形例）
図５に示すように、伝達回路６ｄ内に、アナログ電圧生成回路を組み込むことできる。カウンタ回路１０は、4ビットのメモリであり、例えば（０）は、最下位ビットを示し、０または1である。例えば（３）は、最上位ビットを示し、０または1である。
比較回路８の反転入力端子は、第２クロック信号φ２＝１の間、基準電圧Vagに接続され、第２クロック信号φ２＝０の間、基準電圧Vagからフローティングされる。
比較回路８の反転入力端子には、図示するように、５個のコンデンサが並列に接続されている。各々のコンデンサの容量は図示の関係にある。
第１クロック信号φ１＝０の間、最下段のコンデンサの左側は接地されている。第１クロック信号φ１＝１の間、最下段のコンデンサの左側は基準電位Vagとされる。
4ビットのメモリであるカウンタ回路１０の、例えば最上位ビット（３）が０であれば、対応するコンデンサの左側は接地され、１であれば、対応するコンデンサの左側は基準電位に接地される。各ビットについても同様である。
この回路の場合、（φ１＝０、φ2＝１）から（φ１＝０、φ2＝０）を経て（φ１＝１、φ2＝０）の状態に変化すると、各ビットの重みに対応する容量のコンデンサに対する充電の有無が各ビットの状態によって切り換えられることから、４ビットのメモリであるカウンタ回路１０に記憶されているデジタル値に比例するアナログ電圧が、比較回路８の反転入力端子に印加される。
この回路の場合、アナログ電圧生成回路が伝達回路６ｄ内に形成されている。

（実施例４）
図６に示すように、実施例４では、チョッパアンプ４ｄが2入力２出力タイプである。
チョッパアンプ４ｄと図示しないセンサの間にクロススイッチ３が挿入されている。クロススイッチ３には第１クロック信号φ１が入力しており、第１クロック信号φ１が1の間は、第１センサ電圧Vspがチョッパアンプ４ｄの上側の端子に入力し、第２センサ電圧Vsmがチョッパアンプ４ｄの下側の端子に入力する。第１クロック信号φ１が０の間は、第１センサ電圧Vspがチョッパアンプ４ｄの下側の端子に入力し、第２センサ電圧Vsmがチョッパアンプ４ｄの上側の端子に入力する。
チョッパアンプ４ｄの増幅率がGであるとし、基準電圧がVagとあるとし、オフセット電圧がΔであるとし、G×（Vsp-Vsm）+Vagが増幅後電圧Vsであるとすると、チョッパアンプ４ｄの第１出力電圧V1ｃと第２出力電圧V1dは、図６の（ｃ）に示したものとなる。
第１重畳電圧V1ｃは、第１クロック信号がφ1＝０の間は、プラスの増幅後電圧（＋Vs）を含み、φ1＝１の間は、マイナスの増幅後電圧（―Vs）を含んでいる。第１クロック信号がφ1＝０の間は、マイナスの基準電圧（―Vag）が重畳し、第１クロック信号がφ1＝１の間は、プラスの基準電圧（＋ag）が重畳している。第１出力電圧V1ｃには、オフセット電圧(Δ)と基準電圧（Vag）も重畳している。オフセット電圧(Δ)と基準電圧（Vag）は、第１クロック信号φ1が１か０かに無関係に、常時に＋の符号で重畳している。
チョッパアンプ４ｄは、所定時間毎に反転する増幅後電圧Vsを含む第１重畳電圧V1ｃを出力する。
第２重畳電圧V1dは、第１クロック信号がφ1＝０の間は、マイナスの増幅後電圧（−Vs）を含み、φ1＝１の間は、プラスの増幅後電圧（＋Vs）を含んでいる。第１クロック信号がφ1＝０の間は、プラスの基準電圧（＋Vag）が重畳し、第１クロック信号がφ1＝１の間は、マイナスの基準電圧（−Vag）が重畳している。第２出力電圧V1dには、オフセット電圧(Δ)と基準電圧（Vag）も重畳している。オフセット電圧(Δ)と基準電圧（Vag）は、第１クロック信号φ1が１か０かに無関係に、常時に同じ符号で重畳している。
チョッパアンプ４ｄは、所定時間毎に反転する増幅後電圧Vsを含む第２重畳電圧V1dを出力する。

チョッパアンプ４ｄが出力する第１重畳電圧V1cと第２重畳電圧V1dが、伝達回路６ｅに入力される。また、カウンタ回路１０が記憶しているデジタル値をアナログに変換したアナログ電圧（Vd）も伝達回路６ｅに入力される。伝達回路６ｅは、第１クロック信号φ１が１か０かによって、接続端子を切り換える半導体スイッチと、第２クロック信号φ２が１か０かによって、接続端子を切り換える半導体スイッチを備えている。図６に示されている第１０コンデンサＣ１０，第１１コンデンサＣ１１，第１２コンデンサＣ１２，第１３コンデンサＣ１３の容量は等しい。

（伝達回路６ｅが出力する第１出力電圧(ＶI）：比較回路８の非反転入力端子の電圧）
（第１クロック信号φ１が０であり、第２クロック信号φ２が１である期間）
この場合、第１０コンデンサＣ１０の左側に第１重畳電圧V1ｃ(φ１＝０)が印加され、第１１コンデンサＣ１１の左側に基準電圧（Vag）が印加される。また第１０コンデンサＣ１０の右側と第１１コンデンサＣ１１の右側に基準電圧Vagが印加される。
（第１クロック信号φ１が０であり、第２クロック信号φ２も０である期間）。
この期間では、第１０コンデンサC１０と第１１コンデンサC１１の電荷が保存される。
（第１クロック信号φ１が１であり、第２クロック信号φ２が０である期間）
この場合、第１０コンデンサC１０の左側に第１重畳電圧V1ｃ(φ１＝１)が印加され、第１１コンデンサＣ１１の左側にアナログ電圧Vｄが印加される。第１０コンデンサC１０と第１１コンデンサC１１の電荷が保存される。この結果、φ１が１の時の第１出力電圧（VI）は、図６の（ｄ）に示すものとなる。第１重畳電圧V1ｃに含まれていたオフセット電圧Δが相殺され、φ１が１の時の第１出力電圧（VI）にはオフセット電圧が含まれていない。また、マイナスの増幅後電圧VsとプラスのアナログVdが含まれている。すなわち、アナログVdから増幅後電圧Vsを減じた電圧が含まれている。

（伝達回路６ｃが出力する第２出力電圧(ＶII）：比較回路８の反転入力端子の電圧）
（第１クロック信号φ１が０であり、第２クロック信号φ２が１である期間）
この場合、第１２コンデンサＣ１２の左側に第２重畳電圧V1d（φ１＝０）が印加され、第１３コンデンサＣ１３の左側にアナログ電圧Vdが印加され、第１２コンデンサＣ１２と第１３コンデンサＣ１３の右側に基準電圧（Vag）が印加される。
（第１クロック信号φ１が０であり、第２クロック信号φ２も０である期間）。
この期間では、第１２コンデンサC１２と第１３コンデンサC１３の電荷が保存される。
（第１クロック信号φ１が１であり、第２クロック信号φ２が０である期間）
この場合、第１２コンデンサC１２の左側に第２重畳電圧V1d（φ１＝１）が印加され、第１２コンデンサC１２の左側に基準電圧(Vag)が印加される。第１２コンデンサC１２と第１３コンデンサ１３の電荷が保存される。この結果、φ１が１の時の第２出力電圧（VII）は、図６の（ｄ）に示すものとなる。第２重畳電圧V1ｄに含まれていたオフセット電圧Δが相殺され、φ１が１の時の第２出力電圧（VII）にはオフセット電圧が含まれていない。また、マイナスのアナログ電圧Vdとプラスの増幅後電圧Vsが含まれている。すなわち、増幅後電圧VsからアナログVdを減じた電圧が含まれている。
第１出力電圧（VI）と第２出力電圧（VII）に含まれている基準電圧Vagは同一符号で同一の大きさである。第１出力電圧（VI）と第２出力電圧（VII）を比較する際に、基準電圧Vagが影響することはない。また、第１出力電圧（VI）には、アナログVdから増幅後電圧Vsを減じた電圧が含まれており、第２出力電圧（VII）には、増幅後電圧VsからアナログVdを減じた電圧が含まれている。

（伝達回路６ｅが出力する２種類の電圧（VI,VII）：比較回路８で比較する電圧）
伝達回路６ｅの第１出力電圧(VI）と第２出力電圧(VII）の差は、(Vd−Vｓ）に等しい。比較回路８は、アナログ電圧（Vd）−増幅後電圧（Vs）の正負を比較する。即ち比較回路８は、アナログ電圧(Vd)と増幅後電圧（Vs）の大小を比較する。それによって、第１実施例と同様に、カウンタ回路１０のカウンタ値を増幅後電圧Vsの変化に追従させることができる。

実施例４の場合、チョッパアンプが2入力２出力であり、所定時間で反転する増幅後電圧Vsを含む第１重畳電圧V1ｃ,V1dを出力する。伝達回路６ｅは、アナログVdから増幅後電圧Vsを減じた電圧を含む第１出力電圧VIと、増幅後電圧VsからアナログVdを減じた電圧含む第２出力電圧VIIを出力する。比較回路8によって増幅後電圧Vsとアナログ電圧Vｄの大小を直接的に比較できる。チョッパアンプ４ｄが出力する重畳電圧から増幅後電圧(Vs)を取出し、それをアナログ電圧と比較する回路よりも単純化することができる。

図６に含まれているスイッチ類は、第１重畳電圧(V1c)が第１０コンデンサに印加され、基準電圧(Vag)が第１１コンデンサに印加され、第２重畳電圧(V1d)が第１２コンデンサに印加され、アナログ電圧(Vd)が第１３コンデンサに印加され、基準電圧(Vag)が比較回路８の非反転入力端子と反転入力端子に印加されている状態と、第１重畳電圧(V1c)が第１０コンデンサに印加され、アナログ電圧(Vd)が第１１コンデンサに印加され、第２重畳電圧(V1d)が第１２コンデンサに印加され、基準電圧(Vag)が第１３コンデンサに印加され、比較回路８の非反転入力端子と反転入力端子が基準電圧(Vag)からフローティングしている状態を切り換える切換回路を構成している。

本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また下記に記載する特許請求の範囲の技術的範囲は、実施例に限定されない。実施例はあくまで例示である。例えば、比較回路８とカウンタ回路１０の間に、ノイズ除去回路を挿入してもよい。特願２００７−１７１７１０号の明細書と図面に開示されている回路でノイズ除去フィルタを構成することができる。そうした付加を加えることによって、例えば外乱に対する抵抗力を高め、デジタル値の信頼性を高めることもできる。

２：入力端子
３：クロススイッチ
４：チョッパアンプ
６：伝達回路
８：比較回路
１０：カウンタ回路
１２：デジタル値出力端子
１４：アナログ電圧生成回路
Vs：増幅後電圧
Vag：基準電圧
Δ：オフセット電圧
V1：重畳電圧
VI：第１出力電圧
VII：第２出力電圧

Claims (7)

1. チョッパアンプと伝達回路と比較回路とカウンタ回路とアナログ電圧生成回路を備えており、電圧をチョッパ増幅し、増幅後電圧をデジタル値に変換する回路であり、
   チョッパアンプは、電圧を入力し、所定時間毎に反転するオフセット電圧(Δ)に増幅後電圧(Vs)が重畳した重畳電圧(V1)を出力し、
   アナログ電圧生成回路は、カウンタ回路に記憶されているカウンタ値をアナログ電圧に変換したアナログ電圧(Vd)を出力し、
   伝達回路は、重畳電圧(V1)とアナログ電圧(Vd)を入力し、両者の差が増幅後電圧(Vs)とアナログ電圧(Vd)の差に比例する２種類の電圧（第１出力電圧(VI)，第２出力電圧(VII)）であって反転前のオフセット電圧(＋Δ)を反転した電圧(−Δ)を含む第１出力電圧(VI)と、反転後のオフセット電圧(−Δ)を含む第２出力電圧(VII)を出力し、
   比較回路は、第１出力電圧(VI)と第２出力電圧(VII)を入力し、第１出力電圧(VI)と第２出力電圧(VII)の比較結果に基づいて、カウンタ値をアップさせる信号とダウンさせる信号のいずれかを選択してカウンタ回路に出力する
   ことを特徴とするチョッパ増幅とデジタル変換の複合回路。
2. 伝達回路が、
   比較回路の一方の入力端子に接続されている第１コンデンサと、
   比較回路の他方の入力端子に接続されている第２コンデンサと、
   第１切換回路を備えており、
   第１切換回路が、増幅後電圧(Vs)に反転前のオフセット電圧(＋Δ)が重畳した重畳電圧(反転前重畳電圧V1)が第１コンデンサに印加され、アナログ電圧(Vd)が第２コンデンサに印加されている状態と、アナログ電圧(Vd)が第１コンデンサに印加され、増幅後電圧(Vs)に反転後のオフセット電圧(−Δ)が重畳した重畳電圧(反転後重畳電圧V1)が第２コンデンサに印加されている状態を、交互に切り換える
   ことを特徴とする請求項１に記載の複合回路。
3. チョッパアンプと伝達回路と比較回路とカウンタ回路とアナログ電圧生成回路を備えており、電圧をチョッパ増幅し、増幅後電圧をデジタル値に変換する回路であり、
   チョッパアンプは、電圧を入力し、所定時間毎に反転するオフセット電圧(Δ)に増幅後電圧(Vs)が重畳した２種類の重畳電圧(第１重畳電圧(V1p)，第２重畳電圧(V1m))を出力し、
   アナログ電圧生成回路は、カウンタ回路に記憶されているカウンタ値をアナログ電圧に変換したアナログ電圧(Vd)を出力し、
   伝達回路は、
   比較回路の一方の入力端子に並列に接続されている第３コンデンサと第４コンデンサと、
   比較回路の他方の入力端子に並列に接続されている第５コンデンサと第６コンデンサと、
   第２切換回路を備えており、
   第２切換回路が、第１重畳電圧(V1p)が第３コンデンサに印加され、基準電圧(Vag)が第４コンデンサに印加され、第２重畳電圧(V1m)が第５コンデンサに印加され、アナログ電圧(Vd)が第６コンデンサに印加されている状態と、第２重畳電圧(V1m)が第３コンデンサに印加され、アナログ電圧(Vd)が第４コンデンサに印加され、第１重畳電圧(V1p)が第５コンデンサに印加され、基準電圧(Vag)が第６コンデンサに印加されている状態を交互に切り換え、
   比較回路は、第３コンデンサと第４コンデンサが出力する第１出力電圧(VI)と第５コンデンサと第６コンデンサが出力する第２出力電圧(VII)を入力し、第１出力電圧(VI)と第２出力電圧(VII)の比較結果に基づいて、カウンタ値をアップさせる信号とダウンさせる信号のいずれかを選択してカウンタ回路に出力する
   ことを特徴とするチョッパ増幅とデジタル変換の複合回路。
4. チョッパアンプと伝達回路と比較回路とカウンタ回路とアナログ電圧生成回路を備えており、電圧をチョッパ増幅し、増幅後電圧をデジタル値に変換する回路であり、
   チョッパアンプは、電圧を入力し、所定時間毎に反転する増幅後電圧(Vs)にオフセット電圧(Δ)が重畳した重畳電圧(V1b)を出力し、
   アナログ電圧生成回路は、カウンタ回路に記憶されているカウンタ値をアナログ電圧に変換したアナログ電圧(Vd)を出力し、
   伝達回路は、重畳電圧(V1b)とアナログ電圧(Vd)を入力し、両者の差が増幅後電圧(Vs)とアナログ電圧(Vd)の差に比例する２種類の電圧（第１出力電圧(VI)，第２出力電圧(VII)）を出力し、
   比較回路は、第１出力電圧(VI)と第２出力電圧(VII)を入力し、第１出力電圧(VI)と第２出力電圧(VII)の比較結果に基づいて、カウンタ値をアップさせる信号とダウンさせる信号のいずれかを選択してカウンタ回路に出力するものであり、
   前記伝達回路が出力する第１出力電圧(VI)が、増幅後電圧(Vs)に比例する電圧を含み、
   前記伝達回路が出力する第２出力電圧(VII)が、アナログ電圧(Vd)に比例する電圧を含むことを特徴とするチョッパ増幅とデジタル変換の複合回路。
5. 伝達回路が、
   比較回路の一方の入力端子に並列に接続されている第７コンデンサと第８コンデンサと
   比較回路の他方の入力端子に接続されている第９コンデンサと、
   第３切換回路を備えており、
   第３切換回路が、重畳電圧(V1b)が第７コンデンサに印加され、基準電圧(Vag)が第８コンデンサに印加され、アナログ電圧(Vd)が第９コンデンサに印加されている状態と、重畳電圧(V1b)が第７コンデンサに印加され、基準電圧(Vag)が第８コンデンサに印加され、基準電圧(Vag)が第９コンデンサに印加されている状態を、交互に切り換える
   ことを特徴とする請求項４に記載の複合回路。
6. チョッパアンプと伝達回路と比較回路とカウンタ回路とアナログ電圧生成回路を備えており、電圧をチョッパ増幅し、増幅後電圧をデジタル値に変換する回路であり、
   チョッパアンプは、電圧を入力し、所定時間毎に反転する増幅後電圧(Vs)にオフセット電圧(Δ)が重畳した２種類の重畳電圧(V1c,V1d)を出力し、
   アナログ電圧生成回路は、カウンタ回路に記憶されているカウンタ値をアナログ電圧に変換したアナログ電圧(Vd)を出力し、
   伝達回路は、２種類の重畳電圧(V1c,V1d)とアナログ電圧(Vd)を入力し、両者の差が増幅後電圧(Vs)とアナログ電圧(Vd)の差に比例する２種類の電圧（第１出力電圧(VI)，第２出力電圧(VII)）を出力し、
   比較回路は、第１出力電圧(VI)と第２出力電圧(VII)を入力し、第１出力電圧(VI)と第２出力電圧(VII)の比較結果に基づいて、カウンタ値をアップさせる信号とダウンさせる信号のいずれかを選択してカウンタ回路に出力するものであり、
   前記伝達回路が出力する第１出力電圧(VI)が、アナログ電圧(Vd)から増幅後電圧(Vs)を減じた値に比例する電圧を含み、
   前記伝達回路が出力する第２出力電圧(VII)が、増幅後電圧(Vs)からアナログ電圧(Vd)を減じた値に比例する電圧を含むことを特徴とするチョッパ増幅とデジタル変換の複合回路。
7. 伝達回路が、
   比較回路の一方の入力端子に並列に接続されている第１０コンデンサと第１１コンデンサと、
   比較回路の他方の入力端子に並列に接続されている第１２コンデンサと第１３コンデンサと、
   第４切換回路を備えており、
   第４切換回路が、第１重畳電圧(V1c)が第１０コンデンサに印加され、基準電圧(Vag)が第１１コンデンサに印加され、第２重畳電圧(V1d)が第１２コンデンサに印加され、アナログ電圧(Vd)が第１３コンデンサに印加されている状態と、第１重畳電圧(V1c)が第１０コンデンサに印加され、アナログ電圧(Vd)が第１１コンデンサに印加され、第２重畳電圧(V1d)が第１２コンデンサに印加され、基準電圧(Vag)が第１３コンデンサに印加されている状態を、交互に切り換える
   ことを特徴とする請求項６に記載の複合回路。

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