JP5450786B2 - 受動差動電圧ダブラ - Google Patents
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Description
尚、以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
[1] 第1及び第2入力電圧間の差動入力電圧の2倍とされる第1及び第2出力電圧間の差動出力電圧を生成するための差動電圧ダブラを具備する装置であって、前記電圧ダブラは、少なくとも1つの構成電圧ダブラ(constituent voltage doubler)を具備し、前記少なくとも1つの構成電圧ダブラの各々は、
第1端子及び第2端子を有する第1キャパシタであって、前記構成電圧ダブラのチャージフェーズの期間において、前記第1キャパシタの前記第1及び第2端子が前記第1及び第2入力電圧のそれぞれに結合されるよう構成され、前記構成電圧ダブラの出力フェーズの期間において、前記第1キャパシタの前記第1及び第2端子が前記第1出力電圧及びコモンコード電圧のそれぞれに結合されるよう更に構成され、前記チャージフェーズと時間的に前記出力フェーズがオーバーラップしない、前記第1キャパシタと、
第1端子と第2端子を有する第2キャパシタであって、前記第2キャパシタの前記第1及び第2端子が、前記チャージフェーズの期間で前記第1及び第2入力電圧に結合されるよう構成され、前記出力フェーズの期間において前記第2キャパシタの前記第1及び第2端子が前記コモンコード電圧及び前記第2出力電圧間に結合されるよう更に構成された、前記第2キャパシタと
を具備する装置。
[2] 各々の構成電圧ダブラが、前記チャージフェーズと前記出力フェーズとの間、前記第1及び第2キャパシタの前記端子の前記結合を制御するための複数のスイッチを具備する前記[1]の装置。
[3] 前記電圧ダブラは、第1構成電圧ダブラ及び第2構成電圧ダブラを具備し、前記第1構成電圧ダブラの前記出力フェーズと前記第2構成電圧ダブラの前記出力フェーズは時間的にオーバーラップすることはない前記[1]の装置。
[4] 前記電圧ダブラは、第3構成電圧ダブラを更に具備し、前記第3構成電圧ダブラの前記出力フェーズは、前記第1及び第2構成電圧ダブラの前記出力フェーズと時間的にオーバーラップすることはない前記[3]の装置。
[5] 少なくとも1つの構成電圧ダブラ(doubler)の各々について、第1及び第2入力電圧間の差動入力電圧の2倍とされる第1及び第2出力電圧間の差動出力電圧を生成する方法であって、
前記構成電圧ダブラがチャージフェーズとされる期間において、第1キャパシタの第1及び第2端子を前記第1及び第2入力電圧のそれぞれに結合させることと、
前記チャージフェーズとされる期間において、第2キャパシタの第1及び第2端子を前記第1及び第2入力電圧のそれぞれに結合させることと、
前記構成電圧ダブラが出力フェーズとされる期間において、前記第1キャパシタの前記第1及び第2端子を前記第1出力電圧及びコモンコード電圧のそれぞれに結合させることと、
前記出力フェーズとされる期間において、前記第2キャパシタの前記第1及び第2端子を前記コモンコード電圧及び前記第2出力電圧に結合させることと
を具備する方法。
[6] 前記少なくとも1つの構成電圧ダブラは、第1及び第2構成電圧ダブラを具備し、前記第1構成電圧ダブラの前記出力フェーズは前記第2構成電圧ダブラの前記出力フェーズとオーバーラップすることはない前記[5]の方法。
[7] 前記少なくとも1つの構成電圧ダブラは、第3構成電圧ダブラを更に具備し、前記第3構成電圧ダブラの前記出力フェーズは前記第1及び第2電圧ダブラの前記出力フェーズとオーバーラップすることはない前記[6]の方法。
[8] 第1及び第2入力電圧間の差動入力電圧の2倍とされる第1及び第2出力電圧間の差動出力電圧を生成するための差動電圧ダブラを具備する装置であって、前記電圧ダブラは、少なくとも1つの構成電圧ダブラを具備し、前記少なくとも1構成電圧ダブラの各々は、
第1キャパシタと、
第2キャパシタと、
前記構成電圧ダブラがチャージフェーズとされる期間において、前記第1及び第2キャパシタを前記差動入力電圧にチャージする手段と、
前記構成電圧ダブラが前記出力フェーズとされる期間において、前記差動出力電圧を生成するため直列で前記第1及び第2キャパシタを積層(stacking)する手段であって、前記差動出力電圧は、予め指定されたコモンコード電圧を有する、前記積層する手段と
を具備する装置。
[9] 前記電圧ダブラは、第1構成電圧ダブラ及び第2構成電圧ダブラを具備し、前記第1構成電圧ダブラの前記出力フェーズ及び前記第2構成電圧ダブラの前記出力フェーズは、時間的にオーバーラップすることはない前記[8]の装置。
[10] 前記電圧ダブラは、第3構成電圧ダブラを更に具備し、前記第3構成電圧ダブラの前記出力フェーズは、前記第1及び第2構成電圧ダブラの前記出力フェーズと、時間的にオーバーラップすることはない前記[9]の装置。
Claims (10)
- 第1及び第2入力電圧間の差動入力電圧の2倍とされる第1及び第2出力電圧間の差動出力電圧を生成するための差動電圧ダブラを具備する装置であって、前記電圧ダブラは、少なくとも1つの構成電圧ダブラ(constituent voltage doubler)を具備し、前記少なくとも1つの構成電圧ダブラの各々は、
第1端子及び第2端子を有する第1キャパシタであって、前記構成電圧ダブラのチャージフェーズの期間において、前記第1キャパシタの前記第1及び第2端子が前記第1及び第2入力電圧のそれぞれに結合されるよう構成され、前記構成電圧ダブラの出力フェーズの期間において、前記第1キャパシタの前記第1及び第2端子が前記第1出力電圧及びコモンモード電圧のそれぞれに結合されるよう更に構成され、前記チャージフェーズと時間的に前記出力フェーズがオーバーラップしない、前記第1キャパシタと、
第1端子と第2端子を有する第2キャパシタであって、前記第2キャパシタの前記第1及び第2端子が、前記チャージフェーズの期間で前記第1及び第2入力電圧に結合されるよう構成され、前記出力フェーズの期間において前記第2キャパシタの前記第1及び第2端子が前記コモンモード電圧及び前記第2出力電圧間に結合されるよう更に構成された、前記第2キャパシタと
を具備する装置。 - 各々の構成電圧ダブラが、前記チャージフェーズと前記出力フェーズとの間、前記第1及び第2キャパシタの前記端子の前記結合を制御するための複数のスイッチを具備する請求項1の装置。
- 前記電圧ダブラは、第1構成電圧ダブラ及び第2構成電圧ダブラを具備し、前記第1構成電圧ダブラの前記出力フェーズと前記第2構成電圧ダブラの前記出力フェーズは時間的にオーバーラップすることはない請求項1の装置。
- 前記電圧ダブラは、第3構成電圧ダブラを更に具備し、前記第3構成電圧ダブラの前記出力フェーズは、前記第1及び第2構成電圧ダブラの前記出力フェーズと時間的にオーバーラップすることはない請求項3の装置。
- 少なくとも1つの構成電圧ダブラ(doubler)の各々について、第1及び第2入力電圧間の差動入力電圧の2倍とされる第1及び第2出力電圧間の差動出力電圧を生成する方法であって、
前記構成電圧ダブラがチャージフェーズとされる期間において、第1キャパシタの第1及び第2端子を前記第1及び第2入力電圧のそれぞれに結合させることと、
前記チャージフェーズとされる期間において、第2キャパシタの第1及び第2端子を前記第1及び第2入力電圧のそれぞれに結合させることと、
前記構成電圧ダブラが出力フェーズとされる期間において、前記第1キャパシタの前記第1及び第2端子を前記第1出力電圧及びコモンモード電圧のそれぞれに結合させることと、
前記出力フェーズとされる期間において、前記第2キャパシタの前記第1及び第2端子を前記コモンモード電圧及び前記第2出力電圧に結合させることと
を具備する方法。 - 前記少なくとも1つの構成電圧ダブラは、第1及び第2構成電圧ダブラを具備し、前記第1構成電圧ダブラの前記出力フェーズは前記第2構成電圧ダブラの前記出力フェーズとオーバーラップすることはない請求項5の方法。
- 前記少なくとも1つの構成電圧ダブラは、第3構成電圧ダブラを更に具備し、前記第3構成電圧ダブラの前記出力フェーズは前記第1及び第2電圧ダブラの前記出力フェーズとオーバーラップすることはない請求項6の方法。
- 第1及び第2入力電圧間の差動入力電圧の2倍とされる第1及び第2出力電圧間の差動出力電圧を生成するための差動電圧ダブラを具備する装置であって、前記電圧ダブラは、少なくとも1つの構成電圧ダブラを具備し、前記少なくとも1つの構成電圧ダブラの各々は、
第1キャパシタと、
第2キャパシタと、
前記構成電圧ダブラがチャージフェーズとされる期間において、前記第1及び第2キャパシタを前記差動入力電圧にチャージするために、前記第1及び第2キャパシタを並列に結合する手段と、
前記構成電圧ダブラが出力フェーズとされる期間において、前記差動出力電圧を生成するために、直列で前記第1及び第2キャパシタを積層(stacking)する手段であって、前記差動出力電圧は、予め指定されたコモンモード電圧を有する、前記積層する手段と
を具備する装置。 - 前記電圧ダブラは、第1構成電圧ダブラ及び第2構成電圧ダブラを具備し、前記第1構成電圧ダブラの前記出力フェーズ及び前記第2構成電圧ダブラの前記出力フェーズは、時間的にオーバーラップすることはない請求項8の装置。
- 前記電圧ダブラは、第3構成電圧ダブラを更に具備し、前記第3構成電圧ダブラの前記出力フェーズは、前記第1及び第2構成電圧ダブラの前記出力フェーズと、時間的にオーバーラップすることはない請求項9の装置。
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