JP2012521683A

JP2012521683A - 受動差動電圧ダブラ

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Publication number: JP2012521683A
Application number: JP2012501033A
Authority: JP
Inventors: ファッグ、ラッセル・ジョン; パン、チェンジ
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2009-03-20
Filing date: 2010-03-22
Publication date: 2012-09-13
Anticipated expiration: 2030-03-22
Also published as: EP2409393A1; EP2409393B1; KR20130122021A; CN102356536B; KR20110128356A; CN102356536A; KR101344883B1; US8274179B2; KR101476354B1; TW201106595A; US20100237710A1; WO2010108193A1; JP5450786B2

Abstract

【解決手段】第１及び第２入力電圧間の差動入力電圧の２倍とされる第１及び第２出力電圧間で差動出力電圧を生成するための技術。一態様において、構成電圧ダブラの第１及び第２キャパシタは、チャージフェーズの期間において差動入力電圧にチャージされる。チャージフェーズで時間的に出力フェーズのオーバーラップがない期間、第１及び第２キャパシタは差動出力電圧を生成するよう直列に積層される。第１及び第２キャパシタの両者は、予め設定された単一のコモンモード電圧に結合される。更に出力フェーズを延ばすため２以上の構成電圧ダブラを提供する技術が記述される。
【選択図】図２

Description

本開示は、回路設計に関し、より具体的には受動差動電圧ダブラ（doublers）の設計に関する。

電圧ダブラは、回路内における電圧レベルを与えられた入力電圧から利用可能な値を超えて増加させるために用いられる。電圧ダブラの差動構成は、差動入力電圧の２倍値である差動出力電圧を生成する。ある実施において、差動出力電圧が受動的に生成されると、差動出力電圧のコモンモードレベルは明確ではなくなる。

設計をシンプルにするだけでなく、明確なコモンモード出力電圧を提供する利点を有する受動差動電圧ダブラを提供することは望ましいだろう。

本開示の１態様は、第１及び第２入力電圧間の差動入力電圧の２倍とされる第１及び第２出力電圧間の差動出力電圧を生成するための差動電圧ダブラを具備する装置であって、前記電圧ダブラは、少なくとも１つの構成電圧ダブラ（doubler）を具備し、前記少なくとも１つの構成電圧ダブラの各々は、第１端子及び第２端子を有する第１キャパシタであって、前記構成電圧ダブラのチャージフェーズの期間において、前記第１キャパシタの前記第１及び第２端子が前記第１及び第２入力電圧のそれぞれに結合されるよう構成され、前記構成電圧ダブラの出力フェーズの期間において、前記第１キャパシタの前記第１及び第２端子が前記第１出力電圧及びコモンコード電圧のそれぞれに結合されるよう更に構成され、前記チャージフェーズと時間的に前記出力フェーズがオーバーラップしない、前記第１キャパシタと、第１端子と第２端子を有する第２キャパシタであって、前記第２キャパシタの前記第１及び第２端子が、前記チャージフェーズの期間で前記第１及び第２入力電圧に結合されるよう構成され、前記出力フェーズの期間において前記第２キャパシタの前記第１及び第２端子が前記コモンコード電圧及び前記第２出力電圧間に結合されるよう更に構成された、前記第２キャパシタと、を具備する装置を提供する。

本開示の別の態様は、少なくとも１つの構成電圧ダブラ（doubler）の各々について、第１及び第２入力電圧間の差動入力電圧の２倍とされる第１及び第２出力電圧間の差動出力電圧を生成する方法であって、前記構成電圧ダブラがチャージフェーズとされる期間において、第１キャパシタの第１及び第２端子を前記第１及び第２入力電圧のそれぞれに結合させることと、前記チャージフェーズとされる期間において、第２キャパシタの第１及び第２端子を前記第１及び第２入力電圧のそれぞれに結合させることと、前記構成電圧ダブラが出力フェーズとされる期間において、前記第１キャパシタの前記第１及び第２端子を前記第１出力電圧及びコモンコード電圧のそれぞれに結合させることと、前記出力フェーズとされる期間において、前記第２キャパシタの前記第１及び第２端子を前記コモンコード電圧及び前記第２出力電圧に結合させることと、を具備する方法を提供する。

本開示の更なる別の態様は、第１及び第２入力電圧間の差動入力電圧の２倍とされる第１及び第２出力電圧間の差動出力電圧を生成するための差動電圧ダブラを具備する装置であって、前記電圧ダブラは、少なくとも１つの構成電圧ダブラ（one constituent voltage doubler）を具備し、前記少なくとも１構成電圧ダブラの各々は、第１キャパシタと、
第２キャパシタと、前記構成電圧ダブラがチャージフェーズとされる期間において、前記第１及び第２キャパシタを前記差動入力電圧にチャージする手段と、前記構成電圧ダブラが前記出力フェーズとされる期間において、前記差動出力電圧を生成するため直列で前記第１及び第２キャパシタを積層（stacking）する手段であって、前記差動出力電圧は、予め指定されたコモンコード電圧を有する、前記積層する手段と、を具備する装置を提供する。

図１は、差動電圧ダブラの機能性を示す。図２は、本開示に従った構成差動電圧ダブラの典型的な実施形態を示す。図３は、ψ１がＨＩＧＨ、ψ２がＬＯＷ、つまり構成電圧ダブラが“チャージ”フェーズとされる間の構成電圧ダブラの動作を示す。図４は、ψ１がＬＯＷ、ψ２がＨＩＧＨ、つまり構成電圧ダブラが“出力”フェーズとされる間の構成電圧ダブラの動作を示す。図５は、電圧ダブラの典型的な実施形態を示し、２構成差動電圧ダブラが並列に結合される。図５Ａは、クロック信号Ｐ１及びＰ２のフェーズ（位相）関係を示す。図６は、本開示に従った方法６００の典型的な実施形態を示す。

添付した図面と共に以下説明される詳細な説明は、本発明の典型的な実施形態の詳細として意図されるものであり、本発明が実施され得る唯一の典型的な実施形態を示していることを意図してはいない。この詳細な説明全体を通して使用される“典型的には”という用語は、以下“一例として、事例、または例示”を意味し、他の典型的な実施形態よりも好ましく、また優れている、のように必ずしも解釈すべきではない。詳細な説明は、本発明の典型的な実施形態を十分に理解させるためを目的とした具体的な詳細を含む。本発明の典型的な実施形態を、当業者が、具体的な詳細なしで実施し得ることは明白である。複数の例において、周知な構造や装置は、本明細書で説明する典型的な実施形態において新規なものを不明確にすることから避けるためブロック図として示される。

本明細書とクレームにおいて、１つの素子が他の素子に“に接続された”又は“に結合された”として引用される時、他の素子に直接接続又は結合され、又は途中で設けられる素子が存在され得ると理解されるだろう。その一方で、素子が他の素子に“直接接続される”又は“直接結合する”として引用される時、途中に介在する素子は無い。

図１は、差動電圧ダブラ１００の機能性を示す。図１において、電位差ΔＶを有する入力電圧Ｉｎ１及びＩｎ２が、差動電圧ダブラ１００に供給される。差動電圧ダブラ１００は、電位差２・ΔＶ、すなわち２倍の入力電位差ΔＶを有する出力電圧Ｏｕｔ１及びＯｕｔ２を生成する。

図２は、本開示に従った構成差動電圧ダブラ２００（constituent voltage doubler）の典型的な実施形態を示す。

ダブラ２００は、第１キャパシタＣ１２２０及び第２キャパシタＣ２２３０を含む。キャパシタＣ１２２０及びキャパシタＣ２２３０の端子は、選択的に複数のスイッチに結合される。

第１の複数スイッチ２０２、２０４、２０６、２０８は第１信号ψ１によって制御される。ψ１がＨＩＧＨである時、対応するスイッチは閉じており、ψ１がＬＯＷである時、対応するスイッチは開放状態とされる。

同様に、第２の複数のスイッチ２１２、２１４、２１６、２１８は第２信号ψ２によって制御される。ψ２がＨＩＧＨである時、対応するスイッチは閉じており、ψ２がＬＯＷである時、対応するスイッチは開放状態とされる。典型的な実施形態において、ψ１及びψ２は、互いの信号がＨＩＧＨとされる間の期間が相互にオーバーラップしないよう、つまり、ψ１がＨＩＧＨの時ψ２がＬＯＷ、及びψ２がＨＩＧＨの時ψ１がＬＯＷといったように、選択される。

図３及び図４は、構成差動電圧ダブラ２００の動的動作を示す。

図３は、ψ１がＨＩＧＨでψ２がＬＯＷの時の、つまり構成電圧ダブラ２００が“チャージ”フェーズとされる期間での動作を示す。図３において、スイッチ２０２、２０４、２０６、２０８は閉じており、一方スイッチ２１２、２１４、２１６、２１８は開放状態とされる。スイッチ２０２、２０４、２０６、２０８は両キャパシタＣ１２２０及びＣ２２３０の端子を入力電圧Ｉｎ１及びＩｎ２に結合させる。この結合は、ある（有限の）チャージ時間の後、各々のキャパシタＣ１２２０及びＣ２２３０を電圧ΔＶ＝Ｉｎ１−Ｉｎ２にチャージする。

典型的な実施形態において、入力電圧Ｉｎ１及びＩｎ２は電流駆動能力を有するソースによって供給される。例えば、入力電圧Ｉｎ１及びＩｎ２は（図示せぬ）トランスインピーダンス増幅器（ＴＩＡ）の出力に結合され得る。

図４は、ψ１がＬＯＷ、ψ２がＨＩＧＨの時、つまり構成差動電圧ダブラ２００が“出力”フェーズとされる期間での動作を示す。図４において、スイッチ２０２、２０４、２０６、２０８は開放状態とされ、一方スイッチ２１２、２１４、２１６、２１８は閉じられる。

スイッチ２１２はＣ１２２０の一端を第１出力電圧Ｏｕｔ１に結合させつつ、スイッチ２１４はＣ１２２０の他端をＤＣ電圧レベルＶＣＭＯ２４０に結合させる。Ｃ１２２０が既にΔＶの電圧にチャージされていると仮定すれば、Ｏｕｔ１の電圧レベルはＶＣＭＯ＋ΔＶとされる。

同様に、スイッチ２１８はＣ１２２０の一端を第２出力電圧Ｏｕｔ２に結合させつつ、スイッチ２１６はＣ２２３０の他端をＤＣ電圧レベルＶＣＭＯ２４０に結合させる。Ｃ２２３０が既にΔＶの電圧にチャージされていると仮定すれば、Ｏｕｔ２の電圧レベルはＶＣＭＯ−ΔＶとされる。それ故、出力フェーズの期間では、ネットの差動出力電圧Ｏｕｔ１−Ｏｕｔ２は２・ΔＶに見える（seen to be）。

同業者であれば、出力フェーズの期間において、直列にキャパシタＣ１２２０及びＣ２２３０を積層することによって差動出力電圧が２倍の差動入力電圧であることを認識するだろう。更に、出力フェーズの期間においてキャパシタＣ１２２０、Ｃ２２３０のコモン端子を固定されたＤＣ電圧レベルＶＣＭＯ２４０に結合させることによって、差動出力のコモンモード電圧レベルが明確に保持される（kept well-defined）。

典型的な実施形態において、構成電圧ダブラ２００の生成された差動出力電圧は電圧ダブラに続く（図示せぬ）負荷ステージに供給され得る。

チャージフェーズではなく出力フェーズの期間に構成電圧ダブラ２００が２倍とされた差動出力電圧２・ΔＶを電圧Ｏｕｔ１及びＯｕｔ２に供給することに留意すべきである。本開示の一側面に従うと、図５を参照して更に記述するように、構成電圧ダブラのオーバーラップのない複数出力フェーズの期間で、利用可能とされる２倍とされた差動出力電圧を供給するため、２以上の相補型構成電圧ダブラが組み合わされ得る。

図５は、２つの構成電圧ダブラ２００．１及び２００．２が並列に接続される、電圧ダブラ５００の典型的な実施形態を示す。構成電圧ダブラ２００．１及び２００．２は、２００．１の出力フェーズが２００．２のチャージフェーズに一致しつつ、２００．１のチャージフェーズが２００．２の出力フェーズに一致するよう設定される。図示する典型的な実施形態において、クロック信号Ｐ１及びＰ２は、構成電圧ダブラ２００．１のψ１及びψ２信号入力のそれぞれに供給され、構成電圧ダブラ２００．２のψ２及びψ１信号入力のそれぞれに供給される。図５Ａは、クロック信号Ｐ１及びＰ２の位相関係を示す。Ｐ１がＨＩＧＨとされる時、Ｐ２がＬＯＷとされ、及びＰ２がＨＩＧＨとされる時、Ｐ１がＬＯＷとされることに留意すべきである。

図示するように、２構成電圧ダブラ２００．１及び２００．２を提供することによって、回路５００は、両構成電圧ダブラの出力フェーズに渡って（over）利用可能とされる２倍とされた差動出力電圧を生成する。当業者であれば、代替的な典型的な実施形態において、２以上の構成電圧ダブラも提供され得ることを認識するだろう。例えば、（図示せぬ）典型的な実施形態において、各々の構成電圧ダブラの出力フェーズが別の２構成電圧ダブラの出力フェーズとオーバーラップしないよう、３構成電圧ダブラが並列に結合される。２以上の構成電圧ダブラを利用するそのような代替的な典型的な実施形態において各々の構成電圧ダブラの駆動ψ１及びψ２についての（for）クロック信号の適切な構成が、当業者によって本開示を踏まえて容易に導き出せる。そのような代替的な典型的な実施形態は、本開示の範囲内とされるべきだと思慮される。

図６は、本開示に従った方法６００の典型的な実施形態を示す。方法６００は、単に例示を目的として示され、図示するあらゆる特定方法に本開示の範囲が制限されることを意図してはいない。

ステップ６１０で、構成電圧ダブラがチャージフェーズとされる期間、第１キャパシタの第１及び第２端子が第１及び第２入力電圧のそれぞれに結合される。

ステップ６２０で、チャージフェーズとされる期間、第２キャパシタの第１及び第２端子が第１及び第２入力電圧のそれぞれに結合される。

ステップ６３０で、構成電圧ダブラが出力フェーズとされる期間、第１キャパシタの第１及び第２端子が第１出力電圧及びコモンコード電圧のそれぞれに結合される。

ステップ６４０で、出力フェーズとされる期間、第２キャパシタの第１及び第２端子が、コモンモード電圧及び第２出力電圧のそれぞれに結合される。

本明細書で記述した教示に基づき、本明細書に記述された一側面が、あらゆる他の側面と独立して実施され、様々な方法で２つ以上のこれら典型的な実施形態が組み合わされ得ることは明白に違いない。本明細書で記述した技術は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組合せで実装され得る。ハードウェアで実装される場合、技術は、デジタルハードウェア、アナログハードウェア、またはそれらの組み合わせを用いることで実現され得る。ソフトウェアで実装される場合、１つまたはそれ以上の命令またはコードを保持するコンピュータ読み取り可能媒体を含む少なくとも１部のコンピュータ書き込み媒体によって実現され得る。

例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能媒体は、命令またはデータ構造の形で所望のプログラムコードを伝送または保持するために使用され、そしてコンピュータによってアクセスできる、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、ＲＯＭ、電気的消去・プログラム可能型読み取り専用メモリ（ＥＥＰＲＯＭ）、消去プログラム可能型読み取り専用メモリ（ＥＰＲＯＭ）、フラッシュメモリ、ＣＤ−ＲＯＭ又は他の光学ディスクストレージ、磁気ディスクストレージ又は他の磁気ストレージ装置、又は任意の他の具体的な媒体のようなＲＡＭを含み得る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。

コンピュータプログラム製品のコンピュータ読み取り媒体と一体とされる命令及びコードは、例えば、１以上のデジタル信号プロセッサ（ＤＳＰ）、汎用マイクロプロセッサ、ＡＳＩＣ、ＦＧＧＡ又は他の集積装置又は個別論理回路のような１以上のプロセッサなどのコンピュータによって、実行され得る。

複数の態様及び典型的な実施形態が記述された。しかし、これらの例に対して様々な変形が可能であり、本開示の原理は、他の側面にも同様に適用され得る。これら及び他の側面は、以下クレームの範囲内である。

Claims

第１及び第２入力電圧間の差動入力電圧の２倍とされる第１及び第２出力電圧間の差動出力電圧を生成するための差動電圧ダブラを具備する装置であって、前記電圧ダブラは、少なくとも１つの構成電圧ダブラ（constituent voltage doubler）を具備し、前記少なくとも１つの構成電圧ダブラの各々は、
第１端子及び第２端子を有する第１キャパシタであって、前記構成電圧ダブラのチャージフェーズの期間において、前記第１キャパシタの前記第１及び第２端子が前記第１及び第２入力電圧のそれぞれに結合されるよう構成され、前記構成電圧ダブラの出力フェーズの期間において、前記第１キャパシタの前記第１及び第２端子が前記第１出力電圧及びコモンコード電圧のそれぞれに結合されるよう更に構成され、前記チャージフェーズと時間的に前記出力フェーズがオーバーラップしない、前記第１キャパシタと、
第１端子と第２端子を有する第２キャパシタであって、前記第２キャパシタの前記第１及び第２端子が、前記チャージフェーズの期間で前記第１及び第２入力電圧に結合されるよう構成され、前記出力フェーズの期間において前記第２キャパシタの前記第１及び第２端子が前記コモンコード電圧及び前記第２出力電圧間に結合されるよう更に構成された、前記第２キャパシタと
を具備する装置。
各々の構成電圧ダブラが、前記チャージフェーズと前記出力フェーズとの間、前記第１及び第２キャパシタの前記端子の前記結合を制御するための複数のスイッチを具備する請求項１の装置。
前記電圧ダブラは、第１構成電圧ダブラ及び第２構成電圧ダブラを具備し、前記第１構成電圧ダブラの前記出力フェーズと前記第２構成電圧ダブラの前記出力フェーズは時間的にオーバーラップすることはない請求項１の装置。
前記電圧ダブラは、第３構成電圧ダブラを更に具備し、前記第３構成電圧ダブラの前記出力フェーズは、前記第１及び第２構成電圧ダブラの前記出力フェーズと時間的にオーバーラップすることはない請求項３の装置。
少なくとも１つの構成電圧ダブラ（doubler）の各々について、第１及び第２入力電圧間の差動入力電圧の２倍とされる第１及び第２出力電圧間の差動出力電圧を生成する方法であって、
前記構成電圧ダブラがチャージフェーズとされる期間において、第１キャパシタの第１及び第２端子を前記第１及び第２入力電圧のそれぞれに結合させることと、
前記チャージフェーズとされる期間において、第２キャパシタの第１及び第２端子を前記第１及び第２入力電圧のそれぞれに結合させることと、
前記構成電圧ダブラが出力フェーズとされる期間において、前記第１キャパシタの前記第１及び第２端子を前記第１出力電圧及びコモンコード電圧のそれぞれに結合させることと、
前記出力フェーズとされる期間において、前記第２キャパシタの前記第１及び第２端子を前記コモンコード電圧及び前記第２出力電圧に結合させることと
を具備する方法。
前記少なくとも１つの構成電圧ダブラは、第１及び第２構成電圧ダブラを具備し、前記第１構成電圧ダブラの前記出力フェーズは前記第２構成電圧ダブラの前記出力フェーズとオーバーラップすることはない請求項５の方法。
前記少なくとも１つの構成電圧ダブラは、第３構成電圧ダブラを更に具備し、前記第３構成電圧ダブラの前記出力フェーズは前記第１及び第２電圧ダブラの前記出力フェーズとオーバーラップすることはない請求項６の方法。
第１及び第２入力電圧間の差動入力電圧の２倍とされる第１及び第２出力電圧間の差動出力電圧を生成するための差動電圧ダブラを具備する装置であって、前記電圧ダブラは、少なくとも１つの構成電圧ダブラを具備し、前記少なくとも１構成電圧ダブラの各々は、
第１キャパシタと、
第２キャパシタと、
前記構成電圧ダブラがチャージフェーズとされる期間において、前記第１及び第２キャパシタを前記差動入力電圧にチャージする手段と、
前記構成電圧ダブラが前記出力フェーズとされる期間において、前記差動出力電圧を生成するため直列で前記第１及び第２キャパシタを積層（stacking）する手段であって、前記差動出力電圧は、予め指定されたコモンコード電圧を有する、前記積層する手段と
を具備する装置。
前記電圧ダブラは、第１構成電圧ダブラ及び第２構成電圧ダブラを具備し、前記第１構成電圧ダブラの前記出力フェーズ及び前記第２構成電圧ダブラの前記出力フェーズは、時間的にオーバーラップすることはない請求項８の装置。
前記電圧ダブラは、第３構成電圧ダブラを更に具備し、前記第３構成電圧ダブラの前記出力フェーズは、前記第１及び第２構成電圧ダブラの前記出力フェーズと、時間的にオーバーラップすることはない請求項９の装置。