JP5446464B2 - 情報処理システム及びデータ転送方法 - Google Patents
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Description
11 CPU
12 メモリコントローラ
20 メモリ
21 転送状態信号生成回路
22 転送長&転送アドレス制御回路
23 先読みデータ保存用バッファ
Claims (10)
- 連続する複数回のデータ読み出し命令を出力する際に、少なくとも1つのデータ読み出し命令が後続することを示す第1の状態、または、0個のデータ読み出し命令が後続することを示す第2の状態を有する転送状態信号を生成し、最後でないデータ読み出し命令に対しては前記第1の状態の前記転送状態信号を合わせて出力し、最後のデータ読み出し命令に対しては前記第2の状態の前記転送状態信号を合わせて出力するマスタモジュールと、
内部バッファを有し、前記最後でないデータ読み出し命令と前記第1の状態の前記転送状態信号とを前記マスタモジュールから受信したとき、前記マスタモジュールから受信した前記最後でないデータ読み出し命令が最初のデータ読み出し命令である場合には、前記転送状態信号の前記第1の状態に応答して、前記最後でないデータ読み出し命令に対応するデータと前記最後でないデータ読み出し命令に後続する少なくとも1つのデータ読み出し命令に対応するデータを連続してメモリから読み出し、読み出した前記最後でないデータ読み出し命令に対応するデータを前記マスタモジュールに供給し、読み出した前記最後でないデータ読み出し命令に後続する少なくとも1つのデータ読み出し命令に対応するデータを前記内部バッファに保持するメモリコントローラと
を含むことを特徴とする情報処理システム。 - 前記メモリコントローラは、前記最後でないデータ読み出し命令と前記第1の状態の前記転送状態信号とを前記マスタモジュールから受信したとき、前記マスタモジュールから受信した前記最後でないデータ読み出し命令が最初のデータ読み出し命令でない場合には、前記最後でないデータ読み出し命令の次のデータ読み出し命令に対応するデータを前記メモリから読み出して前記内部バッファに保持し、既に前記メモリから読み出して前記内部バッファに保持してある前記最後でないデータ読み出し命令に対応するデータを前記マスタモジュールに供給する
ことを特徴とする請求項1記載の情報処理システム。 - 前記メモリコントローラは、前記最後のデータ読み出し命令と前記第2の状態の前記転送状態信号とを前記マスタモジュールから受信したとき、新たに前記メモリからのデータ読み出し動作を実行することなく、既に前記メモリから読み出して前記内部バッファに保持してある前記最後のデータ読み出し命令に対応するデータを前記マスタモジュールに供給することを特徴とする請求項2記載の情報処理システム。
- 前記メモリコントローラは、前記マスタモジュールから要求された転送アドレス及び転送長に基づいて、次のデータ読み出し命令の読み出しアドレスを計算することを特徴とする請求項2又は3の何れか一項記載の情報処理システム。
- 前記転送状態信号は、前記ある1つのデータ読み出し命令に対して少なくとも幾つのデータ読み出し命令が後続するかの数を示す信号であり、前記メモリコントローラは、前記ある1つのデータ読み出し命令と前記転送状態信号とを前記マスタモジュールから受信すると、前記ある1つのデータ読み出し命令に後続するデータ読み出し命令に対応する先読みデータとして、前記転送状態信号が示す個数のデータ読み出し命令に対応するデータをメモリから読み出して保持するとともに、前記ある1つのデータ読み出し命令に対応するデータを前記マスタモジュールに供給することを特徴とする請求項1記載の情報処理システム。
- 前記メモリコントローラは、前記マスタモジュールから受信した前記ある1つのデータ読み出し命令が最初のデータ読み出し命令である場合には、前記最初のデータ読み出し命令に対応するデータを前記メモリから読み出して前記マスタモジュールに供給するとともに、前記ある1つのデータ読み出し命令に後続する前記転送状態信号に応じた個数のデータ読み出し命令に対応するデータをメモリから読み出して内部バッファに保持することを特徴とする請求項5記載の情報処理システム。
- 前記メモリコントローラは設定レジスタを含み、前記設定レジスタが第1の状態に設定されている場合には1つのデータ読み出し命令を受信すると後続するデータ読み出し命令に対応するデータ読み出し動作を前記転送状態信号に応じて実行し、前記設定レジスタが第2の状態に設定されている場合には1つのデータ読み出し命令を受信すると後続するデータ読み出し命令に対応するデータ読み出し動作を前記転送状態信号に関わらず実行しないことを特徴とする請求項1乃至5の何れか一項記載の情報処理システム。
- マスタモジュールとメモリコントローラを含むシステムにおけるデータ転送方法であって、
前記マスタモジュールが、連続する複数回のデータ読み出し命令を出力する際に、少なくとも1つのデータ読み出し命令が後続することを示す第1の状態、または、0個のデータ読み出し命令が後続することを示す第2の状態を有する転送状態信号を生成し、
前記マスタモジュールが前記メモリコントローラに、最後でないデータ読み出し命令に対しては前記第1の状態の前記転送状態信号を合わせて出力し、最後のデータ読み出し命令に対しては前記第2の状態の前記転送状態信号を合わせて出力し、
前記メモリコントローラが、前記最後でないデータ読み出し命令と前記第1の状態の前記転送状態信号とを前記マスタモジュールから受信したとき、前記マスタモジュールから受信した前記最後でないデータ読み出し命令が最初のデータ読み出し命令である場合には、前記転送状態信号の前記第1の状態に応答して、前記最後でないデータ読み出し命令に対応するデータと前記最後でないデータ読み出し命令に後続する少なくとも1つのデータ読み出し命令に対応するデータを連続してメモリから読み出し、
前記メモリコントローラが、読み出した前記最後でないデータ読み出し命令に対応するデータを前記マスタモジュールに供給し、
前記メモリコントローラが、読み出した前記最後でないデータ読み出し命令に後続する少なくとも1つのデータ読み出し命令に対応するデータを内部バッファに格納する
各段階を含むことを特徴とするデータ転送方法。 - 前記メモリコントローラが、前記最後でないデータ読み出し命令と前記第1の状態の前記転送状態信号とを前記マスタモジュールから受信したとき、前記マスタモジュールから受信した前記最後でないデータ読み出し命令が最初のデータ読み出し命令でない場合には、前記転送状態信号の前記第1の状態に応答して、前記最後でないデータ読み出し命令に後続する少なくとも1つのデータ読み出し命令に対応するデータを前記メモリからの読み出し、
前記メモリコントローラが、既に前記メモリから読み出されて前記内部バッファに格納されている前記最後でないデータ読み出し命令に対応するデータを前記内部バッファから前記マスタモジュールに供給し、
前記メモリコントローラが、読み出した前記最後でないデータ読み出し命令に後続する少なくとも1つのデータ読み出し命令に対応するデータを前記内部バッファに格納する
ことを特徴とする請求項8記載のデータ転送方法。 - 前記メモリコントローラが、前記最後のデータ読み出し命令と前記第2の状態の前記転送状態信号とを前記マスタモジュールから受信したとき、新たに前記メモリからのデータ読み出し動作を実行することなく、既に前記メモリから読み出されて前記内部バッファに格納されている前記最後のデータ読み出し命令に対応するデータを前記内部バッファから前記マスタモジュールに供給する
ことを特徴とする請求項9記載のデータ転送方法。
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JPH0452741A (ja) * | 1990-06-14 | 1992-02-20 | Toshiba Corp | キャッシュメモリ装置 |
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US20020138225A1 (en) * | 2001-01-25 | 2002-09-26 | Wong Isaac H. | Automatic configuration of delay parameters for memory controllers of slave processors |
JP2003015955A (ja) * | 2001-06-29 | 2003-01-17 | Hitachi Ltd | キャッシュコントローラ及びコンピュータシステム |
US7428644B2 (en) * | 2003-06-20 | 2008-09-23 | Micron Technology, Inc. | System and method for selective memory module power management |
US8521970B2 (en) * | 2006-04-19 | 2013-08-27 | Lexmark International, Inc. | Addressing, command protocol, and electrical interface for non-volatile memories utilized in recording usage counts |
US7404050B2 (en) * | 2005-08-01 | 2008-07-22 | Infineon Technologies Ag | Method of operating a memory device, memory module, and a memory device comprising the memory module |
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