JP5440153B2 - 画像処理装置 - Google Patents
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Description
まず、図1に示されるブロック図を参照しつつ、本発明の第1施形態に係る画像処理装置1について説明する。画像処理装置1は、プリンタ、スキャナ、複写機及びファクシミリ装置として機能する複合機である。図1に示されるように、画像処理装置1は、MMI(Man Machine Interface)基板10、メイン基板20、スキャナユニット30、プリンタユニット40、NCU(Network Control Unit)基板50、LAN(Local Area Network)インターフェース基板60、第1電源70、第2電源80及び制御スイッチ71〜73を備えている。なお、前記制御スイッチ71〜73は、例えば、前記メイン基板20に実装される。或いは、前記制御スイッチ71〜73の各々が、前記MMI基板10、前記スキャナユニット30が備えるスキャナ制御部31及び前記スキャナユニット30が備えるプリンタ制御部41の各々に実装されることも考えられる。
次に、図3に示されるブロック図及び図4に示されるフローチャートを参照しつつ、本発明の第2実施形態に係る画像処理装置2について説明する。この画像処理装置2は、図1に示された画像処理装置1と比較して、一部の構成要素が変更された構成を有している。図3において、図1に示される構成要素と同じ構成要素は、同じ参照符号が付されている。以下、前記画像処理装置2における前記画像処理装置1と異なる点についてのみ説明する。
次に、図5に示されるブロック図を参照しつつ、本発明の第3実施形態に係る画像処理装置3について説明する。この画像処理装置3は、図1に示された画像処理装置1と比較して、一部の構成要素が変更された構成を有している。図5において、図1に示される構成要素と同じ構成要素は、同じ参照符号が付されている。以下、前記画像処理装置3における前記画像処理装置1と異なる点についてのみ説明する。
10 MMI基板
11 キーマトリクス
12 パネルディスプレイ
13 発光ダイオード
14 MMI制御部
18 節電キー
20 メイン基板
21 メインCPU
22 ROM
23 SRAM
24 コーデック
25 モデム
30 スキャナユニット
31 スキャナ制御部
32 CCDラインセンサ
33 原稿センサ
34 原稿カバーセンサ
40 プリンタユニット
41 プリンタ制御部
42 搬送路カバーセンサ
43 カセットセンサ
44 ジャムセンサ
50 NCU基板
60 LANインターフェース基板
61 サブCPU
62 デュアルポートRAM
70 第1電源
71〜73 制御スイッチ
80 第2電源
101 第1のバス
102 第2のバス
111 第1信号伝送ライン
112 第2信号伝送ライン
113 第3信号伝送ライン
114,115 信号線
121 電話回線
122 ネットワーク
Claims (7)
- 画像処理のジョブに関する処理を実行し、所定の省電力モードの下において通常動作モードの下におけるよりも電力の消費が制限される1つ又は複数の第1制御部と、
前記第1制御部を制御し、前記省電力モードの下において前記通常動作モードの下におけるよりも電力の消費が制限される第2制御部と、
前記第2制御部よりも消費電力が小さく、前記省電力モードの下において前記通常動作モードの下におけるよりも電力の消費が制限されない第3制御部と、
前記第2制御部と前記第3制御部との間に介在し、前記第2制御部及び前記第3制御部により行われる所定の初期化工程を経て、前記第2制御部と前記第3制御部との間のデータ伝送を中継する第1データ伝送部と、
前記第2制御部と前記第3制御部との間に介在し、前記初期化工程を経ることなく前記第3制御部から前記第2制御部へのデータ伝送を中継する第2データ伝送部と、を備え、
前記第3制御部は、前記省電力モードの下で、前記ジョブに対応した所定の復帰イベントの検出処理を行い、前記復帰イベントが検出されたときに、前記第2制御部を起動して電力消費の制限が解除された状態へ移行させる処理と、前記第1制御部の起動の条件に関する復帰条件情報を生成する処理と、前記第2データ伝送部を用いて前記復帰条件情報を出力する処理とを行い、
前記第3制御部により起動された前記第2制御部は、前記第2データ伝送部を通じて前記復帰条件情報を取得する処理と、該復帰条件情報に基づいて前記第1制御部を起動して電力消費の制限が解除された状態へ移行させる処理と、起動した前記第1制御部を制御することによる前記ジョブの実行とを行う、ことを特徴とする画像処理装置。 - 前記第2データ伝送部は、前記第3制御部と前記第2制御部との両方からデータの記録及びデータの参照が可能であり、前記省電力モードの下において前記通常動作モードの下におけるよりも電力の消費が制限されないメモリである、請求項1に記載の画像処理装置。
- 外部装置とのデータ通信を制御する通信制御部を備え、
前記通信制御部は前記第3制御部を兼ねる、請求項2に記載の画像処理装置。 - 前記第2制御部は、前記ジョブの実行の結果に関する結果情報を前記メモリに記録し、
前記通信制御部は、前記省電力モードの下で、前記外部装置からの要求に応じて前記メモリに記録された前記結果情報を送信する、請求項3に記載の画像処理装置。 - 前記第2データ伝送部は、前記第3制御部から前記第2制御部へデータを伝送する信号伝送ラインである、請求項1に記載の画像処理装置。
- 外部装置とのデータ通信を制御する通信制御部を備え、
前記通信制御部は前記第3制御部を兼ねる、請求項5に記載の画像処理装置。 - 前記第2制御部と前記第3制御部との間に介在し、前記初期化工程を経ることなく前記第2制御部から前記第3制御部へのデータ伝送を中継する第3データ伝送部をさらに備え、
前記第3制御部は、前記ジョブの実行の結果に関する結果情報を前記第3データ伝送部を通じて前記結果情報を取得し、前記省電力モードの下で、前記外部装置からの要求に応じて前記結果情報を送信する、請求項6に記載の画像処理装置。
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JP2009292269A JP5440153B2 (ja) | 2009-12-24 | 2009-12-24 | 画像処理装置 |
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JP2009292269A JP5440153B2 (ja) | 2009-12-24 | 2009-12-24 | 画像処理装置 |
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JP2011135271A JP2011135271A (ja) | 2011-07-07 |
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Family Applications (1)
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2009
- 2009-12-24 JP JP2009292269A patent/JP5440153B2/ja active Active
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