JP5437506B2 - 回路ユニットを有するバイアス回路、並びに第1及び第2の回路ユニットを有する差動増幅回路 - Google Patents
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Description
演算増幅器、またはその他、コンパレータ、ギルバートセル型混合器もしくは発振器などの回路に用いられる。差動増幅回路は、2個の入力信号間の差を増幅するよう動作する。
−演算増幅器は、一定の閉ループ利得を実現するためにカスケード接続される段をより少なくする必要がある。
−カスケード接続される段がより少ない演算増幅器は、極がより少なく、従って安定性の問題がより少ないため、設計の複雑さがより少ない。
−たとえば電源レギュレータあるいは電力制御ループなど、DCから動作させることを要する場合は特に、段あたりの利得が高い演算増幅器は、電圧の余裕に係る問題がより少ない。
−カスケード接続される段がより少ない演算増幅器は、DCオフセットの問題に煩わされることがより少ない。
−カスケード接続される段がより少ない演算増幅器は、電流消費をより少なくすることができる。
−カスケード接続される段がより少ない演算増幅器は、より小さなレイアウト領域内に実装することができる。
−カスケード接続される段がより少ない演算増幅器は、発生する雑音がより少ない。
異なる図面に現れる、同一のデザイン及び機能の構成要素は、同一の参照符号を付すことで特定している。
図示したように、第1及び第2の分岐電流I1、I2の軌跡は互いに同様である。第1及び第2の分岐電流I1、I2の和は基本的に、特定の電流シンクCSにより要求される電流Iとなる。
φ 位相
A 電圧利得
B ベース
C コレクタ
CM バイアス回路
CS 電流シンク
CU1 第1の回路ユニット
CU2 第2の回路ユニット
D ドレイン
DA 差動増幅回路
E エミッタ
f 周波数
f_3db カットオフ周波数
G ゲート
GND 基準電位
I 電流
I1 第1の分岐電流
I2 第2の分岐電流
IR 基準電流
L チャネル長
L1、L2、L3 線
R2、R4 抵抗器
S ソース
T1 第1の制御素子
T2 第2の制御素子
T3 第3の制御素子
T4 第4の制御素子
T5 第5の制御素子
T6 第6の制御素子
T7 第7の制御素子
T8 第8の制御素子
TP1 第1の接続点
TP2 第2の接続点
TP3 第3の接続点
TP4 第4の接続点
V1 第1の所定の電圧
V2 第2の所定の電圧
VAC1 第1のAC電圧
VAC2 第2のAC電圧
VB 電源電圧
VD1 第1の差動電圧の値
VD2 第2の差動電圧の値
VDC1 第1のDC電圧
VDC2 第2のDC電圧
VDIFF 差動電圧
VOFFS オフセット電圧
VOUT 出力電圧
W チャネル幅
W/L チャネル幅とチャネル長との比
Z インピーダンス
Claims (11)
- ヘテロ接合バイポーラトランジスタ及びロングゲート疑似格子整合高電子移動度トランジスタを備え、前記ロングゲート疑似格子整合高電子移動度トランジスタのソース(S)又はドレイン(D)が、前記ヘテロ接合バイポーラトランジスタのコレクタ(C)又はエミッタ(E)に電気的に結合される回路ユニット(CU)を有するバイアス回路(CM)であって、
前記回路ユニット(CU)の前記ヘテロ接合バイポーラトランジスタは第6の制御素子(T6)であり、前記回路ユニット(CU)の前記ロングゲート疑似格子整合高電子移動度トランジスタは第7の制御素子(T7)であり、もうひとつのヘテロ接合バイポーラトランジスタを備える第5の制御素子(T5)を有し、前記第6の制御素子(T6)のベース(B)及び前記コレクタ(C)は電気的に短絡され、前記第5の制御素子(T5)のベース(B)は、前記第6の制御素子(T6)の前記ベース(B)に電気的に結合されるバイアス回路(CM)。 - 前記ロングゲート疑似格子整合高電子移動度トランジスタは、0.5μm以上のチャネル長Lを備える、請求項1に記載のバイアス回路(CM)。
- 前記ロングゲート疑似格子整合高電子移動度トランジスタは、チャネル幅Wより有意に大きなチャネル長Lのチャネルを備える、請求項1又は2に記載のバイアス回路(CM)。
- 前記回路ユニット(CU)は、GaAs BiFET又はBiHEMTの技術を用いたシングルチップ上に集積される、請求項1乃至3のいずれか1項に記載のバイアス回路(CM)。
- 前記第7の制御素子(T7)のゲート(G)及び前記ソース(S)は電気的に短絡され又はバイパスされる、請求項1乃至4のいずれか1項に記載のバイアス回路(CM)。
- ヘテロ接合バイポーラトランジスタ及びロングゲート疑似格子整合高電子移動度トランジスタを備え、前記ロングゲート疑似格子整合高電子移動度トランジスタのソース(S)又はドレイン(D)が、前記ヘテロ接合バイポーラトランジスタのコレクタ(C)又はエミッタ(E)に電気的に結合される第1の回路ユニット(CU1)であって、そのヘテロ接合バイポーラトランジスタが第1の制御素子(T1)であり、そのロングゲート疑似格子整合高電子移動度トランジスタが第2の制御素子(T2)である第1の回路ユニット(CU1)、
ヘテロ接合バイポーラトランジスタ及びロングゲート疑似格子整合高電子移動度トランジスタを備え、前記ロングゲート疑似格子整合高電子移動度トランジスタのソース(S)又はドレイン(D)が、前記ヘテロ接合バイポーラトランジスタのコレクタ(C)又はエミッタ(E)に電気的に結合される第2の回路ユニット(CU2)であって、そのヘテロ接合バイポーラトランジスタが第3の制御素子(T3)であり、そのロングゲート疑似格子整合高電子移動度トランジスタが第4の制御素子(T4)であり、前記第1の制御素子(T1)及び前記第3の制御素子(T3)が接続点(TP3)を経由して電気的に結合され、前記第2の制御素子(T2)及び前記第4の制御素子(T4)がさらなる接続点(TP4)を経由して電気的に結合される第2の回路ユニット(CU2)、及び、
基準電位(GND)と前記接続点(TP3)との間に電気的に配置され、前記第1の回路ユニット(CU1)及び/又は前記第2の回路ユニット(CU2)を通じる所定の電流(I)を要求するよう動作する電流シンク(CS)、
を備える差動増幅回路(DA)であって、
前記電流シンク(CS)は請求項1乃至5のいずれか1項に記載のバイアス回路(CM)を備え、前記バイアス回路(CM)の前記第5の制御素子(T5)は前記基準電位(GND)と前記接続点(TP3)との間に電気的に配置され、前記バイアス回路(CM)の前記回路ユニット(CU)は前記基準電位(GND)と前記さらなる接続点(TP4)との間に電気的に配置される、差動増幅回路(DA)。 - ヘテロ接合バイポーラトランジスタ及びロングゲート疑似格子整合高電子移動度トランジスタを備え、前記ロングゲート疑似格子整合高電子移動度トランジスタのソース(S)又はドレイン(D)が、前記ヘテロ接合バイポーラトランジスタのコレクタ(C)又はエミッタ(E)に電気的に結合される第1の回路ユニット(CU1)であって、そのヘテロ接合バイポーラトランジスタが第1の制御素子(T1)であり、そのロングゲート疑似格子整合高電子移動度トランジスタが第2の制御素子(T2)である第1の回路ユニット(CU1)、
ヘテロ接合バイポーラトランジスタ及びロングゲート疑似格子整合高電子移動度トランジスタを備え、前記ロングゲート疑似格子整合高電子移動度トランジスタのソース(S)又はドレイン(D)が、前記ヘテロ接合バイポーラトランジスタのコレクタ(C)又はエミッタ(E)に電気的に結合される第2の回路ユニット(CU2)であって、そのヘテロ接合バイポーラトランジスタが第3の制御素子(T3)であり、そのロングゲート疑似格子整合高電子移動度トランジスタが第4の制御素子(T4)であり、前記第1の制御素子(T1)及び前記第3の制御素子(T3)が接続点(TP3)を経由して電気的に結合され、前記第2の制御素子(T2)及び前記第4の制御素子(T4)がさらなる接続点(TP4)を経由して電気的に結合される第2の回路ユニット(CU2)、及び、
基準電位(GND)と前記接続点(TP3)との間に電気的に配置され、前記第1の回路ユニット(CU1)及び/又は前記第2の回路ユニット(CU2)を通じる所定の電流(I)を要求するよう動作する電流シンク(CS)、
を備える差動増幅回路(DA)であって、
前記電流シンク(CS)は、ゲート(G)及びソース(S)が電気的に短絡されたデプレッションモードのロングゲート疑似格子整合高電子移動度トランジスタである第8の制御素子(T8)を備え、前記第8の制御素子(T8)は前記基準電位(GND)と前記接続点(TP3)との間に電気的に配置される、差動増幅回路(DA)。 - 前記第2の制御素子(T2)のゲート(G)及び前記第4の制御素子(T4)のゲート(G)は、前記第7の制御素子(T7)の、電気的に短絡されたゲート(G)及びソース(S)に電気的に結合される、請求項6に記載の差動増幅回路(DA)。
- 前記第2の制御素子(T2)のゲート(G)及び前記第4の制御素子(T4)のゲート(G)は互いに電気的に結合され、前記第2の制御素子(T2)又は前記第4の制御素子(T4)のいずれかのゲート(G)及び前記ソース(S)は電気的に短絡又はバイパスされる、請求項6又は7に記載の差動増幅回路(DA)。
- 前記第2の制御素子(T2)のゲート(G)及び前記ソース(S)は電気的に短絡又はバイパスされ、前記第4の制御素子(T4)のゲート(G)及び前記ソース(S)は電気的に短絡又はバイパスされる、請求項6又は7に記載の差動増幅回路(DA)。
- 前記差動増幅回路(DA)はシングルチップ上に集積される、請求項6乃至10のいずれか1項に記載の差動増幅回路(DA)。
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