JP4121326B2 - 差動増幅回路及び電波時計用受信回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、差動増幅回路に関し、特に、特定の周波数の信号を低電圧・低消費電流・小面積で増幅する差動増幅回路に関する。本発明の差動増幅回路は、例えば、電波時計用受信集積回路等に好適である。
【0002】
【従来の技術】
電波時計用受信集積回路では、受信地域における電波の強弱、アンテナの性能等の条件によって、0.3μVrms(2乗平均平方根値)乃至80mVrms程度までの広いダイナミックレンジ(約110dB)の入力信号を増幅・検波することが必要となっている。このため、電波時計用受信集積回路においては、検波回路の前に、数段の増幅回路から構成されるゲインコントロールアンプ(GCA)と同じく数段の増幅回路から構成される固定ゲインアンプを配置するのが一般的になっている。さらに、電波時計用の信号の搬送波は精度の高い単一周波数(例えば、日本においては、独立行政法人通信総合研究所によって提供される電波時計受信電波では40kHzまたは60kHz)であるため、ノイズ除去の目的で、GCAと固定ゲインアンプの間に水晶フィルタを挿入するのが一般的である。
【0003】
図5に、一般的な従来の電波時計用受信回路ブロックの構成を示す。図5中、50は受信アンテナ、51はGCAアンプ、52は固定ゲインアンプ、53は水晶フィルタ、54は整流器、55はローパスフィルタ(LPF)、56はピーク/ボトム検波器、57はAGC(オートゲインコントロール)、58はコンパレータ、59は出力である。
【0004】
これらGCAアンプ51及び固定ゲインアンプ52の各構成要素としては、その回路の簡便性、利得の精度、ノイズ除去等の特長から、従来より図6に示すように、抵抗負荷RLを有する差動増幅回路60が一般的に用いられている。集積回路では近接した2つのトランジスタTr1とTr2の特性を等しく製作できるので、温度等のドリフトの影響を排除した差動増幅回路60が良く使用される。差動増幅回路は同じ特性の一対のトランジスタTr1とTr2を用い、それぞれのベースが入力Vi1とVi2のための入力端子となり、それぞれのコレクタ間が出力Vo1とVo2のための出力端子となっている。そして、一対のトランジスタTr1とTr2のそれぞれのエミッタは共通のバイアス電源に接続され、それぞれのコレクタは同じ大きさの負荷抵抗RLを介して電源に接続されている。この差動増幅回路60の2つの入力電圧の差Vi1−Vi2の変化に対する出力電圧の差Vo1−Vo2の変化の比を差動ゲインGといい、以下の式(1)の様に表される。
【0005】
G=|(Vo1−Vo2)/(Vi1−Vi2)|=gm*RL (1)
ここで、RLはトランジスタTr1とTr2のコレクタに接続された負荷抵抗の大きさ、gmは、gm=qIe/2kTの関係を有する。ここで、kはボルツマン定数、Tは絶対温度、qは電子の電荷、Ieは一対のトランジスタTr1とTr2の両エミッタ電流(バイアス電流ともいう)である。これより差動ゲインGは、負荷抵抗RLと両エミッタ電流Ieの大きさにより決定される。差動増幅回路60に流すバイアス電流Ieと負荷抵抗RLの値は比較的に制御しやすい設計パラメータであるため、この回路60は所望のゲインを簡便に得るため、特に電流制御型GCAに多く利用される。
【0006】
【発明が解決しようとする課題】
しかしながら、この図6に示される負荷抵抗型の差動増幅回路は、その差動ゲインGを上げようとした場合、次ぎのいずれかの方法を取らざるを得ない。▲1▼回路の電流Ieを増やす。▲2▼負荷抵抗RLを大きくする。▲3▼増幅回路の段数を増やす。
【0007】
集積回路の低消費電流化が望まれている中で、▲1▼の回路電流を増やす方策は現実的には採りにくい。▲2▼の負荷抵抗を大きくする方策はチップ面積の増大をもたらしコスト的に不利となる。さらに、抵抗に寄生する容量も増大し周波数特性にも影響する懸念も生ずる。▲3▼の方策は消費電流の増大とチップ面積の増大の両方をもたらしてしもうものとなる。
【0008】
このように、これまで多用されてきた抵抗負荷型の差動増幅回路は、低消費電流・高ゲインを得ようとする場合、上記したように様々な困難が想定される。
【0009】
一方、特開平9−181569号公報には、抵抗と容量の並列接続を用いたインピーダンス受動素子からなる負荷を有する差動増幅回路により構成される位相シフタ回路が開示されている。このインピーダンス受動素子は同じ抵抗と容量の並列接続からなる帰還部と組合せて使用することにより正確に90度の位相差を有する出力信号を得るためのものである。従って、この従来例の構成は差動ゲインGを上げるためのものではない。さらに、この従来例のインピーダンス受動素子に並列に組込まれた抵抗の大きさは、所望の動作周波数でのインピーダンスZの大きさに影響を与えるものである。従って、上記▲2▼の問題点を有する。
【0010】
特開2001−251150号公報には、インピーダンス負荷を有する差動増幅回路が開示されている。しかしながら、この従来例では特定の周波数のゲインを上げるためにインピーダンス負荷として容量を使用することは開示されていない。
【0011】
本発明の目的は、上記問題を解決し、ある特定の周波数でのゲインの制御性を良くし、しかも低消費電流・小面積で実現できる差動増幅回路及び電波時計用受信回路を提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載された本発明による差動増幅回路は、一対のトランジスタ及びこの一対のトランジスタの出力端側に設けられた一対の負荷を有する差動増幅回路であって、この差動増幅回路の負荷として所望の周波数において利得を決定するインピーダンスとしての一対の容量と、差動増幅回路のバイアス電流を相殺する一対の電流源と、出力バイアス電圧を決定するための一対の高抵抗とを並列に付加した構成を有する。
【0013】
また、請求項2に記載された本発明は、請求項1の構成に加えて、出力バイアス電圧を決定するために高抵抗に電流を流す電流源を別個に設けた構成を有する。
【0014】
さらに、請求項3に記載された本発明は、請求項1又は2の出力バイアス電圧を決定するための一対の高抵抗として、一対のMOSトランジスタを有する構成である。
【0015】
さらに、請求項4に記載の本発明の電波時計用受信回路では、上記各請求項のいずれかに記載された発明の差動増幅回路を受信部に備えた構成を有する。
【0016】
【作用】
上記請求項1に記載された本発明の差動増幅回路によれば、容量C(ファラド)は、周波数f(ヘルツ)において、1/2πfCの大きさのインピーダンスZ(オーム)を有する。このインピーダンスZを上記の式(1)中のRLに代入して所望のゲインGの大きさを得ることができるように、所望の周波数fに対する容量Cの大きさを選ぶことができる。容量CによるインピーダンスZの大きさは、Z=1/2πfCの関係式で表せるように、容量Cが小さいほど、すなわち、容量Cの形状が小さいほど、大きい。この結果、上記の式(1)中のRLに代入されるZの大きさは、同じ周波数fに対して、容量Cが小さいほど大きくなる。このため、本発明の差動増幅回路によれば、占有面積の小さい容量Cでもって大きなゲインGを得ることができ、小型化に適している。一対の電流源は、差動増幅回路に流れるバイアス電流を相殺する。一対の高抵抗は、それらに流れる電流により差動増幅回路の出力バイアス電圧を決定する。
【0017】
上記請求項2に記載された本発明の差動増幅回路によれば、出力バイアス電圧を決定する高抵抗に電流を流す電流源を別個に有するため、所望の出力バイアス電圧を容易に設定できる。
【0018】
上記請求項3に記載された本発明の差動増幅回路によれば、請求項1又は2の出力バイアス電圧を決定するための一対の高抵抗として、一対のMOSトランジスタを有するため、占有面積を少なくして小型化を図ることができる。
【0019】
上記請求項4に記載された本発明の電波時計用受信回路は、上記各請求項のいずれかに記載された差動増幅回路を受信部に備えたので、小型化、低消費電力化を進めつつ、温度変化の影響を受け難い高精度の受信感度か得られる。
【0020】
以下に、添付図面を参照して、本発明の好適な実施の形態を詳細に説明する。
【0021】
【発明の実施の形態】
図1は、本発明の第1の実施の形態による差動増幅回路10を示す。差動増幅回路10は、同じ特性を持つ1対のNPN型トランジスタQ1とQ2を有し、この一対のトランジスタQ1とQ2のベースには入力端VINがそれぞれ接続され、コレクタには出力端VOUTがそれぞれ接続されている。この一対のトランジスタQ1とQ2のコレクタ及び出力端の接続点には、所定の周波数fでのゲインGを決定するためのインピーダンス負荷用の一対の同じ大きさの容量CL1とCL2の一端がそれぞれ接続され、この一対の容量CL1とCL2の他端は電源に接続されている。さらに、この一対のトランジスタQ1とQ2のコレクタ及び出力端の接続点には、出力端の出力バイアス電圧を決定するための一対の高抵抗Rb1とRb2の一端がそれぞれ接続され、この一対の抵抗Rb1とRb2の他端は電源に接続されている。この一対のトランジスタQ1とQ2のエミッタは共通に接続されていて、NPN型トランジスタQ5のコレクタに接続されている。トランジスタQ5のエミッタは接地されている。
【0022】
トランジスタQ5は、NPN型トランジスタQ3と共に基準電流Irefをミラーして流すためのカレントミラーを構成しており、トランジスタQ5のベースは、トランジスタQ3のコレクタ及びベースに接続されている。さらに、トランジスタQ3は、NPN型トランジスタQ4と共に同じ基準電流Irefをミラーして流すためのカレントミラーを構成しており、トランジスタQ4のベースはトランジスタQ3のベースとコレクタに接続されている。トランジスタQ3とQ4のエミッタは接地されている。両カレントミラーのミラー比は、トランジスタの個数又はエミッタサイズを変えることにより変化させることができるが、ここでは簡単のために、それぞれ1:1としている。トランジスタQ3のコレクタは基準電流Irefを流す電源に接続されている。
【0023】
トランジスタQ4のコレクタはPNP型トランジスタQ6のコレクタに接続されている。このPNP型トランジスタQ6は、トランジスタQ4にミラーされた電流Irefを折り返して、差動増幅回路10のバイアス電流Irefを相殺する電流源であるPNP型トランジスタQ7とPNP型トランジスタQ8とにミラーするものである。トランジスタQ7のベースは、トランジスタQ6のベース及びコレクタに接続されている。トランジスタQ7のコレクタは、トランジスタQ1のコレクタ及び出力端の接続点に接続されている。トランジスタQ7のエミッタは電源に接続されている。トランジスタQ8のベースは、トランジスタQ6のベース及びコレクタに接続されている。トランジスタQ8のコレクタはトランジスタQ2のコレクタ及び出力端の接続点に接続されている。トランジスタQ8のエミッタは電源に接続されている。
【0024】
このように図1の差動増幅回路では、負荷の容量CL1とCL2、高抵抗Rb1とRb2、及びトランジスタQ7とQ8が、電源と出力端を構成する一対のトランジスタQ1とQ2のコレクタとの間に並列に接続されている。
【0025】
一対のトランジスタQ1とQ2には、それぞれIref/2の電流が流れているため、トランジスタQ6としては2個のトランジスタを並列にするか、エミッタサイズをトランジスタQ7、Q8に対して2倍とする必要がある。これにより、Q5から供給されるバイアス電流Irefをほぼ相殺することができる。
【0026】
しかし、バイポーラトランジスタの場合、ベース電流が存在するため、トランジスタQ7及びトランジスタQ8がそれぞれ流す電流は、Iref/2のおよそ96%(hfeが100の場合)程度となる。一方、一対のトランジスタQ1とQ2にはそれぞれIref/2の電流が流れるため、差分のおよそ4%分は抵抗Rb1とRb2を流れることになる。これにより生ずる電圧を出力バイアス電圧とすることができる。なお、抵抗Rb1とRb2の大きさは所望の周波数での容量CL1とCL2のインピーダンスZ=1/2πfCL1とZ=1/2πfCL2に対して影響を及ぼさない程度に大きくする必要がある。
【0027】
図1に示す本発明の第1の実施の形態の差動増幅回路10によれば、所望の周波数fでの容量CL1とCL2のインピーダンスZは、Z=1/2πfCL1とZ=1/2πfCL2の関係式で表されるから、この周波数fで所望のインピーダンスZの大きさが得られるように容量CL1とCL2とを選び、そして、この所望のインピーダンスZの大きさを上記の式(1)中のRLに代入することにより、所望の大きさのゲインGを得ることができる。
【0028】
図2を参照して本発明の第2の実施の形態を説明する。重複説明を避けるため、図1に説明した第1の実施の形態と同じ部分には同じ参照符号を付して説明を省略する。
【0029】
図2に示される第2の実施の形態による差動増幅回路20においては、出力端VOUTにそれぞれコレクタが接続されたNPN型トランジスタQ9とQ10とを有する。トランジスタQ9とQ10のベースは、それぞれトランジスタQ3、Q4、Q5のベースと共通に接続されている。トランジスタQ9とQ10のエミッタは、それぞれ抵抗R1とR2を介して接地されている。トランジスタQ3とQ9、抵抗R1及びトランジスタQ3とQ10、抵抗R2は、それぞれワイドラー型のカレントミラー回路を構成している。この回路は基準電流Irefに対して非常に小さな電流をミラーしたい時に多く利用される回路で、R1及びR2を変えることでミラー比を決定することができる。これらトランジスタQ9とQ10により作られた電流は、それぞれ抵抗Rb1とRb2に流れ、出力端VOUTに出力バイアス電圧を発生させる。従って、この第2の実施の形態は、第1の実施の形態において、トランジスタQ1とQ7およびトランジスタQ2とQ8の差分電流によって抵抗Rb1とRb2に生じる電圧だけでは出力バイアス電圧として不十分な場合、新たな出力バイアス電圧専用の電流源を付加するものである。
【0030】
図3を参照して本発明の第3の実施の形態を説明する。重複説明を避けるため、図1及び図2に説明した第1及び第2の実施の形態と同じ部分には同じ参照符号を付して説明を省略する。
【0031】
図3に示される第3の実施の形態による差動増幅回路30においては、第1及び第2の実施の形態で用いられた純粋な抵抗Rb1とRb2の代わりに、長いチャンネル長と狭いチャンネル幅を有するpチャンネルMOS(金属−酸化物−シリコン)トランジスタMP1とMP2のオン抵抗を用いている。出力バイアス電圧を決定するための高抵抗であるRb1とRb2の抵抗値は前述した通り、所望の周波数fでの容量CL1とCL2のインピーダンスに対して影響を及ぼさない程度に大きくする必要がある。これを純粋な抵抗Rb1とRb2で作ったのでは、抵抗面積を低減する目的とは相反することになる。そこで、長いチャンネル長と狭いチャンネル幅を有するMOSトランジスタMP1とMP2のオン抵抗を用い、適切なゲートバイアス電圧(VB)を与えてやれば、小さな面積で大きな抵抗を作る事が可能となる。この結果、差動増幅回路の小面積化を図ることができる。
【0032】
図4は、図3に示す第3の実施の形態の差動増幅回路のゲインGの大きさの周波数fに対するシミュレーションを示す。図3の差動増幅回路において、容量CL1とCL2の大きさを1pFとし、MOSトランジスタMP1とMP2のチャンネル幅W/チャンネル長さL=2.5μm/140μmとし、差動回路の電流を1μAとする。図4中の▲1▼、▲2▼、▲3▼の曲線はMOSトランジスタMP1とMP2のオン抵抗を▲1▼を基準にして、+100%、−50%変動させたものである。この変動が、所望の周波数f(ここでは、40kHz)での容量CL1とCL2のインピーダンスZによって決まるゲインG(約36dB)に影響しないようにする。同図から所望の周波数fでのゲインは容量CL1、CL2のインピーダンスZによって決まり、抵抗としてのMOSトランジスタMP1、MP2のばらつきの影響を受けないことが分かる。すなわち、半導体プロセスにおいては、容量は抵抗に比べて精度良く形成でき、高精度の容量によって所望の周波数fでのゲインを高精度に実現しつつ、抵抗は所望の周波数fでのゲインには関わらないものであってバイアス電圧を定めるものとして、抵抗の精度誤差を許容し得るようにしてある。
【0033】
図3に示される第3の実施の形態の容量CL1、CL2とMOSトランジスタMP1、MP2の占有面積は充分に小さい。もし、図6に示す従来の差動増幅回路60において、第3の実施の形態の容量CL1、CL2とMOSトランジスタMP1、MP2と同じ占有面積に見合う抵抗負荷RL(約100kΩ)でもって同等のゲインを得ようとすると、差動増幅回路に流さなければならない電流は約31μAとなってしまい、低消費電流化を図ることができない。他方、図6に示す従来の差動増幅回路60において、1μAの電流で図3の第3の実施の形態と同等のゲインを得ようとすると、負荷抵抗RLはそれぞれ3.1MΩとしなければならず、かなりの占有面積をとなってしまう。
【0034】
本発明では、上述した実施の形態の構成においては、容量CL1とCL2は一対の同じ大きさの容量であるが、異なる大きさの容量を複数対備えて、アナログスイッチを用いてこれら複数対を切り換えて、負荷となる容量の大きさを周波数に対応して変えて、複数の搬送電波の周波数の受信に対応するようにしてもよい。
【0035】
さらに、本発明では、上述した実施の形態の構成において、NPNトランジスタをPNPトランジスタに、PNPトランジスタをNPNトランジスタに、PチャンネルMOSトランジスタをNチャンネルMOSトランジスタに変換した構成も可能である。
【0036】
さらに、本発明では、上述した実施の形態の構成において、NPNトランジスタをNチャンネルMOSトランジスタに、PNPトランジスタをPチャンネルMOSトランジスタに変換した構成も可能である。
【0037】
また、本発明の電波時計用受信回路は、図5に示す電波時計用受信回路のGCAアンプ51、固定ゲインアンプ52を構成する図6の差動増幅回路60に代替して上述の各実施例の差動増幅回路を使用するものである。上述の各実施例の差動増幅回路は上述したように小型化、低消費電力化を進めるとともに、温度変化の影響を受け難い高精度のゲインを実現するものであるから、電波時計用受信回路の小面積化と低消費電力化を進めることができ、しかも、温度変化の影響を受け難い高精度の受信感度を実現することができる。
【0038】
【発明の効果】
本発明の構成によれば、上記の通り、従来技術と比較して、本発明による差動増幅回路の低消費電流化と小面積化の効果が理解される。この本発明の特有の効果は、インピーダンスを大きくする場合に、抵抗ではその値を大きくしなければならず、その形状も大きくしなければならないが、本発明の容量Cでは逆にその容量値を小さくしてその形状を小さくすると、そのインピーダンスZ=1/2πfCが逆に大きくなる点を有効に利用していることによってもたらされている。
【0039】
また、一般に、半導体プロセスにおいては、抵抗よりも容量の製作の方が製造のバラツキが少なく、差動増幅回路のゲインのバラツキも小さくすることができる点も有利である。さらに、温度変化に伴なう容量の変化は温度変化に伴なう抵抗の変化よりも小さく、温度変化に伴なう差動増幅回路のゲインの変化も小さい。
【0040】
このように、本発明の構成によれば、低電流、低占有面積で所望の周波数での差動増幅回路のゲインを大きくすることができ、電波時計のような単一搬送周波数の電波の受信の増幅等に非常に有用な増幅回路を作成することができる。また、異なる容量の大きさをいくつか設けておいて、スイッチで切り換えることにより、複数の搬送波周波数に対応できるように作動増幅回路のゲインを調整することもできる。
【0041】
また、本発明の差動増幅回路を電波時計用受信回路に適用すれば、電波時計用受信回路の小面積化と低消費電力化を進めることができ、しかも、温度変化の影響を受け難い高精度の受信感度を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態による差動増幅回路の回路図。
【図2】本発明の第2の実施の形態による差動増幅回路の回路図。
【図3】本発明の第3の実施の形態による差動増幅回路の回路図。
【図4】図3に示された本発明の実施の形態の差動増幅回路のシミュレーションによるゲインのグラフを示す図。
【図5】従来の電波時計用受信回路のブロック図。
【図6】従来の差動増幅回路。
【符号の説明】
10、20、30 差動増幅回路
CL1、CL2 容量
R1、R2 抵抗
Rb1、Rb2 高抵抗
Q1、Q2 一対のNPNトランジスタ
Q3、Q4、Q5、Q9、Q10 NPNトランジスタ
Q6、Q7、Q8 PNPトランジスタ
MP1、MP2 pチャンネルMOSトランジスタ
Claims (4)
- 一対のトランジスタ及び該一対のトランジスタの出力端側に設けられた一対の負荷を有する帰還回路を有しない差動増幅回路であって、前記一対の負荷として所定の周波数において前記差動増幅回路の利得を決定するインピーダンスを与える、同一の容量値を有する一対の容量と、前記差動増幅回路のバイアス電流を相殺するための一対の電流源と、前記出力端の出力バイアス電圧を決定するための一対の高抵抗と、を並列に付加した構成を有する差動増幅回路。
- 前記出力端に接続された側の前記一対の高抵抗のそれぞれの一端と接地との間にそれぞれ接続された、前記出力バイアス電圧を決定するための前記一対の高抵抗に電流を流すための一対の電流源をさらに有する請求項1に記載の差動増幅回路。
- 前記一対の高抵抗が、一対のMOSトランジスタである請求項1又は2に記載の差動増幅回路。
- 請求項1乃至3のいずれかに記載の差動増幅回路を受信部に備えたことを特徴とする電波時計用受信回路。
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