JP2008131335A - 利得制御回路及び電波受信回路 - Google Patents
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Abstract
【課題】
可変利得増幅器の起動に際し、該可変利得増幅器の出力信号を短時間に一定値に収束させ
る利得制御回路を提供する。
【解決手段】
基準電圧信号と入力信号とを比較する比較器１と、キャパシタ５と、比較器１の出力信号
に基づいてキャパシタ５の充放電制御を行なう充放電回路２と、充放電回路２に接続され
てキャパシタ５の充放電制御を行なう補助充放電回路４と、補助充放電回路４を所定期間
動作させる駆動信号を出力する充放電制御回路３と、を有する。
比較器1の出力信号と、充放電制御回路３を構成する計数回路３１によって計数される基
準クロック信号と、に基づいて補助充放電回路４を所定期間動作させることによって、該
可変利得増幅器の出力信号を短期間に一定値に収束させる。
【選択図】図１
可変利得増幅器の起動に際し、該可変利得増幅器の出力信号を短時間に一定値に収束させ
る利得制御回路を提供する。
【解決手段】
基準電圧信号と入力信号とを比較する比較器１と、キャパシタ５と、比較器１の出力信号
に基づいてキャパシタ５の充放電制御を行なう充放電回路２と、充放電回路２に接続され
てキャパシタ５の充放電制御を行なう補助充放電回路４と、補助充放電回路４を所定期間
動作させる駆動信号を出力する充放電制御回路３と、を有する。
比較器1の出力信号と、充放電制御回路３を構成する計数回路３１によって計数される基
準クロック信号と、に基づいて補助充放電回路４を所定期間動作させることによって、該
可変利得増幅器の出力信号を短期間に一定値に収束させる。
【選択図】図１
Description
本発明は、可変利得増幅器の利得を制御する利得制御回路に関し、特に該利得制御回路
を含む電波受信回路に関する。
を含む電波受信回路に関する。
利得制御回路は、可変利得増幅器の出力に応じた利得制御電位を該可変利得増幅器に帰
還させることで、該可変利得増幅器の利得を調整し、出力信号を一定値に収束させる回路
である。例えば利得制御回路は受信電波を復調させる電波受信回路に用いられる。電波受
信回路では、可変利得増幅器によって増幅された受信信号を検波しその大きさに応じた利
得を、利得制御回路を構成する充放電回路によって調節することにより、該可変利得増幅
器の出力信号を一定値に収束させる。
還させることで、該可変利得増幅器の利得を調整し、出力信号を一定値に収束させる回路
である。例えば利得制御回路は受信電波を復調させる電波受信回路に用いられる。電波受
信回路では、可変利得増幅器によって増幅された受信信号を検波しその大きさに応じた利
得を、利得制御回路を構成する充放電回路によって調節することにより、該可変利得増幅
器の出力信号を一定値に収束させる。
特許文献１では、受信信号の振幅を増幅する可変利得増幅器と、増幅された受信信号の
振幅を検波する電界強度検波器と、検波された受信信号の電位と参照電位とを比較し、比
較信号に応じた制御信号を出力する比較器と、該制御信号に基づいて該可変利得増幅器の
利得を制御する利得制御電位発生器と、該利得制御電位発生器を間欠動作させるタイミン
グ発生器と、を有し、該利得制御電位発生器及び該タイミング発生器によって可変利得増
幅器の利得を制御している。
特開２００３−１７９６１号公報
振幅を検波する電界強度検波器と、検波された受信信号の電位と参照電位とを比較し、比
較信号に応じた制御信号を出力する比較器と、該制御信号に基づいて該可変利得増幅器の
利得を制御する利得制御電位発生器と、該利得制御電位発生器を間欠動作させるタイミン
グ発生器と、を有し、該利得制御電位発生器及び該タイミング発生器によって可変利得増
幅器の利得を制御している。
可変利得増幅器の起動時において、利得制御回路を構成する充放電回路の充電電流及び
放電電流が大きければ、可変利得増幅器の出力信号は早期に一定値まで達するが、動作は
不安定になりやすい。そのため一般的には、回路を安定させるために、充放電回路の充電
電流及び放電電流は小さく設定される。しかしその場合、出力信号の収束までに長い時間
を要してしまう。また、特許文献１によれば、可変利得増幅器の出力が一定値に収束する
までの時間を短縮することはできるが、消費電流が大きくなってしまう。
さらに、例えば電波時計受信回路において、起動後の可変利得増幅器の出力の収束が遅
く、一定時間内に二値化された信号が得られない場合には、マイコンなどの後段処理演算
部が電波を受信できていないと判断し、時刻あわせ処理などを強制的に停止してしまう場
合がある。
放電電流が大きければ、可変利得増幅器の出力信号は早期に一定値まで達するが、動作は
不安定になりやすい。そのため一般的には、回路を安定させるために、充放電回路の充電
電流及び放電電流は小さく設定される。しかしその場合、出力信号の収束までに長い時間
を要してしまう。また、特許文献１によれば、可変利得増幅器の出力が一定値に収束する
までの時間を短縮することはできるが、消費電流が大きくなってしまう。
さらに、例えば電波時計受信回路において、起動後の可変利得増幅器の出力の収束が遅
く、一定時間内に二値化された信号が得られない場合には、マイコンなどの後段処理演算
部が電波を受信できていないと判断し、時刻あわせ処理などを強制的に停止してしまう場
合がある。
本発明は上記の課題に鑑みてなされたものであり、可変利得増幅器の起動時において、
該可変利得増幅器の出力信号を短時間に一定値に収束させ、かつ消費電流を低減する利得
制御回路、及び該利得制御回路を用いる電波受信回路を提供することを目的とする。
該可変利得増幅器の出力信号を短時間に一定値に収束させ、かつ消費電流を低減する利得
制御回路、及び該利得制御回路を用いる電波受信回路を提供することを目的とする。
本発明に係る利得制御回路は、基準電圧信号と入力信号とを比較する比較器と、キャパ
シタと、前記比較器と前記キャパシタとの間に接続され、前記比較器の出力信号に基づい
て前記キャパシタの充放電制御を行なう充放電回路と、前記充放電回路に接続され、前記
キャパシタの充放電制御を行なう補助充放電回路と、前記補助充放電回路を所定期間動作
させる駆動信号を出力する充放電制御回路と、を有することを特徴とする。
シタと、前記比較器と前記キャパシタとの間に接続され、前記比較器の出力信号に基づい
て前記キャパシタの充放電制御を行なう充放電回路と、前記充放電回路に接続され、前記
キャパシタの充放電制御を行なう補助充放電回路と、前記補助充放電回路を所定期間動作
させる駆動信号を出力する充放電制御回路と、を有することを特徴とする。
前記充放電回路は、一端が電源に接続された高電位側の定電流源と、一端が接地された
低電位側の定電流源と、前記高電位側の定電流源及び前記低電位側の定電流源に接続され
、前記比較器の出力信号に基づいてオンオフを切り替えることにより前記キャパシタの充
放電制御を行なう充放電切替部と、を有してもよく、前記補助充放電回路は、一端が電源
に接続された高電位側の定電流源と、一端が接地された低電位側の定電流源と、前記高電
位側の定電流源及び前記低電位側の定電流源に接続され、前記駆動信号に基づいてオンオ
フを切り替えることにより前記キャパシタの充放電制御を行なう補助充放電切替部と、を
有してもよい。
低電位側の定電流源と、前記高電位側の定電流源及び前記低電位側の定電流源に接続され
、前記比較器の出力信号に基づいてオンオフを切り替えることにより前記キャパシタの充
放電制御を行なう充放電切替部と、を有してもよく、前記補助充放電回路は、一端が電源
に接続された高電位側の定電流源と、一端が接地された低電位側の定電流源と、前記高電
位側の定電流源及び前記低電位側の定電流源に接続され、前記駆動信号に基づいてオンオ
フを切り替えることにより前記キャパシタの充放電制御を行なう補助充放電切替部と、を
有してもよい。
前記充放電制御回路は、前記可変利得増幅器の起動に伴って起動信号が入力されること
により前記基準クロック信号を計数する計数回路と、前記比較器の出力信号と前記計数回
路によって計数された前記基準クロック信号とに基づき、前記可変利得増幅器の起動時か
ら所定期間前記駆動信号を出力する論理演算回路と、を有してもよい。
により前記基準クロック信号を計数する計数回路と、前記比較器の出力信号と前記計数回
路によって計数された前記基準クロック信号とに基づき、前記可変利得増幅器の起動時か
ら所定期間前記駆動信号を出力する論理演算回路と、を有してもよい。
前記充放電制御回路はメモリ又はシリアルインターフェイスを有し、前記メモリ又は前
記シリアルインターフェイスによって前記計数回路による計数値を制御してもよい。
記シリアルインターフェイスによって前記計数回路による計数値を制御してもよい。
本発明に係る利得制御回路を用いる電波受信回路は、入力信号を増幅する前記可変利得
増幅器を含む信号増幅部と、増幅された前記入力信号を整流する整流部と、整流された前
記入力信号をろ波するフィルタ部と、ろ波された前記入力信号と比較基準信号とから二値
化信号を出力する比較部と、ろ波された前記入力信号に基づいて前記可変利得増幅器の利
得を調整する請求項１乃至請求項４のいずれか一項に記載の利得制御回路と、を有するこ
とを特徴とする。
増幅器を含む信号増幅部と、増幅された前記入力信号を整流する整流部と、整流された前
記入力信号をろ波するフィルタ部と、ろ波された前記入力信号と比較基準信号とから二値
化信号を出力する比較部と、ろ波された前記入力信号に基づいて前記可変利得増幅器の利
得を調整する請求項１乃至請求項４のいずれか一項に記載の利得制御回路と、を有するこ
とを特徴とする。
本発明によれば、可変利得増幅器の起動時において、該可変利得増幅器の出力信号を短
時間に一定値に収束させ、かつ消費電流を削減する利得制御回路及び該利得制御回路を用
いた電波受信回路を得ることができる。
時間に一定値に収束させ、かつ消費電流を削減する利得制御回路及び該利得制御回路を用
いた電波受信回路を得ることができる。
以下、本発明に係る利得制御回路及び電波受信回路を、図面に基づいて説明する。
本発明の第1の実施例に係る利得制御回路の回路図を図１に示す。本実施例に係る利得
制御回路は、比較器１、高電位側の定電流源２１と低電位側の定電流源２２と充放電切替
部２３とからなる充放電回路２、計数回路３１と論理演算回路３２とからなる充放電制御
回路３、高電位側の定電流源４１と低電位側の定電流源４２と補助充放電切替部４３とか
らなる補助充放電回路４、及びキャパシタ５から構成される。充放電回路２、補助充放電
回路４、及びキャパシタ５には可変利得増幅器（図示せず）が接続される。充放電切替部
２３はＰＭＯＳトランジスタ２４及びＮＭＯＳトランジスタ２５（以下トランジスタ２４
、２５）を備え、補助充放電切替部４３はＰＭＯＳトランジスタ４４及びＮＭＯＳトラン
ジスタ４５（以下トランジスタ４４、４５）を備える。前記論理演算回路３２はＮＡＮＤ
回路３３及びＡＮＤ回路３４を備える。
制御回路は、比較器１、高電位側の定電流源２１と低電位側の定電流源２２と充放電切替
部２３とからなる充放電回路２、計数回路３１と論理演算回路３２とからなる充放電制御
回路３、高電位側の定電流源４１と低電位側の定電流源４２と補助充放電切替部４３とか
らなる補助充放電回路４、及びキャパシタ５から構成される。充放電回路２、補助充放電
回路４、及びキャパシタ５には可変利得増幅器（図示せず）が接続される。充放電切替部
２３はＰＭＯＳトランジスタ２４及びＮＭＯＳトランジスタ２５（以下トランジスタ２４
、２５）を備え、補助充放電切替部４３はＰＭＯＳトランジスタ４４及びＮＭＯＳトラン
ジスタ４５（以下トランジスタ４４、４５）を備える。前記論理演算回路３２はＮＡＮＤ
回路３３及びＡＮＤ回路３４を備える。
比較器１の入力端には、可変利得増幅器からの入力信号と基準電圧信号が入力され、比
較器１の出力端はトランジスタ２４のゲート、トランジスタ２５のゲート、ＮＡＮＤ回路
３３の一方の入力端、及びＡＮＤ回路３４の一方の入力端に接続される。トランジスタ２
４のドレイン及びトランジスタ２５のドレインは互いに接続されるとともにキャパシタ５
の一端に接続され、トランジスタ２４のソースは定電流源２１を介して電源に接続され、
トランジスタ２５のソースは定電流源２２を介して接地端に接続される。トランジスタ４
４のドレイン及びトランジスタ４５のドレインは互いに接続されるとともにキャパシタ５
の一端に接続され、トランジスタ４４のソースは定電流源４１を介して電源に接続され、
トランジスタ４５のソースは定電流源４２を介して接地端に接続される。計数回路３１に
は基準クロック信号及び起動信号が入力され、その出力端はＮＡＮＤ回路３３の他方の入
力端及びＡＮＤ回路３４の他方の入力端に接続される。ＮＡＮＤ回路３３の出力端はトラ
ンジスタ４４のゲートに接続され、ＡＮＤ回路３４の出力端はトランジスタ４５のゲート
に接続される。キャパシタ５の一端はトランジスタ２４のドレイン、トランジスタ２５の
ドレイン、トランジスタ４４のドレイン、トランジスタ４５のドレイン、及び前記可変利
得増幅器に接続され、他端は接地される。
較器１の出力端はトランジスタ２４のゲート、トランジスタ２５のゲート、ＮＡＮＤ回路
３３の一方の入力端、及びＡＮＤ回路３４の一方の入力端に接続される。トランジスタ２
４のドレイン及びトランジスタ２５のドレインは互いに接続されるとともにキャパシタ５
の一端に接続され、トランジスタ２４のソースは定電流源２１を介して電源に接続され、
トランジスタ２５のソースは定電流源２２を介して接地端に接続される。トランジスタ４
４のドレイン及びトランジスタ４５のドレインは互いに接続されるとともにキャパシタ５
の一端に接続され、トランジスタ４４のソースは定電流源４１を介して電源に接続され、
トランジスタ４５のソースは定電流源４２を介して接地端に接続される。計数回路３１に
は基準クロック信号及び起動信号が入力され、その出力端はＮＡＮＤ回路３３の他方の入
力端及びＡＮＤ回路３４の他方の入力端に接続される。ＮＡＮＤ回路３３の出力端はトラ
ンジスタ４４のゲートに接続され、ＡＮＤ回路３４の出力端はトランジスタ４５のゲート
に接続される。キャパシタ５の一端はトランジスタ２４のドレイン、トランジスタ２５の
ドレイン、トランジスタ４４のドレイン、トランジスタ４５のドレイン、及び前記可変利
得増幅器に接続され、他端は接地される。
充放電回路２は比較器１に入力される基準電圧信号と入力信号との比較結果に基づいて
動作する。比較器１の出力がＬレベルのとき、つまり入力信号が基準電圧を下回るときは
、トランジスタ２４はオンし、トランジスタ２５はオフする。このとき、キャパシタ５は
定電流源２１の電流により充電される。
比較器１の出力がＨレベルのとき、つまり入力信号が基準電圧を上回るときは、トラン
ジスタ２５はオンし、トランジスタ２４はオフする。このとき、キャパシタ５はトランジ
スタ２５、定電流源２２を介して放電される。
動作する。比較器１の出力がＬレベルのとき、つまり入力信号が基準電圧を下回るときは
、トランジスタ２４はオンし、トランジスタ２５はオフする。このとき、キャパシタ５は
定電流源２１の電流により充電される。
比較器１の出力がＨレベルのとき、つまり入力信号が基準電圧を上回るときは、トラン
ジスタ２５はオンし、トランジスタ２４はオフする。このとき、キャパシタ５はトランジ
スタ２５、定電流源２２を介して放電される。
計数回路３１には基準クロック信号が入力され、さらに起動信号が入力されることで可
変利得増福器が動作を開始する。計数回路３１からは計数値に基づき、一定期間だけＨパ
ルスが出力される。ＮＡＮＤ回路３３は、計数回路３１の出力と比較器１の出力信号に基
づいてトランジスタ４４に対する駆動信号を出力する。ＡＮＤ回路３４は、計数回路３１
の出力と比較器１の出力信号に基づいてトランジスタ４５に対する駆動信号を出力する。
変利得増福器が動作を開始する。計数回路３１からは計数値に基づき、一定期間だけＨパ
ルスが出力される。ＮＡＮＤ回路３３は、計数回路３１の出力と比較器１の出力信号に基
づいてトランジスタ４４に対する駆動信号を出力する。ＡＮＤ回路３４は、計数回路３１
の出力と比較器１の出力信号に基づいてトランジスタ４５に対する駆動信号を出力する。
補助充放電回路４は、ＮＡＮＤ回路３３及びＡＮＤ回路３４からの駆動信号に基づいて
動作する。
計数回路３１の出力信号がＨレベルの場合、ＮＡＮＤ回路３３の他方の入力端及びＡＮ
Ｄ回路３４の他方の入力端にはＨレベルの信号が入力される。このとき、比較器１の出力
がＬレベルであれば、トランジスタ４４がオンし、トランジスタ４５はオフする。また、
比較器１の出力がＨレベルであれば、トランジスタ４４はオフし、トランジスタ４５がオ
ンする。
計数回路３１の出力がＬレベルの場合、ＮＡＮＤ回路３３の他方の入力端及びＡＮＤ回
路３４の他方の入力端にはＬレベルの信号が入力される。この場合は比較器１の出力信号
に係らず、トランジスタ４４及びトランジスタ４５はオフする。
トランジスタ４４がオンし、トランジスタ４５がオフする場合のトランジスタ４４、ト
ランジスタ４５の挙動は、それぞれトランジスタ２４がオンし、トランジスタ２５がオフ
する場合のトランジスタ２４、トランジスタ２５と同様である。また、トランジスタ４４
がオフし、トランジスタ４５がオンする場合の挙動は、それぞれトランジスタ２４がオフ
し、トランジスタ２５がオンする場合と同様である。尚、トランジスタ４４及びトランジ
スタ４５の両方がオフである場合は、補助充放電回路４によるキャパシタ５の充放電制御
は行なわれない。
動作する。
計数回路３１の出力信号がＨレベルの場合、ＮＡＮＤ回路３３の他方の入力端及びＡＮ
Ｄ回路３４の他方の入力端にはＨレベルの信号が入力される。このとき、比較器１の出力
がＬレベルであれば、トランジスタ４４がオンし、トランジスタ４５はオフする。また、
比較器１の出力がＨレベルであれば、トランジスタ４４はオフし、トランジスタ４５がオ
ンする。
計数回路３１の出力がＬレベルの場合、ＮＡＮＤ回路３３の他方の入力端及びＡＮＤ回
路３４の他方の入力端にはＬレベルの信号が入力される。この場合は比較器１の出力信号
に係らず、トランジスタ４４及びトランジスタ４５はオフする。
トランジスタ４４がオンし、トランジスタ４５がオフする場合のトランジスタ４４、ト
ランジスタ４５の挙動は、それぞれトランジスタ２４がオンし、トランジスタ２５がオフ
する場合のトランジスタ２４、トランジスタ２５と同様である。また、トランジスタ４４
がオフし、トランジスタ４５がオンする場合の挙動は、それぞれトランジスタ２４がオフ
し、トランジスタ２５がオンする場合と同様である。尚、トランジスタ４４及びトランジ
スタ４５の両方がオフである場合は、補助充放電回路４によるキャパシタ５の充放電制御
は行なわれない。
計数回路３１に起動信号が入力されてＨレベルの信号を出力している期間、充放電回路
２及び補助充放電回路４では同時に充電又は放電が行なわれるために、短時間に比較器１
の入力信号を基準電圧信号に接近させることができる。ただし可変利得増幅器の利得及び
出力信号は急激に増減するため、動作が不安定になりやすい。
計数回路３１に起動信号が入力されて一定期間経過後、計数回路３１の出力がＬレベル
になると、補助充放電回路４では充放電が行なわれないために可変利得増幅器の利得及び
出力信号は緩やかに増減し、Ｈレベルのときよりも安定した状態で可変利得増幅器は出力
する。
このように、計数回路３１の出力信号がＨレベルである間に比較器１の入力信号を基準
電圧信号に接近させてから計数回路３１の信号をＬレベルにさせることで可変利得増幅器
の出力信号を短時間に一定値に収束させることができる。
計数回路３１の計数は、用途に応じた好ましい設定がされている必要があり、定電流源
４１の出力電流値、定電流源４２の出力電流値、及びキャパシタ５の容量値との関係から
適宜設定すればよい。たとえば定電流源４１及び定電流源４２の出力電流値が高く設定さ
れることで、可変利得増幅器の出力信号を更に短時間に収束させることができる。
２及び補助充放電回路４では同時に充電又は放電が行なわれるために、短時間に比較器１
の入力信号を基準電圧信号に接近させることができる。ただし可変利得増幅器の利得及び
出力信号は急激に増減するため、動作が不安定になりやすい。
計数回路３１に起動信号が入力されて一定期間経過後、計数回路３１の出力がＬレベル
になると、補助充放電回路４では充放電が行なわれないために可変利得増幅器の利得及び
出力信号は緩やかに増減し、Ｈレベルのときよりも安定した状態で可変利得増幅器は出力
する。
このように、計数回路３１の出力信号がＨレベルである間に比較器１の入力信号を基準
電圧信号に接近させてから計数回路３１の信号をＬレベルにさせることで可変利得増幅器
の出力信号を短時間に一定値に収束させることができる。
計数回路３１の計数は、用途に応じた好ましい設定がされている必要があり、定電流源
４１の出力電流値、定電流源４２の出力電流値、及びキャパシタ５の容量値との関係から
適宜設定すればよい。たとえば定電流源４１及び定電流源４２の出力電流値が高く設定さ
れることで、可変利得増幅器の出力信号を更に短時間に収束させることができる。
本発明には種々の形態が考えられ、本実施例の形態に限られるものではない。例えば、
図２（ａ）及び図２（ｂ）に示すように、充放電回路２を構成するトランジスタ２４又は
トランジスタ２５はどちらか一方だけでもよく、図２（ｃ）のように、定電流源２１とト
ランジスタ２４及び／又は定電流源２２とトランジスタ２５を逆に配置してもよい。更に
、図２（ｄ）に示すように、補助充放電回路４を構成する定電流源４１とトランジスタ４
４及び／又は定電流源４２とトランジスタ４５は逆に配置してもよい。
図２（ａ）及び図２（ｂ）に示すように、充放電回路２を構成するトランジスタ２４又は
トランジスタ２５はどちらか一方だけでもよく、図２（ｃ）のように、定電流源２１とト
ランジスタ２４及び／又は定電流源２２とトランジスタ２５を逆に配置してもよい。更に
、図２（ｄ）に示すように、補助充放電回路４を構成する定電流源４１とトランジスタ４
４及び／又は定電流源４２とトランジスタ４５は逆に配置してもよい。
図３は本発明の第２の実施例に係る利得制御回路の回路図である。本発明の第２の実施
例に係る利得制御回路は、第１の実施例のキャパシタ５の一端に電圧電流変換回路６が接
続されてなる。電圧電流変換回路６は、ＮＭＯＳトランジスタ６１とＰＭＯＳトランジス
タ６２〜６３（以下トランジスタ６１〜６３）と定電流源６４とからなる。トランジスタ
６１のゲートはキャパシタ５の一端に接続され、ソースは定電流源６４を介して接地され
る。トランジスタ６１のドレインはトランジスタ６２のドレインに接続されるとともに、
相互に接続されたトランジスタ６２のゲート及びトランジスタ６３のゲートに接続される
。トランジスタ６２のソース及びトランジスタ６３のソースは電源に接続される。トラン
ジスタ６３のドレインに可変利得増幅器が接続される。
例に係る利得制御回路は、第１の実施例のキャパシタ５の一端に電圧電流変換回路６が接
続されてなる。電圧電流変換回路６は、ＮＭＯＳトランジスタ６１とＰＭＯＳトランジス
タ６２〜６３（以下トランジスタ６１〜６３）と定電流源６４とからなる。トランジスタ
６１のゲートはキャパシタ５の一端に接続され、ソースは定電流源６４を介して接地され
る。トランジスタ６１のドレインはトランジスタ６２のドレインに接続されるとともに、
相互に接続されたトランジスタ６２のゲート及びトランジスタ６３のゲートに接続される
。トランジスタ６２のソース及びトランジスタ６３のソースは電源に接続される。トラン
ジスタ６３のドレインに可変利得増幅器が接続される。
トランジスタ６１のゲート電圧は、充放電回路２及び補助充放電回路４の充放電に基づ
いて増減する。トランジスタ６１のゲート電圧に基づいて増減するトランジスタ６１のド
レイン‐ソース間電流によって、カレントミラーを構成するトランジスタ６２のドレイン
‐ソース間電流及びトランジスタ６３のドレイン‐ソース間電流も増減する。キャパシタ
５による充放電電圧に基づくトランジスタ６３のドレイン−ソース間電流の増減が、可変
利得増幅器の利得を変化させる。
いて増減する。トランジスタ６１のゲート電圧に基づいて増減するトランジスタ６１のド
レイン‐ソース間電流によって、カレントミラーを構成するトランジスタ６２のドレイン
‐ソース間電流及びトランジスタ６３のドレイン‐ソース間電流も増減する。キャパシタ
５による充放電電圧に基づくトランジスタ６３のドレイン−ソース間電流の増減が、可変
利得増幅器の利得を変化させる。
電圧電流変換回路６の構成は本実施例の形態に限られるものではなく、例えば図４に示
すように、定電流源６４、ＰＭＯＳトランジスタ６５（以下、トランジスタ６５）、及び
ＮＭＯＳトランジスタ６６〜６７（以下、トランジスタ６６〜６７）で構成されてもよい
。このとき、トランジスタ６５のゲートはキャパシタ５のゲートに接続され、ソースは定
電流源６４を介して電源に接続される。トランジスタ６５のドレインはトランジスタ６６
のドレインに接続されるとともに、相互に接続されたトランジスタ６６のゲート及びトラ
ンジスタ６７のゲートに接続される。トランジスタ６６のソース及びトランジスタ６７の
ソースは接地される。
すように、定電流源６４、ＰＭＯＳトランジスタ６５（以下、トランジスタ６５）、及び
ＮＭＯＳトランジスタ６６〜６７（以下、トランジスタ６６〜６７）で構成されてもよい
。このとき、トランジスタ６５のゲートはキャパシタ５のゲートに接続され、ソースは定
電流源６４を介して電源に接続される。トランジスタ６５のドレインはトランジスタ６６
のドレインに接続されるとともに、相互に接続されたトランジスタ６６のゲート及びトラ
ンジスタ６７のゲートに接続される。トランジスタ６６のソース及びトランジスタ６７の
ソースは接地される。
図５は、本発明の第３の実施例に係る利得制御回路の回路図である。本発明の第３の実
施例に係る利得制御回路は、第１の実施例の利得制御回路において、充放電制御回路３に
メモリ３５を備えてなる。メモリ３５は計数回路３１に接続され、その他の構成は第１の
実施例と同様である。メモリ３５から読み出された情報に基づいて計数回路４１の計数値
を設定することにより、補助充放電回路４の充放電を行なう時間を制御することができる
。
施例に係る利得制御回路は、第１の実施例の利得制御回路において、充放電制御回路３に
メモリ３５を備えてなる。メモリ３５は計数回路３１に接続され、その他の構成は第１の
実施例と同様である。メモリ３５から読み出された情報に基づいて計数回路４１の計数値
を設定することにより、補助充放電回路４の充放電を行なう時間を制御することができる
。
本実施例においては計数回路にメモリを接続したが、シリアルインターフェイスによる
外部制御を行なうことも可能である。
外部制御を行なうことも可能である。
図６は、本発明に係る利得制御回路を利用した電波受信回路のブロック図である。
本実施例に係る電波受信回路は、信号増幅部としての可変利得増幅器１０、整流部とし
ての整流器２０、フィルタ部としてのＬＰＦ（ローパスフィルタ）３０、比較部４０、及
び第１の実施例又は第２の実施例に記載の利得制御回路５０からなる。
ての整流器２０、フィルタ部としてのＬＰＦ（ローパスフィルタ）３０、比較部４０、及
び第１の実施例又は第２の実施例に記載の利得制御回路５０からなる。
入力信号は可変利得増幅器１０によって増幅され、増幅された入力信号は整流器２０に
よって整流される。整流された入力信号はＬＰＦ３０によってろ波され、ろ波された入力
信号が比較部４０及び利得制御回路５０に入力される。
比較部４０は、ろ波された入力信号と比較基準信号とから二値化信号を出力し、利得制御
回路５０は、ろ波された入力信号に基づいて可変利得増幅器１０の利得を制御する。
よって整流される。整流された入力信号はＬＰＦ３０によってろ波され、ろ波された入力
信号が比較部４０及び利得制御回路５０に入力される。
比較部４０は、ろ波された入力信号と比較基準信号とから二値化信号を出力し、利得制御
回路５０は、ろ波された入力信号に基づいて可変利得増幅器１０の利得を制御する。
例えば本実施例の電波受信回路が電波時計に内蔵されて長波標準電波を復調する場合、
可変利得増幅器１０の出力が短時間で一定値に収束されるため、比較部４０による二値化
信号も短時間に得ることができ、後段に接続されるマイコンなどの処理演算部が電波信号
の受信を即座に判断することが可能となるため、時刻合わせ処理を迅速に行なうことがで
きる。そのため、従来と比べて受信待機時間も減少することから、消費電流の削減を図る
ことができる。
可変利得増幅器１０の出力が短時間で一定値に収束されるため、比較部４０による二値化
信号も短時間に得ることができ、後段に接続されるマイコンなどの処理演算部が電波信号
の受信を即座に判断することが可能となるため、時刻合わせ処理を迅速に行なうことがで
きる。そのため、従来と比べて受信待機時間も減少することから、消費電流の削減を図る
ことができる。
１ 比較器
２ 充放電回路
３ 充放電制御回路
４ 補助充放電回路
５ キャパシタ
６ 電圧電流変換回路
２１、２２、４１、４２、６４ 定電流源
２３ 充放電切替部
４３ 補助充放電切替部
２４、４４、６２、６３、６５ ＰＭＯＳトランジスタ
２５、４５、６１、６６、６７ ＮＭＯＳトランジスタ
３１ 計数回路
３２ 論理演算回路
３３ ＮＡＮＤ回路
３４ ＡＮＤ回路
３５ メモリ
１０ 可変利得増幅器
２０ 整流器
３０ ＬＰＦ
４０ 比較部
５０ 利得制御回路
２ 充放電回路
３ 充放電制御回路
４ 補助充放電回路
５ キャパシタ
６ 電圧電流変換回路
２１、２２、４１、４２、６４ 定電流源
２３ 充放電切替部
４３ 補助充放電切替部
２４、４４、６２、６３、６５ ＰＭＯＳトランジスタ
２５、４５、６１、６６、６７ ＮＭＯＳトランジスタ
３１ 計数回路
３２ 論理演算回路
３３ ＮＡＮＤ回路
３４ ＡＮＤ回路
３５ メモリ
１０ 可変利得増幅器
２０ 整流器
３０ ＬＰＦ
４０ 比較部
５０ 利得制御回路
Claims (5)
- 可変利得増幅器の利得を制御する利得制御回路において、
基準電圧信号と入力信号とを比較する比較器と、
キャパシタと、
前記比較器と前記キャパシタとの間に接続され、前記比較器の出力信号に基づいて前記キ
ャパシタの充放電制御を行なう充放電回路と、
前記充放電回路に接続され、前記キャパシタの充放電制御を行なう補助充放電回路と、
前記補助充放電回路を所定期間動作させる駆動信号を出力する充放電制御回路と、
を有することを特徴とする利得制御回路。 - 前記充放電回路は、
一端が電源に接続された高電位側の定電流源と、
一端が接地された低電位側の定電流源と、
前記高電位側の定電流源及び前記低電位側の定電流源に接続され、前記比較器の出力信号
に基づいてオンオフを切り替えることにより前記キャパシタの充放電制御を行なう充放電
切替部と、
を有し、
前記補助充放電回路は、
一端が電源に接続された高電位側の定電流源と、
一端が接地された低電位側の定電流源と、
前記高電位側の定電流源及び前記低電位側の定電流源に接続され、前記駆動信号に基づい
てオンオフを切り替えることにより前記キャパシタの充放電制御を行なう補助充放電切替
部と、
を有することを特徴とする請求項１に記載の利得制御回路。 - 前記充放電制御回路は、
前記可変利得増幅器の起動に伴って起動信号が入力されることにより前記基準クロック信
号を計数する計数回路と、
前記比較器の出力信号と前記計数回路によって計数された前記基準クロック信号とに基づ
き、前記可変利得増幅器の起動時から所定期間前記駆動信号を出力する論理演算回路と、
を有することを特徴とする請求項１に記載の利得制御回路。 - 前記充放電制御回路はメモリ又はシリアルインターフェイスを有し、前記メモリ又は前記
シリアルインターフェイスによって前記計数回路の計数値を制御することを特徴とする請
求項３に記載の利得制御回路。 - 入力信号を増幅する前記可変利得増幅器を含む信号増幅部と、
増幅された前記入力信号を整流する整流部と、
整流された前記入力信号をろ波するフィルタ部と、
ろ波された前記入力信号と比較基準信号とから二値化信号を出力する比較部と、
ろ波された前記入力信号に基づいて前記可変利得増幅器の利得を調整する請求項１乃至請
求項４のいずれか一項に記載の利得制御回路と、
を有することを特徴とする電波受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006314004A JP2008131335A (ja) | 2006-11-21 | 2006-11-21 | 利得制御回路及び電波受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006314004A JP2008131335A (ja) | 2006-11-21 | 2006-11-21 | 利得制御回路及び電波受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008131335A true JP2008131335A (ja) | 2008-06-05 |
Family
ID=39556755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006314004A Withdrawn JP2008131335A (ja) | 2006-11-21 | 2006-11-21 | 利得制御回路及び電波受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008131335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103457542A (zh) * | 2012-05-29 | 2013-12-18 | 瑞昱半导体股份有限公司 | 信号增益电路以及信号增益方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410404A (en) * | 1987-07-03 | 1989-01-13 | Hitachi Ltd | Control system for variable gain amplifier |
| JPH0316307A (ja) * | 1989-06-13 | 1991-01-24 | Matsushita Electric Ind Co Ltd | 自動利得制御回路 |
| JP2004064262A (ja) * | 2002-07-26 | 2004-02-26 | Nippon Precision Circuits Inc | 差動増幅回路及び電波時計用受信回路 |
| JP2005260854A (ja) * | 2004-03-15 | 2005-09-22 | Sony Corp | コンパレータおよび自動利得制御回路 |
| JP2006033796A (ja) * | 2004-06-17 | 2006-02-02 | Rohm Co Ltd | Ａｌｃ付き増幅装置およびそれを用いた電子機器 |
-
2006
- 2006-11-21 JP JP2006314004A patent/JP2008131335A/ja not_active Withdrawn
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
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