JP5415049B2 - メモリ素子、メモリ素子の製造方法およびメモリアレイ - Google Patents
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Description
ここで、図1の上側の図は、平面図であり、図1の下側の図は、該平面図における二点鎖線での断面図である。
Y.Naitoh, M.Horikawa, H.Abe, and T.Shimizu: Nanotechnology Vol. 17, pp. 5669~5674 (2006)
イ)斜め蒸着を利用しているので、量産時には、大口径ウエファのウエファ内位置により、また多数ウエファを同時蒸着の場合はウエファを置く場所により斜め蒸着の角度が変わるため、2つの電極間のギャップ(本発明では間隙とも記す)の距離にウエファ上の場所依存性、ウエファ毎の依存性が現れる。このため、多数の2電極間の電気特性にバラツキが生じてしまう。
本発明は上記課題のうち少なくともいずれか1つを課題とする。
さらに、第1孔は第1膜が導電膜である場合などは第1膜の途中で止まっていてもよい。
また、これにより、前記第1導電領域と該第2導電領域とが短絡する危険性が少なくなる。
該第2導電膜中に前記第2貫通孔を設け、
該第2貫通孔をマスクとして前記第1膜中に前記第1孔を該第2貫通孔の第2平面寸法より大きい第1寸法にエッチングし、該第1孔へ該第2貫通孔を通して導電物質を堆積し、
その堆積過程で前記第2貫通孔側面に該導電物質が接着し、第2導電領域が形成され、前記第1導電領域と間隙を以って対向させることで、この構造を作成する。
メモリ素子において、
第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
前記第2絶縁膜は引っ張り応力を有する膜であることを特徴とする。
請求項2記載の発明は、
メモリ素子において、
第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
前記第2絶縁膜は窒化シリコン膜または窒化シリコン膜と酸化シリコン膜の2層膜であり、前記第1膜は酸化シリコン膜であることを特徴とする。
請求項3記載の発明は、
メモリ素子において、
第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
さらに前記第1膜に接して第1導電膜を設け、前記第1導電領域を該第1導電膜へ電気接続したことを特徴とする。
請求項4記載の発明は、
メモリ素子において、
第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
さらに基板と、
該基板上に設けられた第1導電膜と、
からなり、
前記第1膜、第1導電領域を第1導電膜上に設けた
ことを特徴とする。
請求項1から4の何れか一項記載のメモリ素子において、
前記第2導電領域は前記第2貫通孔を封じていることを特徴とする。
請求項1から3の何れか一項記載のメモリ素子において、
さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続したことを特徴とする。
請求項7記載の発明は、
請求項4記載のメモリ素子において、
さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続したことを特徴とする。
メモリ素子において、
第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
前記第2導電領域は前記第2貫通孔を封じており、
さらに前記第2貫通孔を覆って第3膜を設けたことを特徴とする。
請求項6記載のメモリ素子において、
更に基板とからなり、該基板上に第1膜を設けたことを特徴とする。
メモリ素子において、
第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続し、
さらに前記第1膜に接して第1導電膜を設け、前記第1導電領域を該第1導電膜へ電気接続したことを特徴とする。
メモリ素子において、
第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続し、
さらに、基板と、
該基板上に設けた第1導電膜とからなり、
前記第1膜、第1導電領域は該第1導電膜上に設けられたことを特徴とする。
請求項6または7記載のメモリ素子において、
前記第2導電膜、前記第2導電領域、前記第1導電領域はいずれも同一の金属を含み、該同一の金属は金、アルミニュウム、銅、白金、パラジュウム、ニッケルの中の1つであることを特徴とする。
請求項6または7記載のメモリ素子において、
前記第2導電膜は前記第2貫通孔を覆っていることを特徴とする。
メモリ素子において、
第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続し、
さらに前記第2導電膜上および前記第2貫通孔を覆って第3膜を設けたことを特徴とする。
請求項8または14記載のメモリ素子において、
前記第3膜は窒化シリコン膜であることを特徴とする。
請求項5、8、13および14の何れか一項記載のメモリ素子において、
前記第1孔は窒素、水素、ヘリウム、ネオン、アルゴン、キセノンから選択された1種以上のガスで満たされていることを特徴とする。
メモリ素子において、
第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続し、
更に基板とからなり、該基板上に第1膜を設け、
前記基板表面部分へ選択素子を設け、
前記第1導電領域と該選択素子とを電気接続した
ことを特徴とする。
請求項17記載のメモリ素子において、
前記選択素子は少なくとも2端子素子であり、その1端子に導電電極が設けられ、
前記第1導電領域は該導電電極上に設けられていることを特徴とする。
請求項9記載のメモリ素子を製造するためのメモリ素子の製造方法において、
基板上に
第1膜を製膜し、
該第1膜上に第2絶縁膜を製膜し、
該第2絶縁膜中に第2貫通孔を設け、
該第2貫通孔をマスクにして第1膜中に第1孔を設け、
次いで導電物質の堆積を該第2絶縁膜上および
該第2貫通孔を通して該第1孔中に行い、第1導電領域を形成し、
かつ該第2貫通孔側面に接着した第2導電領域を形成することにより、
該第2導電領域から該第1導電領域が間隙で離間した状態で該第1導電領域と第2導電領域を形成する
ことを特徴とする。
請求項11記載のメモリ素子を製造するためのメモリ素子の製造方法において、
基板上に
第1導電膜を製膜し、
該第1導電膜上に第1膜を製膜し、
該第1膜上に第2絶縁膜を製膜し、
該第2絶縁膜中に第2貫通孔を設け、
該第2貫通孔をマスクにして第1膜中に第1孔を設け、
次いで導電物質の堆積を該第2絶縁膜上および
該第2貫通孔を通して該第1孔中に行い、第1導電領域を形成し、
かつ該第2貫通孔側面に接着した第2導電領域を形成することにより、
該第2導電領域から該第1導電領域が隔てられ、ギャップを有する状態で該第1導電領域と第2導電領域を形成する
ことを特徴とする。
請求項19または20記載のメモリ素子の製造方法において、
前記第2貫通孔は対向する第2側面を有し、
該対向する第2側面から形成された第2導電領域が互いに接触し、前記第1孔への前記導電物質の堆積を阻止することにより、
前記第1導電領域と前記第2導電領域のギャップが自動的に決められることを特徴とする。
メモリアレイにおいて、
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数の配線層はそれぞれ互いに絶縁され、
該複数のメモリ素子のそれぞれは、すくなくとも、
第1厚さを有する第1膜と、
該第1膜中に設けられ、該第1膜の第1厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
第2絶縁膜中を貫通して設けられ、該第1厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
表面部分へ選択素子を設けた基板と、
からなり、
該第1平面寸法は該第2平面寸法より大きく、
さらに、該第1膜は絶縁性であり、
該選択素子はすくなくとも第1端子、第2端子を有し、
該第1膜、該第1導電領域を該基板上に設け、
該第1導電領域と該選択素子の第1端子とを電気接続した
ことを特徴とするメモリ素子であり、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電領域と接続された、ことを特徴とする。
請求項22記載のメモリアレイにおいて、
前記メモリ素子は更に前記第2絶縁膜上に前記第2導電領域と接続された第2導電膜を設け、前記第2方向へ配置されたメモリ素子の該第2導電膜同士を連続させ、すくなくとも第2グループの複数の配線層の一部とした、
ことを特徴とする。
第1厚さを有する第1膜150と、
該第1膜150中に設けられ、該第1膜150の第1厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔158と、
該第1膜150に接する第2絶縁膜210と、
第2絶縁膜210中を貫通して設けられ、該第1厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔218と、
該第1孔158内に設けられた第1導電領域135と、
該第2貫通孔218内に少なくともその一部が設けられた第2導電領域235と、
該第1導電領域135と該第2導電領域235との間に設けられた間隙gと、
から少なくとも構成され、
該第2平面寸法(第2平面寸法の最小値b)は該第1平面寸法(第1平面寸法の最小値a)より小さい
ことを特徴とするメモリ素子A。
すなわち、
さらにメモリ素子Aにおいて、
前記第1孔158はさらに第1深さd1を有し、
前記第2貫通孔218は第2絶縁膜210の断面に対応する第2側面213を有し、
前記第2導電領域235は該第2側面213から前記第2平面方向へ延在し、
該第2側面213は対向する部分を有し、
該対向する部分から延在した前記第2導電領域235の部分が互いに接した
ことを特徴とするメモリ素子B。
本発明で「端子」とは上記素子例で例示すると、アノード、カソード、ソース、ドレイン、ゲートなど素子領域から外部へ接続可能な素子の構成部分を指し、半導体領域、導電領域、金属電極、等で構成される。
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数の配線層はそれぞれ互いに絶縁され、
該複数のメモリ素子のそれぞれは、すくなくとも、
第1厚さを有する第1膜150と、
該第1膜150中に設けられ、該第1膜150の第1厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔158と、
該第1膜150に接する第2絶縁膜210と、
第2絶縁膜210中を貫通して設けられ、該第1厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔218と、
該第1孔158内に設けられた第1導電領域135と、
該第2貫通孔218内に少なくともその一部が設けられた第2導電領域235と、
該第1導電領域135と該第2導電領域235との間に設けられた間隙gと、
基板表面部分12へ選択素子20を設けた基板10と、
からなり、
該第1平面寸法(第1平面寸法の最小値a)は該第2平面寸法(第2平面寸法の最小値b)より大きく、
さらに、
該第1膜150は絶縁性であり、
該選択素子20はすくなくとも第1端子(第2配線17)、第2端子(第1配線16)を有し、
該第1膜150、該第1導電領域135を該基板10上に設け、
該第1導電領域135と該選択素子20の第1端子とを電気接続した
ことを特徴とするメモリ素子であり、
該第1グループの複数の配線層の1つが該メモリ素子の1つの該第2導電領域235と接続され、
該第2グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子20の第2端子接続された、
ことを特徴とするメモリアレイRA。
なお、該基板表面部分12へ選択素子20、配線層などをもうけた基板10の該表面はメモリ素子、メモリアレイを集積するまえにCMP(chemical-mechanical-polishing)工程等で平坦化することが望ましい。
第2導電領域235が第1孔158内に侵入している距離が無視できない場合は、それを更に引く必要がある。
この場合、第1孔158は第1膜150を貫通した形で設けることができ、第1導電領域135は第1導電膜130に接することにより、第1導電膜130を第1導電領域135からの引き出し配線、メモリアレイを構成する配線等に用いることが出来る。
このsdが第2貫通孔218の第2平面寸法の最小値bの1/2に達したとき、第2貫通孔218の第2平面方向(第1膜150の厚さ方向と交差する平面方向)が第2導電領域235で封鎖され、導電物質は第1孔158内に入らないので、第1導電領域135の成長は止まり、第1導電領域135の高さhはb/(2s)で成長を停止し、第1導電領域135と第2導電領域235との間隙gは約d1-b/(2s)で停止する。第2導電領域235が第1孔158内に侵入している距離が無視できない場合は、それを更に引く必要がある。
たとえ機密性が無くとも、この構造のメモリ素子では、メモリ素子の上に他の多層配線等の層を積層できるので設計の自由度が増す。
前記第2導電膜230が第2導電領域235を覆っていて、前記第1孔158の気密が確保されている場合は、該第3膜340は気密のためには必要ないが、前記第2導電膜230にも「巣」やスリットなどの空隙234がある場合は該第3膜340は気密確保のために必要で、該第3膜340は前記第2導電膜230と直接接することになる。
11は半導体基板(11は、導電性基板やSOI等の表面に半導体薄膜を有する絶縁基板であっても良い。)で、21は半導体基板11表面(11が導電性基板である場合は該導電性基板表面、11がSOI等の表面に半導体薄膜を有する絶縁基板である場合は該半導体薄膜)に設けられた第1導電形の第1半導体領域、25は該第1半導体領域21表面に設けられた逆導電形の第2半導体領域、22は第1導電形で高不純物濃度を有する第1コンタクト領域、14は該第1コンタクト領域22を介して該第1半導体領域21へ接続される第1コンタクトプラグ、15は該第2半導体領域25に接続される導電性の第2コンタクトプラグである。16は該第1コンタクトプラグ14に接続される第1配線、17は該第2コンタクトプラグ15に接続される第2配線、18は該第2配線17と前記第1導電膜130とを接続するヴィアプラグである。
その上に設けられた本発明のメモリ素子構造、構成要素番号は図4と同じである。
本発明のメモリ素子の製造工程の1例を次に示す。
図7に示すように、基板10上に第1導電膜130をCVDないしはスパッタ等によりに製膜する。
該基板10は半導体基板11(11は、絶縁基板や導電性基板などであっても良い。)で構成されるが、11が半導体基板、導電性基板の場合は、基板10表面に基板表面絶縁層13を設けておくことが多い。また、基板10の表面部分には半導体素子ないしは配線が形成された層(基板表面部分12)を予め設けておくことができる。これらの複合体を統合して本発明では基板10と呼ぶ。
該第1導電膜130は基板10表面に設けた接着兼バリア効果をもつTiなどの第1下部バリア層131、基板10と反対側の表面に設けたTiNなどの第1上部バリア層133がある場合もW、Alなどの主導電膜132と統合して第1導電膜130と呼ぶ。
更に、第1膜150上に、第2絶縁膜210を製膜する。該第2絶縁膜210は該第1膜150と選択性のあるエッチャントを有する材料を選ぶ。例えば、第1膜150が酸化シリコンの場合は窒化シリコンを選ぶ。窒化シリコンを選んだ場合はその表面に酸化シリコン等、後に述べる第2導電膜230の接着性を確保する第2上部絶縁膜211をさらに製膜する場合もある。本発明ではこれも含めて第2絶縁膜210と呼ぶ。
前記第1孔158部分の第1導電膜130上にも同じ導電物質が図11のように堆積するため、第1導電領域135が形成される。この第1導電領域135の高さは第2導電膜230の厚さdとほぼ同一となる。
この状態では第1導電領域135と第2導電領域235との間の間隙はd1-dとなる。
第1深さd1は第1孔158の深さである。(ここでは第1深さd1は第1膜150の厚さt1と一致している。)
該第2導電領域235と第1導電領域135間にはギャップg=d1-b/2sが形成され、この間隙g(ギャップ)を収容している第1孔158部分は第2導電領域235で外側から隔てられている。
ギャップは自動的に決定され、それ以上導電物質を第2絶縁膜210上に堆積しても変化しない。例えばs=0.7のとき、第1深さd1=30nm、第2平面寸法の最小値b=35nmの場合、間隙g=5nmとなる。
11 半導体基板(または、絶縁基板や導電性基板など)
12 基板表面部分
13 基板表面絶縁層
14 第1コンタクトプラグ
15 第2コンタクトプラグ
16 第1配線
17 第2配線
18 ヴィアプラグ
20 選択素子
21 第1半導体領域
22 第1コンタクト領域
25 第2半導体領域
41 ホトレジスト
130 第1導電膜
131 第1下部バリア層
132 主導電膜
133 第1上部バリア層
135 第1導電領域
150 第1膜
158 第1孔
210 第2絶縁膜
211 第2上部絶縁膜
213 第2側面
218 第2貫通孔
230 第2導電膜
231 接着層
235 第2導電領域
234 空隙
340 第3膜
a 第1平面寸法の最小値
b 第2平面寸法の最小値
d 第2導電膜の厚さ
d1 第1深さ
g 間隙
h 第1導電領域の高さ
Claims (23)
- 第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
前記第2絶縁膜は引っ張り応力を有する膜であることを特徴とするメモリ素子。 - 第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
前記第2絶縁膜は窒化シリコン膜または窒化シリコン膜と酸化シリコン膜の2層膜であり、前記第1膜は酸化シリコン膜であることを特徴とするメモリ素子。 - 第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
さらに前記第1膜に接して第1導電膜を設け、前記第1導電領域を該第1導電膜へ電気接続したことを特徴とするメモリ素子。 - 第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
さらに基板と、
該基板上に設けられた第1導電膜と、
からなり、
前記第1膜、第1導電領域を第1導電膜上に設けたことを特徴とするメモリ素子。 - 前記第2導電領域は前記第2貫通孔を封じていることを特徴とする請求項1から4の何れか一項記載のメモリ素子。
- さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続したことを特徴とする請求項1から3の何れか一項記載のメモリ素子。
- さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続したことを特徴とする請求項4記載のメモリ素子。
- 第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
前記第2導電領域は前記第2貫通孔を封じており、
さらに前記第2貫通孔を覆って第3膜を設けたことを特徴とするメモリ素子。 - 更に基板とからなり、該基板上に第1膜を設けたことを特徴とする請求項6記載のメモリ素子。
- 第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続し、
さらに前記第1膜に接して第1導電膜を設け、前記第1導電領域を該第1導電膜へ電気接続したことを特徴とするメモリ素子。 - 第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続し、
さらに、基板と、
該基板上に設けた第1導電膜とからなり、
前記第1膜、第1導電領域は該第1導電膜上に設けられたことを特徴とするメモリ素子。 - 前記第2導電膜、前記第2導電領域、前記第1導電領域はいずれも同一の金属を含み、該同一の金属は金、アルミニュウム、銅、白金、パラジュウム、ニッケルの中の1つであることを特徴とする請求項6または7記載のメモリ素子。
- 前記第2導電膜は前記第2貫通孔を覆っていることを特徴とする請求項6または7記載のメモリ素子。
- 第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続し、
さらに前記第2導電膜上および前記第2貫通孔を覆って第3膜を設けたことを特徴とするメモリ素子。 - 前記第3膜は窒化シリコン膜であることを特徴とする請求項8または14記載のメモリ素子。
- 前記第1孔は窒素、水素、ヘリウム、ネオン、アルゴン、キセノンから選択された1種以上のガスで満たされていることを特徴とする請求項5、8、13および14の何れか一項記載のメモリ素子。
- 第1膜と、
該第1膜中に設けられ、該第1膜の厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
該第2絶縁膜中を貫通して設けられ、該第1膜の厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
から少なくとも構成され、
該第2平面寸法は該第1平面寸法より小さく、
さらに前記第2絶縁膜上に第2導電膜を設け、前記第2導電領域を該第2導電膜と接続し、
更に基板とからなり、該基板上に第1膜を設け、
前記基板表面部分へ選択素子を設け、
前記第1導電領域と該選択素子とを電気接続した
ことを特徴とするメモリ素子。 - 前記選択素子は少なくとも2端子素子であり、その1端子に導電電極が設けられ、
前記第1導電領域は該導電電極上に設けられていることを特徴とする請求項17記載のメモリ素子。 - 請求項9記載のメモリ素子の製造にあたり、
基板上に
第1膜を製膜し、
該第1膜上に第2絶縁膜を製膜し、
該第2絶縁膜中に第2貫通孔を設け、
該第2貫通孔をマスクにして第1膜中に第1孔を設け、
次いで導電物質の堆積を該第2絶縁膜上および
該第2貫通孔を通して該第1孔中に行い、第1導電領域を形成し、
かつ該第2貫通孔側面に接着した第2導電領域を形成することにより、
該第2導電領域から該第1導電領域が間隙で離間した状態で該第1導電領域と第2導電領域を形成する
ことを特徴とするメモリ素子の製造方法。 - 請求項11記載のメモリ素子の製造にあたり、
基板上に
第1導電膜を製膜し、
該第1導電膜上に第1膜を製膜し、
該第1膜上に第2絶縁膜を製膜し、
該第2絶縁膜中に第2貫通孔を設け、
該第2貫通孔をマスクにして第1膜中に第1孔を設け、
次いで導電物質の堆積を該第2絶縁膜上および
該第2貫通孔を通して該第1孔中に行い、第1導電領域を形成し、
かつ該第2貫通孔側面に接着した第2導電領域を形成することにより、
該第2導電領域から該第1導電領域が隔てられ、ギャップを有する状態で該第1導電領域と第2導電領域を形成する
ことを特徴とするメモリ素子の製造方法。 - 前記第2貫通孔は対向する第2側面を有し、
該対向する第2側面から形成された第2導電領域が互いに接触し、前記第1孔への前記導電物質の堆積を阻止することにより、
前記第1導電領域と前記第2導電領域のギャップが自動的に決められることを特徴とする請求項19または20記載のメモリ素子の製造方法。 - 第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数の配線層はそれぞれ互いに絶縁され、
該複数のメモリ素子のそれぞれは、すくなくとも、
第1厚さを有する第1膜と、
該第1膜中に設けられ、該第1膜の第1厚さ方向と交差する平面に投影された第1平面寸法を有する第1孔と、
該第1膜に接する第2絶縁膜と、
第2絶縁膜中を貫通して設けられ、該第1厚さ方向と交差する平面に投影された第2平面寸法を有する第2貫通孔と、
該第1孔内に設けられた第1導電領域と、
該第2貫通孔内に少なくともその一部が設けられた第2導電領域と、
該第1導電領域と該第2導電領域との間に設けられた間隙と、
表面部分へ選択素子を設けた基板と、
からなり、
該第1平面寸法は該第2平面寸法より大きく、
さらに、該第1膜は絶縁性であり、
該選択素子はすくなくとも第1端子、第2端子を有し、
該第1膜、該第1導電領域を該基板上に設け、
該第1導電領域と該選択素子の第1端子とを電気接続した
ことを特徴とするメモリ素子であり、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電領域と接続された、
ことを特徴とするメモリアレイ。 - 前記メモリ素子は更に前記第2絶縁膜上に前記第2導電領域と接続された第2導電膜を設け、前記第2方向へ配置されたメモリ素子の該第2導電膜同士を連続させ、すくなくとも第2グループの複数の配線層の一部とした、
ことを特徴とする請求項22記載のメモリアレイ。
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