JP5419408B2 - メモリ素子、メモリ素子の製造方法、メモリアレイ構成のエレメントおよびメモリアレイ - Google Patents
メモリ素子、メモリ素子の製造方法、メモリアレイ構成のエレメントおよびメモリアレイ Download PDFInfo
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本発明は導電膜、導電領域間にナノギャップ有するメモリ素子およびそれを用いたメモリアレイに関する。またそれらの書き込み技術または読み出し技術、製造技術に関する。
浮遊ゲート、キャリア捕獲準位などを利用したフラッシュメモリに変わる不揮発性メモリ技術として、層変化（phase change）メモリ、抵抗変化メモリ（ReRAM）、強誘電体メモリ（FeRAM）、MRAM（トンネル磁気抵抗効果を利用したメモリ）が提案・開発されている。しかし、これらのメモリは45nmより小さい設計ルールにおける問題点が見えていない、または解決策が得られていない。一方、基板上の、20nm以下のギャップを有する2つの金電極間でのスイッチング現象が発見され、オン状態とオフ状態で5桁以上の大きな抵抗比を有する不揮発性メモリ効果を有することが報告された。（非特許文献1）
この金電極間のギャップは図1に示すように絶縁基板（insulating substrate）上の第1電極（first electrode、金電極）の端部段差を利用した金の斜め蒸着により形成された第2電極（second electrode）の右側の電極と第1電極とのギャップであり、微細加工技術が無くても実験素子の作成が可能である。
ここで、図１の上側の図は、平面図であり、図１の下側の図は、該平面図における二点鎖線での断面図である。
Y.Naitoh, M.Horikawa, H.Abe, and T.Shimizu: Nanotechnology Vol. 17, pp. 5669~5674 (2006)
ここで、図１の上側の図は、平面図であり、図１の下側の図は、該平面図における二点鎖線での断面図である。
Y.Naitoh, M.Horikawa, H.Abe, and T.Shimizu: Nanotechnology Vol. 17, pp. 5669~5674 (2006)
上記従来技術は実験素子作成のためには優れた技術であるが、次の課題があった。
イ)斜め蒸着を利用しているので、量産時には、大口径ウエファのウエファ内位置により、また多数ウエファを同時蒸着の場合はウエファを置く場所により斜め蒸着の角度が変わるため、2つの電極間のギャップ（本発明では間隙とも記す）の距離にウエファ上の場所依存性、ウエファ毎の依存性が現れる。このため、多数の2電極間の電気特性にバラツキが生じてしまう。
イ)斜め蒸着を利用しているので、量産時には、大口径ウエファのウエファ内位置により、また多数ウエファを同時蒸着の場合はウエファを置く場所により斜め蒸着の角度が変わるため、2つの電極間のギャップ（本発明では間隙とも記す）の距離にウエファ上の場所依存性、ウエファ毎の依存性が現れる。このため、多数の2電極間の電気特性にバラツキが生じてしまう。
ロ)この構造の素子は外気中ではスイッチング電気特性が変化してしまい、最終的にはスイッチング特性を示さなくなる。
ハ）この変化を防止するために、たとえば、この2電極およびその間のギャップに亘ってたとえば酸化シリコン膜、窒化シリコン膜などでパッシベーションを施すと、スイッチングは起こらなくなる。
本発明は上記課題のうち少なくともいずれか1つを課題とする。
本発明は上記課題のうち少なくともいずれか1つを課題とする。
本発明では、上記の課題を解決するために、少なくとも下記のいずれか1つの手段を提供する。
（1）第1導電膜と第1絶縁膜と第2導電膜とで少なくとも構成される積層構造を有するメモリ素子において、
第1絶縁膜中に設けられた第1孔を介して、該第1導電膜と該第2導電膜の対向部分を設け、該第1導電膜と該第2導電膜と該第1孔内の第1導電膜と第2導電膜との間隙でメモリ素子を構成する。
第1絶縁膜中に設けられた第1孔を介して、該第1導電膜と該第2導電膜の対向部分を設け、該第1導電膜と該第2導電膜と該第1孔内の第1導電膜と第2導電膜との間隙でメモリ素子を構成する。
（2）前記第1孔を設けるために、前記第2導電膜の平面形状の外側から、前記第1絶縁膜を横方向にエッチングして、前記第1導電膜と第2導電膜との間の第1絶縁膜の一部に空洞を設け、これを第1孔とする。この横方向エッチングの開始場所は、該平面形状の端部でもよい。横方向エッチングが到達する範囲であれば、該開始場所は該端部より離間していてもよい。この横方向エッチングのために開けられた縦穴は第4絶縁層で埋め戻すことが出来る。
（3）前記第1孔を設けるために前記第2導電膜を貫通する第2貫通孔を設け、該第2貫通孔を通して前記第1孔を前記第1絶縁膜のエッチングにより設ける。この場合、該第2貫通孔の平面寸法が前記第1孔の平面寸法より小さいことが望ましい。これにより第1導電膜が第1孔に露出する部分の内第2導電膜に対向する部分を確保する。
（4）第2導電膜上に絶縁膜、配線などの上層を積層するために、前記第2貫通孔側面から第2領域を成長させて第2貫通孔をほぼ塞ぐことが出来る。
この第2領域は絶縁領域でもよいし、導電領域でもよい。該上層が積層できる程度の充填率があればミクロのスリット、「巣」があってもよい。
この第2領域は絶縁領域でもよいし、導電領域でもよい。該上層が積層できる程度の充填率があればミクロのスリット、「巣」があってもよい。
（5）前記第2貫通孔の側面は互いに対向する部分を有し、該対向する部分から延在した前記第2領域を互いに接触させることにより、第2貫通孔をほぼ塞ぐことが出来る。
（6）このために、前記第2領域を形成する材料を第2貫通孔の上から堆積する。このとき同じ材料が第1孔に露出している第1導電膜の一部にも堆積し、第1領域を形成する。
第2領域を形成する材料としてナノギャップ素子の動作に望ましい導電材料を用いることが出来る。これにより第1領域と第2領域とその間の間隙とでナノギャップメモリ素子を構成することも出来る。
第2領域を形成する材料としてナノギャップ素子の動作に望ましい導電材料を用いることが出来る。これにより第1領域と第2領域とその間の間隙とでナノギャップメモリ素子を構成することも出来る。
（7）更に前記第2領域で前記第2貫通孔を完全に封ずることにより、前記第1孔を外部から気密封止する。
（8）この外部からの気密封止は、前記第2貫通孔上方を第3膜で覆うことによっても達成することが出来る。
（9）本発明の（1）記載のメモリ素子は次の工程を含む製造技術で製造可能である。
前記第1導電膜上に前記第1絶縁膜を設け、
前記第1絶縁膜上に第2平面形状を有する前記第2導電膜を設け、
該第2平面形状の外側から前記第1絶縁膜に縦穴を設け前記第2導電膜下の前記第1絶縁膜を横方向エッチングする。
該縦穴を第4絶縁膜で埋め戻す。
前記第1導電膜上に前記第1絶縁膜を設け、
前記第1絶縁膜上に第2平面形状を有する前記第2導電膜を設け、
該第2平面形状の外側から前記第1絶縁膜に縦穴を設け前記第2導電膜下の前記第1絶縁膜を横方向エッチングする。
該縦穴を第4絶縁膜で埋め戻す。
（10）本発明の（3）、（４）記載のメモリ素子は次の工程を含む製造技術で製造可能である。
前記第1導電膜上に前記第1絶縁膜を設け、
前記第1絶縁膜上に前記第2導電膜を設け、
該第2導電膜中に前記第2貫通孔を設け、
該第2貫通孔をマスクとして前記第1絶縁膜中に前記第1孔を該第2貫通孔の第2平面寸法より大きい第1寸法にエッチングし、
該第2貫通孔上から第2領域を形成する物質を堆積し、
第2貫通孔側面から第2領域が成長し該第2貫通孔を充填する。
前記第1導電膜上に前記第1絶縁膜を設け、
前記第1絶縁膜上に前記第2導電膜を設け、
該第2導電膜中に前記第2貫通孔を設け、
該第2貫通孔をマスクとして前記第1絶縁膜中に前記第1孔を該第2貫通孔の第2平面寸法より大きい第1寸法にエッチングし、
該第2貫通孔上から第2領域を形成する物質を堆積し、
第2貫通孔側面から第2領域が成長し該第2貫通孔を充填する。
すなわち、上記課題を解決するために、請求項1記載の発明は、
第1導電膜と第1絶縁膜と第2導電膜とで少なくとも構成される積層構造を有するメモリ素子において、
第1絶縁膜中に設けられた第1孔を介して、該第1導電膜と該第2導電膜の対向部分を設け、該第1導電膜と、
該第2導電膜と、
該第1孔内の第1導電膜と第2導電膜との間隙と、
で少なくとも構成され、
前記第1絶縁膜には前記第1孔を含む開口が設けられ、
前記第1孔の側面は、前記第1絶縁膜の断面と、前記開口のうちの該第1孔以外の部分を埋め戻す第4絶縁膜の側面と、からなることを特徴とする。
第1導電膜と第1絶縁膜と第2導電膜とで少なくとも構成される積層構造を有するメモリ素子において、
第1絶縁膜中に設けられた第1孔を介して、該第1導電膜と該第2導電膜の対向部分を設け、該第1導電膜と、
該第2導電膜と、
該第1孔内の第1導電膜と第2導電膜との間隙と、
で少なくとも構成され、
前記第1絶縁膜には前記第1孔を含む開口が設けられ、
前記第1孔の側面は、前記第1絶縁膜の断面と、前記開口のうちの該第1孔以外の部分を埋め戻す第4絶縁膜の側面と、からなることを特徴とする。
請求項2記載の発明は、
第1導電膜と第1絶縁膜と第2導電膜とで少なくとも構成される積層構造を有するメモリ素子において、
第1絶縁膜中に設けられた第1孔を介して、該第1導電膜と該第2導電膜の対向部分を設け、該第1導電膜と、
該第2導電膜と、
該第1孔内の第1導電膜と第2導電膜との間隙と、
で少なくとも構成され、
さらに
前記第2導電膜中に第2貫通孔を設け、
該第2貫通孔は前記第1孔上に位置し、第1孔より平面形状が小さく、
前記第2貫通孔の側面は互いに対向する第1部分と第2部分とを有し、該第1部分から該第2部分に延在するとともに、該第2部分から該第1部分に延在する第2領域を設けたこと
を特徴とする。
第1導電膜と第1絶縁膜と第2導電膜とで少なくとも構成される積層構造を有するメモリ素子において、
第1絶縁膜中に設けられた第1孔を介して、該第1導電膜と該第2導電膜の対向部分を設け、該第1導電膜と、
該第2導電膜と、
該第1孔内の第1導電膜と第2導電膜との間隙と、
で少なくとも構成され、
さらに
前記第2導電膜中に第2貫通孔を設け、
該第2貫通孔は前記第1孔上に位置し、第1孔より平面形状が小さく、
前記第2貫通孔の側面は互いに対向する第1部分と第2部分とを有し、該第1部分から該第2部分に延在するとともに、該第2部分から該第1部分に延在する第2領域を設けたこと
を特徴とする。
請求項3記載の発明は、
請求項2記載のメモリ素子において、
前記延在した第2領域を互いに接触させることにより、前記第2貫通孔を前記第2領域でほぼ塞いだこと
を特徴とする。
請求項2記載のメモリ素子において、
前記延在した第2領域を互いに接触させることにより、前記第2貫通孔を前記第2領域でほぼ塞いだこと
を特徴とする。
請求項4記載の発明は、
請求項2記載のメモリ素子において、
前記第2領域は導電物質からなり、
前記第1孔内の前記第1導電膜の少なくとも一部の上に該導電物質からなる第1領域を設け、
第1領域と第2領域とその間の間隙とで動作領域が形成されたこと
を特徴とする。
請求項2記載のメモリ素子において、
前記第2領域は導電物質からなり、
前記第1孔内の前記第1導電膜の少なくとも一部の上に該導電物質からなる第1領域を設け、
第1領域と第2領域とその間の間隙とで動作領域が形成されたこと
を特徴とする。
請求項5記載の発明は、
請求項4記載のメモリ素子において、
前記導電物質は金、アルミニュウム、銅、白金、パラジュウム、チタン、ニッケルの中のから1つを選択した金属を含むことを特徴とする。
請求項4記載のメモリ素子において、
前記導電物質は金、アルミニュウム、銅、白金、パラジュウム、チタン、ニッケルの中のから1つを選択した金属を含むことを特徴とする。
請求項6記載の発明は、
請求項3記載のメモリ素子において、
更に前記第2領域で前記第2貫通孔を完全に封ずることにより、前記第1孔を外部から気密封止したことを特徴とする。
請求項3記載のメモリ素子において、
更に前記第2領域で前記第2貫通孔を完全に封ずることにより、前記第1孔を外部から気密封止したことを特徴とする。
請求項7記載の発明は、
請求項2または請求項3記載のメモリ素子において、
前記第2貫通孔上方で覆う第3膜を設けた
ことを特徴とする。
請求項2または請求項3記載のメモリ素子において、
前記第2貫通孔上方で覆う第3膜を設けた
ことを特徴とする。
請求項8記載の発明は、
請求項7記載のメモリ素子において、
前記第3膜は窒化シリコン膜または窒化シリコン膜を含む多層膜であることを特徴とする。
請求項7記載のメモリ素子において、
前記第3膜は窒化シリコン膜または窒化シリコン膜を含む多層膜であることを特徴とする。
請求項9記載の発明は、
請求項6または請求項7記載のメモリ素子において、
前記第1孔は窒素、水素、ヘリウム、ネオン、アルゴン、キセノンから選択された1種以上のガスで満たされていることを特徴とする。
請求項6または請求項7記載のメモリ素子において、
前記第1孔は窒素、水素、ヘリウム、ネオン、アルゴン、キセノンから選択された1種以上のガスで満たされていることを特徴とする。
請求項10記載の発明は、
第1導電膜と第2導電膜と間隙とで構成されるメモリ素子の製造方法において、
基板上に第1平面形状を有する第1導電膜を設け、
該第1導電膜上に第1絶縁膜を設け、
該第1絶縁膜上に第2平面形状を有する第2導電膜を設け、
該第2平面形状の外側および該第2平面形状の一部を含む位置に開口を有するエッチングマスクを第2導電膜および第1絶縁膜上に設け、
該エッチングマスク開口から該第1絶縁膜に開口をエッチングし、
該第2導電膜の一部の下にいたるまで横方向エッチングを行い、
該エッチングマスクを除去し、該第1絶縁膜開口を埋め戻す第4絶縁膜を堆積し、
該第1導電膜と該第2導電膜との間に第1孔を残置し、
第1導電膜と第2導電膜との間隙を該第1孔を介して形成することを
特徴とする。
第1導電膜と第2導電膜と間隙とで構成されるメモリ素子の製造方法において、
基板上に第1平面形状を有する第1導電膜を設け、
該第1導電膜上に第1絶縁膜を設け、
該第1絶縁膜上に第2平面形状を有する第2導電膜を設け、
該第2平面形状の外側および該第2平面形状の一部を含む位置に開口を有するエッチングマスクを第2導電膜および第1絶縁膜上に設け、
該エッチングマスク開口から該第1絶縁膜に開口をエッチングし、
該第2導電膜の一部の下にいたるまで横方向エッチングを行い、
該エッチングマスクを除去し、該第1絶縁膜開口を埋め戻す第4絶縁膜を堆積し、
該第1導電膜と該第2導電膜との間に第1孔を残置し、
第1導電膜と第2導電膜との間隙を該第1孔を介して形成することを
特徴とする。
請求項11記載の発明は、
第1導電膜と第2導電膜と間隙とで構成されるメモリ素子の製造方法において、
基板上に第1導電膜を設け、
該第1導電膜上に第1絶縁膜を設け、
該第1絶縁膜上に第2導電膜を設け、
該第2導電膜中に第2貫通孔を設け、
該第2貫通孔をマスクとして該第1絶縁膜中に第1孔を該第2貫通孔の第2平面寸法より大きい第1平面寸法にエッチングし、
第1導電膜と第2導電膜との間隙を該第1孔を介して形成することを
特徴とする。
第1導電膜と第2導電膜と間隙とで構成されるメモリ素子の製造方法において、
基板上に第1導電膜を設け、
該第1導電膜上に第1絶縁膜を設け、
該第1絶縁膜上に第2導電膜を設け、
該第2導電膜中に第2貫通孔を設け、
該第2貫通孔をマスクとして該第1絶縁膜中に第1孔を該第2貫通孔の第2平面寸法より大きい第1平面寸法にエッチングし、
第1導電膜と第2導電膜との間隙を該第1孔を介して形成することを
特徴とする。
請求項12記載の発明は、
請求項11記載のメモリ素子の製造方法において、
さらに該第2貫通孔上から第2領域を形成する物質を堆積し、
該第2貫通孔側面から第2領域を形成することを特徴とする。
請求項11記載のメモリ素子の製造方法において、
さらに該第2貫通孔上から第2領域を形成する物質を堆積し、
該第2貫通孔側面から第2領域を形成することを特徴とする。
請求項13記載の発明は、
メモリ素子の製造方法において、
基板上に第1導電膜を設け、
該第1導電膜上に第1絶縁膜を設け、
該第1絶縁膜上に第2導電膜を設け、
該第2導電膜中に第2貫通孔を設け、
該第2貫通孔をマスクとして前記第1絶縁膜中に第1孔を該第2貫通孔の第2平面寸法より大きい第1平面寸法にエッチングし、
該第2貫通孔上から導電物質を堆積し、
該第2貫通孔から該第1孔を経由して前記第1導電膜上に第1領域を形成し、
該第2貫通孔側面から延在する第2領域を形成し、
該第1領域と、該第2領域と、該第1領域と該第2領域の間隙とでメモリ素子の主動作領域が形成されることを特徴とする。
メモリ素子の製造方法において、
基板上に第1導電膜を設け、
該第1導電膜上に第1絶縁膜を設け、
該第1絶縁膜上に第2導電膜を設け、
該第2導電膜中に第2貫通孔を設け、
該第2貫通孔をマスクとして前記第1絶縁膜中に第1孔を該第2貫通孔の第2平面寸法より大きい第1平面寸法にエッチングし、
該第2貫通孔上から導電物質を堆積し、
該第2貫通孔から該第1孔を経由して前記第1導電膜上に第1領域を形成し、
該第2貫通孔側面から延在する第2領域を形成し、
該第1領域と、該第2領域と、該第1領域と該第2領域の間隙とでメモリ素子の主動作領域が形成されることを特徴とする。
請求項14記載の発明は、
請求項13記載のメモリ素子の製造方法において、
前記第2領域を形成する導電物質が金であり、バリア材料を第2貫通孔上から堆積してのち、金を堆積することを特徴とする。
請求項13記載のメモリ素子の製造方法において、
前記第2領域を形成する導電物質が金であり、バリア材料を第2貫通孔上から堆積してのち、金を堆積することを特徴とする。
請求項15記載の発明は、
メモリアレイ構成のエレメントにおいて、
表面部分へ選択素子を設けた基板と、請求項1から請求項9までのうちいずれか1項記載のメモリ素子とからなり、前記第1導電膜と該選択素子とを電気接続したことを特徴とする。
メモリアレイ構成のエレメントにおいて、
表面部分へ選択素子を設けた基板と、請求項1から請求項9までのうちいずれか1項記載のメモリ素子とからなり、前記第1導電膜と該選択素子とを電気接続したことを特徴とする。
請求項16記載の発明は、
請求項15記載のメモリアレイ構成のエレメントにおいて、
前記選択素子は少なくとも第1端子および第2端子を有し、
前記第1導電膜は第1端子上に直接または選択素子に設けられた電極上に設けられたことを特徴とする。
請求項15記載のメモリアレイ構成のエレメントにおいて、
前記選択素子は少なくとも第1端子および第2端子を有し、
前記第1導電膜は第1端子上に直接または選択素子に設けられた電極上に設けられたことを特徴とする。
請求項17記載の発明は、
メモリアレイにおいて、
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数の請求項16記載のメモリアレイ構成エレメントからなり、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、
ことを特徴とする。
メモリアレイにおいて、
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数の請求項16記載のメモリアレイ構成エレメントからなり、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、
ことを特徴とする。
請求項18記載の発明は、
メモリアレイにおいて、
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数のメモリ素子のそれぞれは、すくなくとも、
基板と、
第1導電膜と、
該第1導電膜上に設けられた第1絶縁膜と、
該第1絶縁膜上に設けられた第2導電膜と、
該第1絶縁膜中に設けられた第1孔と、
該第1導電膜と該第2導電膜との間に該第1孔を介して設けられた間隙と、
からなり、
該基板は表面部分へ選択素子が設けられ、
該選択素子はすくなくとも第1端子、第2端子を有し、
該第1導電膜を該基板上に設け、
該第1導電膜と該選択素子の第1端子とが電気接続され、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、
ことを特徴とする。
メモリアレイにおいて、
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数のメモリ素子のそれぞれは、すくなくとも、
基板と、
第1導電膜と、
該第1導電膜上に設けられた第1絶縁膜と、
該第1絶縁膜上に設けられた第2導電膜と、
該第1絶縁膜中に設けられた第1孔と、
該第1導電膜と該第2導電膜との間に該第1孔を介して設けられた間隙と、
からなり、
該基板は表面部分へ選択素子が設けられ、
該選択素子はすくなくとも第1端子、第2端子を有し、
該第1導電膜を該基板上に設け、
該第1導電膜と該選択素子の第1端子とが電気接続され、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、
ことを特徴とする。
請求項19に記載の発明は、
メモリアレイにおいて、
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数のメモリ素子のそれぞれは、すくなくとも、
基板と、
第1導電膜と、
該第1導電膜上に設けられた第1絶縁膜と、
該第1絶縁膜上に設けられた第2導電膜と、
該第1絶縁膜中に設けられた第1孔と、
該第1孔上の第2導電膜中に設けられた第2貫通孔と、
該第1孔中の該第1導電膜上に設けられた導電性の第1領域と、
該第2貫通孔側面から延在する導電性の第2領域と、
からなり、
該第1孔の第1平面寸法は該第2貫通孔の第2平面寸法より大きく、
該第1領域と、該第2領域と、該第1領域と該第2領域の間隙とでメモリ素子の主動作領域が形成され、
該基板は表面部分へ選択素子が設けられ、
該選択素子はすくなくとも第1端子、第2端子を有し、
該第1導電膜を該基板上に設け、
該第1導電膜と該選択素子の第1端子とが電気接続され、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子に接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、
ことを特徴とする。
メモリアレイにおいて、
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数のメモリ素子のそれぞれは、すくなくとも、
基板と、
第1導電膜と、
該第1導電膜上に設けられた第1絶縁膜と、
該第1絶縁膜上に設けられた第2導電膜と、
該第1絶縁膜中に設けられた第1孔と、
該第1孔上の第2導電膜中に設けられた第2貫通孔と、
該第1孔中の該第1導電膜上に設けられた導電性の第1領域と、
該第2貫通孔側面から延在する導電性の第2領域と、
からなり、
該第1孔の第1平面寸法は該第2貫通孔の第2平面寸法より大きく、
該第1領域と、該第2領域と、該第1領域と該第2領域の間隙とでメモリ素子の主動作領域が形成され、
該基板は表面部分へ選択素子が設けられ、
該選択素子はすくなくとも第1端子、第2端子を有し、
該第1導電膜を該基板上に設け、
該第1導電膜と該選択素子の第1端子とが電気接続され、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子に接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、
ことを特徴とする。
請求項20に記載の発明は、
請求項17、18、19のうちの何れか1項記載のメモリアレイにおいて、
前記複数メモリ素子の前記各第2導電膜を第2方向へ延在させ、第2方向へ配置されたメモリ素子同士では連続させるが、第1方向では分離絶縁して、第2グループの複数配線層としたことを特徴とする。
請求項17、18、19のうちの何れか1項記載のメモリアレイにおいて、
前記複数メモリ素子の前記各第2導電膜を第2方向へ延在させ、第2方向へ配置されたメモリ素子同士では連続させるが、第1方向では分離絶縁して、第2グループの複数配線層としたことを特徴とする。
本発明によれば下記の効果の少なくとも1つは得ることが出来る。
従来のメモリ素子の作成方法に用いられていた斜め蒸着の技術と異なり、大口径ウエファでも、多数ウエファを同時に加工してもスイッチング電気特性の分布の少ないメモリ素子、メモリアレイが得られる。
課題を解決する手段（1）、（2）（3）によれば、メモリ素子の電極間間隙は第1導電膜と第2導電膜を隔てる第1絶縁膜厚で原則決められる。従来技術と異なり、電極を構成する導電物質の堆積（蒸着）角度、堆積膜厚によらない。
また課題を解決する手段（6）で第2領域を形成する材料としてナノギャップ素子の動作に望ましい導電材料を用いて、第2貫通孔の側面から導電性の第2領域を成長させ、第1孔中の第1導電膜上に導電性の第1領域を成長させることより、第2貫通孔の第2平面寸法と第1孔の高さでスイッチ動作をするメモリ素子の間隙を自動的に決めることが出来る。
第2領域で第2貫通孔を閉鎖することにより、または第3膜で第2貫通孔を覆うことにより、第1孔を外気と遮断することが出来るのでメモリ素子1つ1つを外気から保護できる。このためスイッチング特性の再現性をより確実に維持することが出来る。
上記のメモリ素子ごとに外気との遮断が可能であるので、ウエファレベルの試験を空気中で行うことが出来る。
LSIの配線技術になじむ（compatible）プロセス技術で製造可能となる。
本発明は、数十ナノメートル（low-ten nano-meter）世代以降のLSI技術との整合性に優れているので、その世代の不揮発性メモリとして有用で、本発明のメモリ素子はその上に多層配線層を積層できる、一方、多層配線層上にも積層できるので、第1導電膜、第2導電膜、第1領域、第2領域の材料として使用する導電物質の耐加工温度により、多層配線層上下どちらの位置も選べるので、製造工程に対する融通性に優れている。このため、stand-aloneメモリLSIだけでなく、組み込み型（embedded）メモリとしても利用することが出来る。
本発明では更に具体的には、次に述べる形態を取ることができる。
1）本発明の素子構造Aとして、
第1導電膜130と第1絶縁膜110と第2導電膜230とで少なくとも構成される積層構造を有するメモリ素子において、
第1絶縁膜110中に設けられた第1孔180を介して、該第1導電膜130と該第2導電膜230の対向部分を設け、
該第1導電膜130と、該第2導電膜230と、該第1孔180内の第1導電膜130と第2導電膜230との間隙gとで少なくとも構成されることを特徴とするメモリ素子A、
が提供される。
第1導電膜130と第1絶縁膜110と第2導電膜230とで少なくとも構成される積層構造を有するメモリ素子において、
第1絶縁膜110中に設けられた第1孔180を介して、該第1導電膜130と該第2導電膜230の対向部分を設け、
該第1導電膜130と、該第2導電膜230と、該第1孔180内の第1導電膜130と第2導電膜230との間隙gとで少なくとも構成されることを特徴とするメモリ素子A、
が提供される。
前記第1絶縁膜110は前記第1導電膜130と前記第2導電膜230が交差する部分の1部でメモリ素子がスイッチ動作をする程度に薄ければよく（具体的には、例えば、10nm前後またはそれ以下）、その他の部分ではそれより厚くして寄生容量を減少させるまたは信頼性を改善することが出来る。
前記第2導電膜230は第2平面形状を有し、前記第1孔180を設けるための1つの方法として、該平面形状の外側から前記第2導電膜230へ縦穴を開け、該平面形状内側へ、前記第1絶縁膜110を横方向エッチングして、前記第1導電膜130と前記第2導電膜230間に第1孔180を設ける。
上記第1絶縁膜110の縦穴（フォトレジスト開口内で、かつ第2導電膜230の外側の部分181）は第4絶縁膜410で埋め戻すことが出来る。その場合、第4絶縁膜410の側面で横穴179をふさぎ、前記第1孔180が残置する。このとき、第1孔180の側面は第1絶縁膜110の断面と第4絶縁膜410の側面で構成される。
2）前記第1孔180を設けるための他の方法として、前記第2導電膜230を貫通する第2貫通孔280を設け、該第2貫通孔280を通して前記第1孔180を前記第1絶縁膜110のエッチングにより設ける。この場合、該第2貫通孔280の平面寸法が前記第1孔180の平面寸法より小さいことが望ましい。これにより第1導電膜130が第1孔180に露出する部分の内第2導電膜230に対向する部分を確保する。
この結果、下記の本発明の素子構造Bが得られる。すなわち、
上記メモリ素子Aにおいて、さらに
前記第2導電膜230中に設けられた第2貫通孔280とから構成され、
該第2貫通孔280は前記第1孔180上に位置し、第1孔180より平面形状が小さいこと、
を特徴とするメモリ素子B、
が提供される。
この結果、下記の本発明の素子構造Bが得られる。すなわち、
上記メモリ素子Aにおいて、さらに
前記第2導電膜230中に設けられた第2貫通孔280とから構成され、
該第2貫通孔280は前記第1孔180上に位置し、第1孔180より平面形状が小さいこと、
を特徴とするメモリ素子B、
が提供される。
3）前記メモリ素子Bにおいて、
第2導電膜230上に絶縁膜、配線などの上層を積層するために、前記第2貫通孔280側面から第2領域235を成長させて前記第2貫通孔280をほぼ塞ぐことが出来る。
この第2領域235は絶縁領域でもよいし、導電領域でもよい。該上層が積層できる程度の充填率があればミクロのスリットや「巣」があってもよい。
第2導電膜230上に絶縁膜、配線などの上層を積層するために、前記第2貫通孔280側面から第2領域235を成長させて前記第2貫通孔280をほぼ塞ぐことが出来る。
この第2領域235は絶縁領域でもよいし、導電領域でもよい。該上層が積層できる程度の充填率があればミクロのスリットや「巣」があってもよい。
前記第2貫通孔280の側面は互いに対向する部分を有し、該対向する部分から延在した前記第2領域235を互いに接触させることにより、第2貫通孔280をほぼ塞ぐことが出来る。
4）このために、前記第2領域235を形成する材料を第2貫通孔280の上から堆積する。このとき同じ材料が第1孔180に露出している第1導電膜130の一部にも堆積し、第1領域135を形成する。
第2領域235を形成する材料としてナノギャップ素子の動作に望ましい導電材料を用いることが出来る。これにより第1領域135と第2領域235とその間の間隙gとでナノギャップメモリの主領域を構成することも出来る。
主領域とは、高抵抗と低抵抗の遷移電圧、抵抗値などメモリの電気特性が決められる領域をさす。
第2領域235を形成する材料としてナノギャップ素子の動作に望ましい導電材料を用いることが出来る。これにより第1領域135と第2領域235とその間の間隙gとでナノギャップメモリの主領域を構成することも出来る。
主領域とは、高抵抗と低抵抗の遷移電圧、抵抗値などメモリの電気特性が決められる領域をさす。
5）この場合、前記第2領域235、前記第1領域135はいずれも同一の金属を含む。該同一の金属は金、アルミニュウム、銅、白金、パラジュウム、チタン、ニッケルの中のから1つを選択することが望ましい。
6）更に前記第2領域235で前記第2貫通孔280を完全に封ずることにより、前記第1孔180を外部から気密封止する。
7）この気密封止は、前記第2貫通孔280上方を第3膜340で覆うことによっても達成することが出来る。
8）この場合の第3膜340は窒化シリコン膜または窒化シリコン膜を含む多層膜であることが望ましい。
9）前記外気から隔離された第1孔180は窒素、水素、ヘリウム、ネオン、アルゴン、キセノンから選択された1種以上のガスで満たされていることによりスイッチング特性の再現性を改善することが出来る。
10）本発明のメモリ素子Aは次の工程を含む製造技術で製造可能である。
基板10上に第1平面形状を有する第1導電膜130を設け、
該第1導電膜130上に第1絶縁膜110を設け、
該第1絶縁膜110上に第2平面形状を有する第2導電膜230を設け、
該第2平面形状の外側を含む位置に開口を有するエッチングマスクを第2導電膜230および第1絶縁膜110上に設け、
該エッチングマスク開口から該第1絶縁膜110を該第2導電膜230の一部の下にいたるまで横方向エッチングを行い、
該エッチングマスクを除去し、該開口を埋め戻す第4絶縁膜410を堆積する、
ことを少なくとも含むことを特徴とする前記メモリ素子Aの製造方法。
基板10上に第1平面形状を有する第1導電膜130を設け、
該第1導電膜130上に第1絶縁膜110を設け、
該第1絶縁膜110上に第2平面形状を有する第2導電膜230を設け、
該第2平面形状の外側を含む位置に開口を有するエッチングマスクを第2導電膜230および第1絶縁膜110上に設け、
該エッチングマスク開口から該第1絶縁膜110を該第2導電膜230の一部の下にいたるまで横方向エッチングを行い、
該エッチングマスクを除去し、該開口を埋め戻す第4絶縁膜410を堆積する、
ことを少なくとも含むことを特徴とする前記メモリ素子Aの製造方法。
前記第4絶縁膜410を堆積する技術は、スパッタ、基板表面に垂直方向に加速された前駆体を有するプラズマCVD（例えば平行平板型プラズマCVD装置）など方向性を有する堆積を実現するものを選択する。第1導電膜130と第2導電膜230間に形成された横穴179をすべて埋めないためにこの特性は重要である。
11）本発明のメモリ素子Bは次の工程を含む製造技術で製造可能である。
基板10上に前記第1導電膜130を設け、
前記第1導電膜130上に前記第1絶縁膜110を設け、
前記第1絶縁膜110上に前記第2導電膜230を設け、
該第2導電膜230中に前記第2貫通孔280を設け、
該第2貫通孔280をマスクとして前記第1絶縁膜110中に前記第1孔180を該第2貫通孔280の第2平面寸法より大きい第1平面寸法にエッチングし、
第1導電膜130と第2導電膜230とが該第1孔180を介して対向する間隙gを形成する
ことを特徴とする前記メモリ素子Bの製造方法。
基板10上に前記第1導電膜130を設け、
前記第1導電膜130上に前記第1絶縁膜110を設け、
前記第1絶縁膜110上に前記第2導電膜230を設け、
該第2導電膜230中に前記第2貫通孔280を設け、
該第2貫通孔280をマスクとして前記第1絶縁膜110中に前記第1孔180を該第2貫通孔280の第2平面寸法より大きい第1平面寸法にエッチングし、
第1導電膜130と第2導電膜230とが該第1孔180を介して対向する間隙gを形成する
ことを特徴とする前記メモリ素子Bの製造方法。
12）更に、
該第2貫通孔280上から第2領域235を形成する物質を堆積し、
該第2貫通孔280側面から第2領域235を成長させる。
該第2貫通孔280上から第2領域235を形成する物質を堆積し、
該第2貫通孔280側面から第2領域235を成長させる。
13）絶縁膜との接着性を確保するために、第1導電膜130と第1絶縁膜110または第2導電膜230と第1絶縁膜110との間にチタン、TiNなどのバリア層（第1上部接着兼バリア層133）または接着層231を設けることが出来る。この第1上部接着兼バリア層133または接着層231も含めて第1導電膜130、第2導電膜230とよぶ。
14）該第2領域235を形成する物質が導電物質であり、第2貫通孔280から該導電物質を前記第1孔180を経由して前記第1導電膜130上に第1領域135を形成することが出来る。11）記載のように第2領域235も形成されるから、第1領域135と第2領域235とその間の間隙gとで動作領域が形成されたメモリ素子を形成することが出来る。
15）前記第2領域235を形成する物質が金であり、第1導電膜130ないし第2導電膜230がAl等、金と接触して熱工程を経るともろい合金を作る場合はチタン等のバリア材料を第2貫通孔280上から堆積してのち、金を堆積する。
16）基板表面部分12へ選択素子20を設けた基板10上へ前記第1導電膜130を設け、前記第1導電膜130と該選択素子20とを電気接続してメモリアレイ構成のエレメントとすることが出来る。
17）さらに、前記選択素子20は少なくとも第1端子（第2配線17）および第2端子（第1配線16）を有し、前記第1導電膜130は第1端子上に直接または選択素子20に設けられた接続電極（ヴィアプラグおよび接続電極18）上に設けることによりメモリアレイ構成のエレメントとすることが出来る。
18）前記選択素子20は、アノードおよびカソードの一つを第1端子、アノードおよびカソードの他の一つを第2端子とする整流素子、または、ソース・ドレインの一方を第一端子、ゲートを第2端子とする電界効果トランジスタ、などを用いることが出来る。
本発明で「端子」とは上記素子例で例示すると、アノード、カソード、ソース、ドレイン、ゲートなど素子領域から外部へ接続可能な素子の構成部分を指し、半導体領域、導電領域、金属電極、等で構成される。
本発明で「端子」とは上記素子例で例示すると、アノード、カソード、ソース、ドレイン、ゲートなど素子領域から外部へ接続可能な素子の構成部分を指し、半導体領域、導電領域、金属電極、等で構成される。
19）たとえば前記メモリ素子を用いてメモリアレイ（メモリ素子アレイ）を得るためには次のように構成する。
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数のメモリ素子のそれぞれは、すくなくとも、
基板10と、
第1導電膜130と、
該第1導電膜130上に設けられた第1絶縁膜110と、
該第1絶縁膜110上に設けられた第2導電膜230と、
該第1絶縁膜110中に設けられた第1孔180と、
該第1導電膜130と該第2導電膜230との間に該第1孔180を介して設けられた間隙gと
からなり、
該基板10は基板表面部分12へ選択素子20が設けられ、
該選択素子20はすくなくとも第1端子（第2配線17）、第2端子（第1配線16）を有し、
該第1導電膜130を該基板10上に設け、
該第1導電膜130と該選択素子20の第1端子とを電気接続した
ことを特徴とするメモリ素子であり、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、
ことを特徴とするメモリアレイRA。
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数のメモリ素子のそれぞれは、すくなくとも、
基板10と、
第1導電膜130と、
該第1導電膜130上に設けられた第1絶縁膜110と、
該第1絶縁膜110上に設けられた第2導電膜230と、
該第1絶縁膜110中に設けられた第1孔180と、
該第1導電膜130と該第2導電膜230との間に該第1孔180を介して設けられた間隙gと
からなり、
該基板10は基板表面部分12へ選択素子20が設けられ、
該選択素子20はすくなくとも第1端子（第2配線17）、第2端子（第1配線16）を有し、
該第1導電膜130を該基板10上に設け、
該第1導電膜130と該選択素子20の第1端子とを電気接続した
ことを特徴とするメモリ素子であり、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、
ことを特徴とするメモリアレイRA。
20）メモリアレイを構成する要素としては、上記に例示したような本発明の各種メモリ素子を用いることが出来る。
21）たとえば、メモリ素子として上記メモリ素子Bを用いる場合、構成は下記のようになる。すなわち、
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数のメモリ素子のそれぞれは、すくなくとも、
基板10と、
第1導電膜130と、
該第1導電膜130上に設けられた第1絶縁膜110と、
該第1絶縁膜110上に設けられた第2導電膜230と、
該第1絶縁膜110中に設けられた第1孔180と、
該第1孔180上の第2導電膜230中に設けられた第2貫通孔280と、
該第1孔180中の該第1導電膜130上に設けられた導電性の第1領域135と、
該第2貫通孔280側面から延在する導電性の第2領域235と、
からなり、
該第1孔180の第1平面寸法は該第2貫通孔280の第2平面寸法より大きく、
該第1領域135と、該第2領域235と、該第1領域135と該第2領域235の間隙gとでメモリ素子の主動作領域が形成され、
該基板10は基板表面部分12へ選択素子20が設設けられ、
該選択素子20はすくなくとも第1端子（第2配線17）、第2端子（第1配線16）を有し、
該第1導電膜130を該基板10上に設け、
該第1導電膜130と該選択素子20の第1端子とが電気接続され、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子に接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、
ことを特徴とするメモリアレイRB。
第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数のメモリ素子のそれぞれは、すくなくとも、
基板10と、
第1導電膜130と、
該第1導電膜130上に設けられた第1絶縁膜110と、
該第1絶縁膜110上に設けられた第2導電膜230と、
該第1絶縁膜110中に設けられた第1孔180と、
該第1孔180上の第2導電膜230中に設けられた第2貫通孔280と、
該第1孔180中の該第1導電膜130上に設けられた導電性の第1領域135と、
該第2貫通孔280側面から延在する導電性の第2領域235と、
からなり、
該第1孔180の第1平面寸法は該第2貫通孔280の第2平面寸法より大きく、
該第1領域135と、該第2領域235と、該第1領域135と該第2領域235の間隙gとでメモリ素子の主動作領域が形成され、
該基板10は基板表面部分12へ選択素子20が設設けられ、
該選択素子20はすくなくとも第1端子（第2配線17）、第2端子（第1配線16）を有し、
該第1導電膜130を該基板10上に設け、
該第1導電膜130と該選択素子20の第1端子とが電気接続され、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子に接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、
ことを特徴とするメモリアレイRB。
22）このメモリアレイRBでは、メモリアレイ中の各メモリ素子の前記第2貫通孔280を前記第2領域235あるいは第3膜340で封じて、各メモリ素子の第1導電領域（第1領域135）と間隙gとを外気から遮断したメモリ素子を用いることも出来る。
23）上記メモリアレイでは、該第1グループの複数の配線層の1つと該第2グループの複数の配線層の1つとを選択することによりその2つの配線層の交差する部分に対応するメモリ素子を該複数のメモリ素子から選択することが出来る。
24）上記メモリアレイ中の各メモリ素子の前記第2導電膜230を第2方向へ延在させ、第2方向へ配置されたメモリ素子同士では連続させるが、第1方向では分離絶縁して、第2グループの複数配線層とすることが出来る。
基板表面部分12へ選択素子20、配線層などをもうけた基板10の更に表面へ本発明のメモリ素子、メモリアレイを設けることにより、選択素子20、メモリアレイの選択、制御回路、それらの配線層を製造するときの熱履歴に影響されること無く、本発明のメモリ素子、メモリアレイを集積することが出来る。
なお、該基板表面部分12へ選択素子20、配線層などをもうけた基板10の該表面はメモリ素子、メモリアレイを集積するまえにCMP（chemical-mechanical-polishing）工程等で平坦化することが望ましい。
なお、該基板表面部分12へ選択素子20、配線層などをもうけた基板10の該表面はメモリ素子、メモリアレイを集積するまえにCMP（chemical-mechanical-polishing）工程等で平坦化することが望ましい。
図2は本発明の素子構造Aの1実施例の断面図を示し、10は本発明のメモリ素子がその上に設けられる基板、130は第1導電膜、110は該第1導電膜130上に設けられた第1絶縁膜、180は該第1絶縁膜110中に設けられた第1孔、230は該第1絶縁膜110上に設けられた第2導電膜、410は該第1孔180を形成するときに開けられた縦穴（フォトレジスト開口内で、かつ第2導電膜230の外側の部分181）への埋め戻し絶縁膜（第4絶縁膜）である。
埋め戻しのときに第1孔180が残置し、第1導電膜130と第2導電膜230とが残置した第1孔180を介して間隙gを以って対向し、スイッチ動作を行うメモリ素子の主動作領域を形成する。
埋め戻しのときに第1孔180が残置し、第1導電膜130と第2導電膜230とが残置した第1孔180を介して間隙gを以って対向し、スイッチ動作を行うメモリ素子の主動作領域を形成する。
前記第1絶縁膜110は前記第1導電膜130と前記第2導電膜230が交差する部分の1部でメモリ素子がスイッチ動作をする程度に薄ければよく（具体的には、例えば、10nm前後またはそれ以下）、その他の部分ではそれより厚くして寄生容量を減少させるまたは信頼性を改善することが出来る。
この構造の製造方法は後に記す。
この構造の製造方法は後に記す。
図3は本発明の素子構造Bの1実施例の断面図を示し、10は本発明のメモリ素子がその上に設けられる基板、130は第1導電膜、110は該第1導電膜130上に設けられた第1絶縁膜、180は該第1絶縁膜110中に設けられた第1孔、230は該第1絶縁膜110上に設けられた第2導電膜、280は該第2導電膜230に設けられた第2貫通孔である。
前記第1絶縁膜110側面の対向する部分間の距離、すなわち前記第2貫通孔280の第2平面寸法の最小値をb、同じ断面で対応する前記第1孔180の第1平面寸法の最小値をa、第1絶縁膜110の厚さをt1、第1導電膜130と、第2導電膜230との間隙をgで示している。
この図では、間隙gはほぼ第1絶縁膜110の厚さt1で決まる。前記第1導電膜130と前記第2導電膜230が前記第1孔180中で対向する部分を有するためには図2においてa＞bが必要である。
この実施例では少なくとも第1孔180を設ける部分の該第1絶縁膜110の厚さを10nm前後に設計する必要がある。
この図では、間隙gはほぼ第1絶縁膜110の厚さt1で決まる。前記第1導電膜130と前記第2導電膜230が前記第1孔180中で対向する部分を有するためには図2においてa＞bが必要である。
この実施例では少なくとも第1孔180を設ける部分の該第1絶縁膜110の厚さを10nm前後に設計する必要がある。
図2、図3の実施例では前記第1導電膜130、前記第2導電膜230がAl、W等の導電膜であれば、本発明のメモリ素子からの引き出し配線としても用いることが出来る。また、前記第1導電膜130または前記第2導電膜230の前記第1絶縁膜110との界面にTi、TiNなどのバリア層（第1上部接着兼バリア層133）または接着層231を設けることがある。この場合は第1導電膜130と第2導電膜230はバリア層（第1上部接着兼バリア層133）と該接着層231が第1孔180を介して対向して間隙gを形成する。
該第1導電膜130と該第2導電膜230は延在させて本メモリ素子の引き出し配線、メモリアレイを構成する配線等の一部に用いることが出来る。
図4は本発明の素子構造Bの上記実施例に更に、前記第2貫通孔280の側面（前記第2導電膜230の断面）から第2領域235を延在させた例を示す。図4には前記第2貫通孔280を通って堆積するなどして前記第1導電膜130上に設けた第1領域135も示されている。
該第1領域135、該第2領域235ともに絶縁物質、導電物質いずれでも構成されるが、導電物質で構成される場合は、図4に示すように、メモリ素子の間隙gは該第1領域135と該第2領域235の距離で決まり、間隙gはほぼt1-hとなる。hは第1領域135の高さである。メモリ素子のスイッチングを生ずる間隙gは前記第1導電膜130と前記第2導電膜230の間隔で決まる間隙でなく、該第1領域135と該第2領域235の距離で決まる間隙である。
一方、絶縁物質で該第1領域135、該第2領域235が構成された場合は、メモリ素子のスイッチを生ずる間隙gは前記第1導電膜130と前記第2導電膜230の間隔で決まる間隙である。
一方、絶縁物質で該第1領域135、該第2領域235が構成された場合は、メモリ素子のスイッチを生ずる間隙gは前記第1導電膜130と前記第2導電膜230の間隔で決まる間隙である。
該第2領域235は前記第2貫通孔280上方から前記絶縁物質または導電物質（以後堆積物質と総称する）を堆積することによって形成されるが、前記第2貫通孔280を形成するときに設けたフォトレジスト41を残置したままこの堆積をすると、前記第2導電膜230上部に堆積することなく、第2領域235は第2導電膜230の断面から延在する形で形成される。該第2領域235を形成後このフォトレジスト41は除去される。
図5は、図4で前記第2領域235が前記第2貫通孔280側壁（前記第2導電膜230断面）から延在して接した場合の実施例を示す。この第2領域235を形成するときは、スパッタ、蒸着、CVD等の技術を用いる。そのときにフォトレジスト41が除去されていれば、第2導電膜230上にも同じ堆積物質の第2膜250が形成される。また、第2貫通孔280を通過して第1領域135も同時に堆積される。
上記の堆積技術によれば、第2貫通孔280側壁（第2導電膜230断面）から前記第2領域235は成長する。該第2膜250の厚さがｄとなったとき、該側壁から成長する第2領域235の厚さはsdとなる。sは1以下の係数でスパッタ、蒸着、CVDの順に1に近くなる。
このsdが第2貫通孔280の第2平面寸法の最小値ｂの1/2に達したとき、第2貫通孔280の第2平面方向が第2領域235で封鎖され、堆積物質は第1孔180内に入らないので、第1領域135の成長は止まり、第1領域135の高さhはb/(2s)で成長を停止し、第1領域135と第2領域235との間隙gは約t1-b/(2s)で停止する。第2領域235が第1孔180内に侵入している距離が無視できない場合は、それを更に引く必要がある。
このsdが第2貫通孔280の第2平面寸法の最小値ｂの1/2に達したとき、第2貫通孔280の第2平面方向が第2領域235で封鎖され、堆積物質は第1孔180内に入らないので、第1領域135の成長は止まり、第1領域135の高さhはb/(2s)で成長を停止し、第1領域135と第2領域235との間隙gは約t1-b/(2s)で停止する。第2領域235が第1孔180内に侵入している距離が無視できない場合は、それを更に引く必要がある。
第2領域235で第2貫通孔280が封じられて、第1領域135と第2領域235との間の間隙gが自動的に決まるという効果のほかに、この封止の程度が気体を通さないレベルの機密性があれば、外気と遮断されるので、self-passivationになる。
たとえ機密性が無くとも、この構造のメモリ素子では、メモリ素子の上に他の多層配線等の層を積層できるので設計の自由度が増す。
たとえ機密性が無くとも、この構造のメモリ素子では、メモリ素子の上に他の多層配線等の層を積層できるので設計の自由度が増す。
第2貫通孔280を封じる第2領域235に、空隙234（「巣」や微細なスリットなど）があって、第1領域135および間隙gの気密封止出来ない場合は、図6に示すように、第2貫通孔280または第2領域235を覆って第3膜340を設けて気密性を高めることが出来る。この第3膜340の望ましい膜として窒化シリコン膜を用いることが出来る。密度の高い窒化シリコン膜は水分を通過させない性質がある。図6中の図5までに説明したのと同一番号の部分はすでに説明したものと同じ構成要素である。
前記第2膜250が第2領域235を覆っていて、前記第1孔180の気密が確保されている場合は、該第3膜340は気密のためには必要ないが、前記第2膜250にも「巣」やスリットなどの空隙234がある場合は該第3膜340は気密確保のために必要で、該第3膜340は前記第2膜250と直接接することになる。
前記第2膜250が第2領域235を覆っていて、前記第1孔180の気密が確保されている場合は、該第3膜340は気密のためには必要ないが、前記第2膜250にも「巣」やスリットなどの空隙234がある場合は該第3膜340は気密確保のために必要で、該第3膜340は前記第2膜250と直接接することになる。
図7は基板表面部分12に選択素子20と配線（inter-connection）構造が形成された基板10上に本発明のメモリ素子が設けられた1実施例を示す。
11は半導体基板（11は、導電性基板やSOI等の表面に半導体薄膜を有する絶縁基板であっても良い。）で、21は半導体基板11表面（11が導電性基板である場合は該導電性基板表面、11がSOI等の表面に半導体薄膜を有する絶縁基板である場合は該半導体薄膜）に設けられた第1導電形の第1半導体領域、25は該第1半導体領域21表面に設けられた逆導電形の第2半導体領域、22は第1導電形で高不純物濃度を有する第1コンタクト領域、14は第1コンタクト領域22を介して第1半導体領域21へ接続される第1コンタクトプラグ、15は第2半導体領域25に接続される導電性の第2コンタクトプラグである。16は第1コンタクトプラグ14に接続される第1配線、17は第2コンタクトプラグ15に接続される第2配線、18は該第2配線17と第1導電膜130とを接続するヴィアプラグおよび接続電極である。
11は半導体基板（11は、導電性基板やSOI等の表面に半導体薄膜を有する絶縁基板であっても良い。）で、21は半導体基板11表面（11が導電性基板である場合は該導電性基板表面、11がSOI等の表面に半導体薄膜を有する絶縁基板である場合は該半導体薄膜）に設けられた第1導電形の第1半導体領域、25は該第1半導体領域21表面に設けられた逆導電形の第2半導体領域、22は第1導電形で高不純物濃度を有する第1コンタクト領域、14は第1コンタクト領域22を介して第1半導体領域21へ接続される第1コンタクトプラグ、15は第2半導体領域25に接続される導電性の第2コンタクトプラグである。16は第1コンタクトプラグ14に接続される第1配線、17は第2コンタクトプラグ15に接続される第2配線、18は該第2配線17と第1導電膜130とを接続するヴィアプラグおよび接続電極である。
この例では配線層は1層の例が示されているが、多層配線でもよい。多層配線の基板表面絶縁層13とヴィアプラグおよび接続電極18はCMP技術で平坦化されている。
その上に設けられた本発明のメモリ素子構造、構成要素番号は図5と同じである。
その上に設けられた本発明のメモリ素子構造、構成要素番号は図5と同じである。
（製造工程例1）
本発明のメモリ素子Aの製造工程の1例を次に示す。
図8に示すように、基板10上に第1導電膜130をCVDないしはスパッタ等によりに製膜する。
必要に応じてフォトリソグラフィまたは電子ビームリソグラフィなど公知の技術により必要な平面形状に加工する。
本発明のメモリ素子Aの製造工程の1例を次に示す。
図8に示すように、基板10上に第1導電膜130をCVDないしはスパッタ等によりに製膜する。
必要に応じてフォトリソグラフィまたは電子ビームリソグラフィなど公知の技術により必要な平面形状に加工する。
該基板10は半導体基板11（11は、絶縁基板や導電性基板などであっても良い。）で構成されるが、11が半導体基板、導電性基板の場合は、基板10表面に基板表面絶縁層13を設けておくことが多い。また、基板10の表面部分には半導体素子ないしは配線が形成された層（基板表面部分12）を予め設けておくことができる。これらの複合体を統合して本発明では基板10と呼ぶ。
第1導電膜130は基板10表面に設けた接着兼バリア効果をもつTiなどの第1下部バリア層131、基板10と反対側の表面に設けたTiNなどの第1上部接着兼バリア層133がある場合もW、Alなどの主第1導電膜132と統合して第1導電膜130と呼ぶ。
図9に示すように、前記第1導電膜130上に第1絶縁膜110を製膜する。該第1絶縁膜110は酸化シリコン膜、窒化シリコン膜等である。
更に、該第1絶縁膜110上に、第2導電膜230を製膜する。該第2導電膜230は該第1絶縁膜110によって必要とされる接着層231と主第2導電膜232からなるが、本発明ではこれらを総合して第2導電膜230と呼ぶ。
更に、該第1絶縁膜110上に、第2導電膜230を製膜する。該第2導電膜230は該第1絶縁膜110によって必要とされる接着層231と主第2導電膜232からなるが、本発明ではこれらを総合して第2導電膜230と呼ぶ。
図10に示すように、前記第2導電膜230上にフォトレジスト42を塗布、第2平面形状にフォトリソグラフィ工程でフォトレジストを成形して、それをマスクとして前記第2導電膜230を第2平面形状に成形する。
図11に示すように、前記第1絶縁膜110及び前記第2導電膜230上にフォトレジスト43（エッチングマスク）を塗布、フォトリソグラフィ工程で開口48を設け、開口48から第1絶縁膜110をエッチングする。このエッチングにはCF4等（窒素、アルゴン等による希釈適量の酸素が添加される場合が多い）のガスを用いた等方性プラズマエッチング技術を用いて、図11の矢印で示すような横方向のエッチングを行う。横方向エッチングの距離は第1絶縁膜110の厚さt1程度とする。これにより第2導電膜230下に横穴179が形成される。
この例ではエッチングマスクの役割はフォトレジストと一部第2導電膜230とが果たしている。フォトレジスト43の開口48と第2平面形状が重複しているからである。
この例ではエッチングマスクの役割はフォトレジストと一部第2導電膜230とが果たしている。フォトレジスト43の開口48と第2平面形状が重複しているからである。
図12に示すように、フォトレジストを除去したあとは、第2導電膜230下の横穴179が残る。
次に堆積方向性のある（基板に垂直方向には堆積するが、妨害物にさえぎられた陰部分への堆積は少ない）堆積技術、例えばスパッタ、方向性のあるプラズマCVDにより、前記開口48からエッチングした部分を第4絶縁膜410で埋め戻す。このとき、図13に示すように、フォトレジスト43の開口48内で、かつ（マスクになった）第2導電膜230の外側の部分181（縦穴）は埋め戻されるが、第2導電膜230下の横穴179の入り口から遠い部分は残置され、第1孔180が形成される。
この結果第1導電膜130と第2導電膜230とが第1孔180部分で間隙gをもって対向することによりスイッチ動作を行うメモリ素子が形成される。
この結果第1導電膜130と第2導電膜230とが第1孔180部分で間隙gをもって対向することによりスイッチ動作を行うメモリ素子が形成される。
（製造工程例2）
本発明のメモリ素子Bおよびその変形例の製造工程の1例を次に示す。
図14に示すように、基板10上に第1導電膜130をCVDないしはスパッタ等によりに製膜する。
必要に応じてフォトリソグラフィまたは電子ビームリソグラフィなど公知の技術により必要な平面形状に加工する。
本発明のメモリ素子Bおよびその変形例の製造工程の1例を次に示す。
図14に示すように、基板10上に第1導電膜130をCVDないしはスパッタ等によりに製膜する。
必要に応じてフォトリソグラフィまたは電子ビームリソグラフィなど公知の技術により必要な平面形状に加工する。
該基板10は半導体基板11（11は、絶縁基板や導電性基板などであっても良い。）で構成されるが、11が半導体基板、導電性基板の場合は、基板10表面に基板表面絶縁層13を設けておくことが多い。また、基板10の表面部分には半導体素子ないしは配線が形成された層（基板表面部分12）を予め設けておくことができる。これらの複合体を統合して本発明では基板10と呼ぶ。
第1導電膜130は基板10表面に設けた接着兼バリア効果をもつTiなどの第1下部バリア層131、基板10と反対側の表面に設けたTiNなどの第1上部接着兼バリア層133がある場合もW、Alなどの主第1導電膜132と統合して第1導電膜130と呼ぶ。
図15に示すように、前記第1導電膜130上に第1絶縁膜110を製膜する。該第1絶縁膜110は酸化シリコン膜、窒化シリコン膜等である。
更に、該第1絶縁膜110上に、第2導電膜230を製膜する。該第2導電膜230は該第1絶縁膜110によって必要とされる接着層231と主第2導電膜232からなるが、本発明ではこれらを総合して第2導電膜230と呼ぶ。
更に、該第1絶縁膜110上に、第2導電膜230を製膜する。該第2導電膜230は該第1絶縁膜110によって必要とされる接着層231と主第2導電膜232からなるが、本発明ではこれらを総合して第2導電膜230と呼ぶ。
図16に示すように、第2導電膜230上にフォトレジスト41を塗布、第2貫通孔280の平面形状にフォトリソグラフィ工程で開口をフォトレジスト41に設け、エッチングレートが第1絶縁膜110に対して小さく第2導電膜230に対しては大きいエッチャントを用いた反応性イオンエッチング（RIE）で第2導電膜230に第2貫通孔280を開ける。
次に図17のように、エッチングレートが第1絶縁膜110に対して大きくかつ方向性が少ないが第2導電膜230に対しては小さいエッチャントとエッチング手段（プラズマエッチングなど）の組み合わせで、または第1絶縁膜110が酸化シリコン膜の場合は緩衝弗酸水溶液（buffered HF）などで、すくなくとも第2貫通孔280をマスクにして（第2上部絶縁膜（図示せず）のあるときはフォトレジストもマスクにして）第1孔180を第1絶縁膜110中に開ける。このとき第1孔180の平面図形は第2貫通孔280のそれ以上の寸法となる。
この段階で図3のメモリ素子（場合により選択素子付）が形成される。
この段階で図3のメモリ素子（場合により選択素子付）が形成される。
前記第2貫通孔280、第1孔180を開けた後、図18に示すように、前記第2導電膜230上に第2領域235を形成する導電物質を堆積する。この導電物質と前記第2導電膜230との反応が心配される場合（例えば第2導電膜230または第1導電膜130がAｌで導電物質がAuの場合）は前もって前記第2導電膜230上または第1導電膜130上にTi等からなるバリア層233を堆積しておく。本発明ではこれも含めて第2領域235または第1領域135と総称する。
前記第2貫通孔280側面すなわち前記第2導電膜230側面には該第2導電膜230上面に堆積した第2膜250の厚さdのs倍（s≦1）の厚みの導電物質が堆積している。これが後に第2領域235となる。
前記第1孔180部分の第1導電膜130上にも同じ導電物質が図18のように堆積するため、第1領域135が形成される。この第1領域135の高さは第2膜250の厚さdとほぼ同一となる。
この状態では第1領域135と第2領域235との間の間隙gはt1-dとなる。ここでt1は第1絶縁膜110の厚さである。
この段階で図4のメモリ素子（場合により選択素子付）が形成される。
前記第1孔180部分の第1導電膜130上にも同じ導電物質が図18のように堆積するため、第1領域135が形成される。この第1領域135の高さは第2膜250の厚さdとほぼ同一となる。
この状態では第1領域135と第2領域235との間の間隙gはt1-dとなる。ここでt1は第1絶縁膜110の厚さである。
この段階で図4のメモリ素子（場合により選択素子付）が形成される。
上記導電物質の堆積を続け、第2膜250の厚さdがa/2sとなったとき、図19に示されるように、第2貫通孔280は上記導電物質により形成された第2領域235で充填され、閉じてしまう。第2貫通孔280からの第1孔180への導電物質の堆積は停止し、第1領域135の高さhはほぼｂ/2sで停止する。ここで第2平面寸法の最小値ｂは第2貫通孔280の狭い部分の寸法である。
該第2領域235と第1領域135間にはギャップg＝t1-b/2s が形成され、この間隙g（ギャップ）を収容している第1孔180部分は第2領域235で外側から隔てられている。
ギャップは自動的に決定され、それ以上導電物質を第2導電膜230上に堆積しても変化しない。例えばs=0.7のとき、第1絶縁膜110の厚さt1=30nm、第2平面寸法の最小値b=35nmの場合、間隙g=5nmとなる。
該第2領域235と第1領域135間にはギャップg＝t1-b/2s が形成され、この間隙g（ギャップ）を収容している第1孔180部分は第2領域235で外側から隔てられている。
ギャップは自動的に決定され、それ以上導電物質を第2導電膜230上に堆積しても変化しない。例えばs=0.7のとき、第1絶縁膜110の厚さt1=30nm、第2平面寸法の最小値b=35nmの場合、間隙g=5nmとなる。
上記の製造工程の実施例では、第2貫通孔280の平面寸法はメモリ素子の間隙gを決める一要因となるので、目標となる寸法になるよう制御される必要があるが、第1孔180の平面寸法はa＞bが満足されれば厳密に制御される必要はない。
この段階で、図5または図7のメモリ素子が形成される。
この段階で、図5または図7のメモリ素子が形成される。
以上説明した本発明によれば、従来のメモリ素子の作成方法に用いられていた斜め蒸着の技術と異なり、大口径ウエファでも、多数ウエファを同時に加工してもスイッチング電気特性の分布の少ないメモリ素子、メモリアレイが得られる。
また、以上説明した本発明によれば、メモリ素子の電極間間隙gは第1導電膜130と第2導電膜230を隔てる第1絶縁膜110の厚さt1で原則決められる。従来技術と異なり、電極を構成する導電物質の堆積（蒸着）角度、堆積膜厚によらない。
また、以上説明した本発明によれば、第2領域235を形成する材料としてナノギャップ素子の動作に望ましい導電材料を用いて、第2貫通孔280の側面から導電性の第2領域235を成長させ、第1孔180中の第1導電膜130上に導電性の第1領域135を成長させることより、第2貫通孔280の第2平面寸法と第1孔180の高さでスイッチ動作をするメモリ素子の間隙gを自動的に決めることが出来る。
また、以上説明した本発明によれば、第2領域235で第2貫通孔280を閉鎖することにより、または第3膜340で第2貫通孔280を覆うことにより、第1孔180を外気と遮断することが出来るのでメモリ素子1つ1つを外気から保護できる。このためスイッチング特性の再現性をより確実に維持することが出来る。
また、以上説明した本発明によれば、上記のメモリ素子ごとに外気との遮断が可能であるので、ウエファレベルの試験を空気中で行うことが出来る。
また、以上説明した本発明によれば、LSIの配線技術になじむ（compatible）プロセス技術で製造可能となる。
以上本発明の実施例を記したが、本発明はこの実施例に限らず、本発明の概念に沿って公知の技術により作られた他の実施例も本発明の範囲に含まれる。
10 基板
11 半導体基板（または、絶縁基板や導電性基板など）
12 基板表面部分
13 基板表面絶縁層
14 第1コンタクトプラグ
15 第2コンタクトプラグ
16 第1配線
17 第2配線
18 ヴィアプラグおよび接続電極
20 選択素子
21 第1半導体領域
22 第1コンタクト領域
25 第2半導体領域
41 フォトレジスト
42 フォトレジスト
43 フォトレジスト
48 開口
110 第1絶縁膜
130 第1導電膜
131 第1下部バリア層
132 主第1導電膜
133 第1上部接着兼バリア層
135 第1領域
179 横穴
180 第1孔
181 フォトレジスト開口内で、かつ第2導電膜の外側の部分
230 第2導電膜
231 接着層
232 主第2導電膜
233 バリア層
234 空隙
235 第2領域
250 第2膜
280 第2貫通孔
340 第3膜
410 第4絶縁膜
a 第1平面寸法の最小値
b 第2平面寸法の最小値
d 第2膜の厚さ
h 第1領域の高さ
g 間隙
t1 第1絶縁膜の厚さ
11 半導体基板（または、絶縁基板や導電性基板など）
12 基板表面部分
13 基板表面絶縁層
14 第1コンタクトプラグ
15 第2コンタクトプラグ
16 第1配線
17 第2配線
18 ヴィアプラグおよび接続電極
20 選択素子
21 第1半導体領域
22 第1コンタクト領域
25 第2半導体領域
41 フォトレジスト
42 フォトレジスト
43 フォトレジスト
48 開口
110 第1絶縁膜
130 第1導電膜
131 第1下部バリア層
132 主第1導電膜
133 第1上部接着兼バリア層
135 第1領域
179 横穴
180 第1孔
181 フォトレジスト開口内で、かつ第2導電膜の外側の部分
230 第2導電膜
231 接着層
232 主第2導電膜
233 バリア層
234 空隙
235 第2領域
250 第2膜
280 第2貫通孔
340 第3膜
410 第4絶縁膜
a 第1平面寸法の最小値
b 第2平面寸法の最小値
d 第2膜の厚さ
h 第1領域の高さ
g 間隙
t1 第1絶縁膜の厚さ
Claims (20)
- 第1導電膜と第1絶縁膜と第2導電膜とで少なくとも構成される積層構造を有するメモリ素子において、
第1絶縁膜中に設けられた第1孔を介して、該第1導電膜と該第2導電膜の対向部分を設け、
該第1導電膜と、
該第2導電膜と、
該第1孔内の第1導電膜と第2導電膜との間隙と、
で少なくとも構成され、
前記第1絶縁膜には前記第1孔を含む開口が設けられ、
前記第1孔の側面は、前記第1絶縁膜の断面と、前記開口のうちの該第1孔以外の部分を埋め戻す第4絶縁膜の側面と、からなることを特徴とするメモリ素子。 - 第1導電膜と第1絶縁膜と第2導電膜とで少なくとも構成される積層構造を有するメモリ素子において、
第1絶縁膜中に設けられた第1孔を介して、該第1導電膜と該第2導電膜の対向部分を設け、
該第1導電膜と、
該第2導電膜と、
該第1孔内の第1導電膜と第2導電膜との間隙と、
で少なくとも構成され、
さらに
前記第2導電膜中に第2貫通孔を設け、
該第2貫通孔は前記第1孔上に位置し、第1孔より平面形状が小さく、
前記第2貫通孔の側面は互いに対向する第1部分と第2部分とを有し、該第1部分から該第2部分に延在するとともに、該第2部分から該第1部分に延在する第2領域を設けたこと
を特徴とするメモリ素子。 - 請求項2記載のメモリ素子において、
前記延在した第2領域を互いに接触させることにより、前記第2貫通孔を前記第2領域でほぼ塞いだこと
を特徴とするメモリ素子。 - 請求項2記載のメモリ素子において、
前記第2領域は導電物質からなり、
前記第1孔内の前記第1導電膜の少なくとも一部の上に該導電物質からなる第1領域を設け、
第1領域と第2領域とその間の間隙とで動作領域が形成されたこと
を特徴とするメモリ素子。 - 前記導電物質は金、アルミニュウム、銅、白金、パラジュウム、チタン、ニッケルの中のから1つを選択した金属を含むことを特徴とする請求項4記載のメモリ素子。
- 更に前記第2領域で前記第2貫通孔を完全に封ずることにより、前記第1孔を外部から気密封止したことを特徴とした請求項3記載のメモリ素子。
- 前記第2貫通孔上方で覆う第3膜を設けた
ことを特徴とする請求項2または請求項3記載のメモリ素子。 - 前記第3膜は窒化シリコン膜または窒化シリコン膜を含む多層膜であることを特徴とする請求項7記載のメモリ素子。
- 前記第1孔は窒素、水素、ヘリウム、ネオン、アルゴン、キセノンから選択された1種以上のガスで満たされていることを特徴とする請求項6または請求項7記載のメモリ素子。
- 基板上に第1平面形状を有する第1導電膜を設け、
該第1導電膜上に第1絶縁膜を設け、
該第1絶縁膜上に第2平面形状を有する第2導電膜を設け、
該第2平面形状の外側および該第2平面形状の一部を含む位置に開口を有するエッチングマスクを第2導電膜および第1絶縁膜上に設け、
該エッチングマスク開口から該第1絶縁膜に開口をエッチングし、
該第2導電膜の一部の下にいたるまで横方向エッチングを行い、
該エッチングマスクを除去し、該第1絶縁膜開口を埋め戻す第4絶縁膜を堆積し、
該第1導電膜と該第2導電膜との間に第1孔を残置し、
第1導電膜と第2導電膜との間隙を該第1孔を介して形成することを
特徴とする、該第1導電膜と該第2導電膜と該間隙とで構成されるメモリ素子の製造方法。 - 基板上に第1導電膜を設け、
該第1導電膜上に第1絶縁膜を設け、
該第1絶縁膜上に第2導電膜を設け、
該第2導電膜中に第2貫通孔を設け、
該第2貫通孔をマスクとして該第1絶縁膜中に第1孔を該第2貫通孔の第2平面寸法より大きい第1平面寸法にエッチングし、
第1導電膜と第2導電膜との間隙を該第1孔を介して形成することを
特徴とする、該第1導電膜と該第2導電膜と該間隙とで構成されるメモリ素子の製造方法。 - さらに該第2貫通孔上から第2領域を形成する物質を堆積し、
該第2貫通孔側面から第2領域を形成することを特徴とする
請求項11記載のメモリ素子の製造方法。 - 基板上に第1導電膜を設け、
該第1導電膜上に第1絶縁膜を設け、
該第1絶縁膜上に第2導電膜を設け、
該第2導電膜中に第2貫通孔を設け、
該第2貫通孔をマスクとして前記第1絶縁膜中に第1孔を該第2貫通孔の第2平面寸法より大きい第1平面寸法にエッチングし、
該第2貫通孔上から導電物質を堆積し、
該第2貫通孔から該第1孔を経由して前記第1導電膜上に第1領域を形成し、
該第2貫通孔側面から延在する第2領域を形成し、
該第1領域と、該第2領域と、該第1領域と該第2領域の間隙とでメモリ素子の主動作領域が形成されることを特徴とするメモリ素子の製造方法。 - 前記第2領域を形成する導電物質が金であり、バリア材料を第2貫通孔上から堆積してのち、金を堆積することを特徴とする請求項13記載のメモリ素子の製造方法。
- 表面部分へ選択素子を設けた基板と、請求項1から請求項9までのうちいずれか1項記載のメモリ素子とからなり、前記第1導電膜と該選択素子とを電気接続したことを特徴とするメモリアレイ構成のエレメント。
- 前記選択素子は少なくとも第1端子および第2端子を有し、
前記第1導電膜は第1端子上に直接または選択素子に設けられた電極上に設けられたことを特徴とする請求項15記載のメモリアレイ構成のエレメント。 - 第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数の請求項16記載のメモリアレイ構成エレメントからなり、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、ことを特徴とするメモリアレイ。 - 第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数のメモリ素子のそれぞれは、すくなくとも、
基板と、
第1導電膜と、
該第1導電膜上に設けられた第1絶縁膜と、
該第1絶縁膜上に設けられた第2導電膜と、
該第1絶縁膜中に設けられた第1孔と、
該第1導電膜と該第2導電膜との間に該第1孔を介して設けられた間隙と、
からなり、
該基板は表面部分へ選択素子が設けられ、
該選択素子はすくなくとも第1端子、第2端子を有し、
該第1導電膜を該基板上に設け、
該第1導電膜と該選択素子の第1端子とが電気接続され、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、ことを特徴とするメモリアレイ。 - 第1方向へ延在する第1グループの複数の配線層と該第1方向と交差する第2方向へ延在する第2グループの複数の配線層と該第1方向と該第2方向へ配置された複数のメモリ素子からなり、
該複数のメモリ素子のそれぞれは、すくなくとも、
基板と、
第1導電膜と、
該第1導電膜上に設けられた第1絶縁膜と、
該第1絶縁膜上に設けられた第2導電膜と、
該第1絶縁膜中に設けられた第1孔と、
該第1孔上の第2導電膜中に設けられた第2貫通孔と、
該第1孔中の該第1導電膜上に設けられた導電性の第1領域と、
該第2貫通孔側面から延在する導電性の第2領域と、
からなり、
該第1孔の第1平面寸法は該第2貫通孔の第2平面寸法より大きく、
該第1領域と、該第2領域と、該第1領域と該第2領域の間隙とでメモリ素子の主動作領域が形成され、
該基板は表面部分へ選択素子が設けられ、
該選択素子はすくなくとも第1端子、第2端子を有し、
該第1導電膜を該基板上に設け、
該第1導電膜と該選択素子の第1端子とが電気接続され、
該第1グループの複数の配線層の1つが該複数のメモリ素子の1つの該選択素子の第2端子に接続され、
該第2グループの複数の配線層の1つが該メモリ素子の1つの該第2導電膜と接続された、ことを特徴とするメモリアレイ。 - 前記複数メモリ素子の前記各第2導電膜を第2方向へ延在させ、第2方向へ配置されたメモリ素子同士では連続させるが、第1方向では分離絶縁して、第2グループの複数配線層としたことを特徴とする請求項17、18、19のうちの何れか1項記載のメモリアレイ。
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