JP5393675B2 - スローウェーブ伝送線路 - Google Patents

Description

本発明は、情報端末等の無線通信装置にて使用する伝送線路に関し、特に、小型・低損失な特性を有する伝送線路に関するものである。

近年、ミリ波帯を用いた無線通信への期待が高まっている。ミリ波帯の無線通信技術を民生用途に使用するためには、小型・低コスト化が必要である。従来、ミリ波帯のＲＦ回路の製造に、ＧａＡｓのような高価な材料を用いたプロセスが適用されていた。

ところで、ミリ波帯のＲＦ（Radio Frequency）回路の製造に、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスを適用できれば、ミリ波帯のＲＦ回路の製造コストを抑えることができる。しかしながら、増幅器等の回路をミリ波帯で構成する場合、整合回路などの回路を分布定数回路で設計すると、トランジスタなどのアクティブ素子に対して、伝送線路などのパッシブ回路の面積が大きくなる。その結果、回路を小型化することが困難であった。

一般に、伝送線路を小型化する技術として、スローウェーブ構成が知られている。
例えば、伝送線路の信号線及びグランド線に対して垂直なストリップラインをダミーグランド（Dummy Ground）として用い、グランド線と同電位のストリップラインとを、信号線に近づける構成が提案されている（例えば、特許文献１参照）。

図８は、上述の伝送線路の構成を示した図である。信号線１４及びグランド線１６ａ、１６ｂに垂直なストリップライン（Strip Lines）３０をダミーグランドとして用いている。この構成により、グランド線と同電位のダミーグランドを信号線に近づけて伝送線路のキャパシタンスを増加させることができる。また、この構成では、ストリップラインが信号線と直交することで電流が流れないため、グランド線１６ａ、１６ｂと信号線１４とから構成される伝送線路のインダクタンス（Inductance）Ｌを減少させることがない。したがって、伝送線路中の波長を短くし、小型化することが可能となる。

日本国特開２００７−３０６２９０号公報

しかしながら、上述の従来の伝送線路の構成では、ダミーグランドとして用いているストリップライン幅とストリップライン間隔が１：１の割合で配置されているので、伝送線路の特性インピーダンスが低くなる。上述の伝送線路の構成を、例えば、ＭＭＩＣ（Micro wave Monolithic Integrated Circuit）の入出力ポートに用いられるような、５０Ωインピーダンスが必要な箇所に適用すると、損失が非常に大きくなるという課題がある。

本発明の目的は、伝送線路において、波長短縮を図ると同時に、小型でありながら低損失なスローウェーブ伝送線路（Slow Wave Transmission Line）を提供することである。

本発明のスローウェーブ伝送線路は、第１のインピーダンス線路と、前記第１のインピーダンス線路の線路長よりも長い線路長を有する第２のインピーダンス線路を含み、前記第１のインピーダンス線路のインピーダンスよりも高いインピーダンスを有する前記第２のインピーダンス線路とを繰り返し配置することで形成される信号線と、グランド線と、前記グランド線に接続し、前記信号線と交差するストリップラインと、を有する。

上記構成によれば、伝送線路を低損失かつ小型化することができ、半導体集積回路を安価でかつ性能を上げることができる。

また、上記スローウェーブ伝送線路において、前記信号線、前記グランド線、及び前記ストリップラインは、半導体基板上に形成された複数の導電層及び絶縁層から構成され、かつ、前記第１のインピーダンス線路は、前記複数の導電層のうち、最上位導電層に形成され、前記信号線の一部を形成する信号線路と、前記最上位導電層に形成され、前記グランド線の一部を形成するグランドと、前記最上位導電層の一つ下の導電層に形成された、前記ストリップラインを形成するエアブリッジと、前記グランドと前記エアブリッジとを接続するビアと、を有する。

上記構成によれば、ＣＭＯＳプロセス等の半導体プロセスで製造される半導体基板上に製造される伝送線路のインピーダンスを低インピーダンス化することができ、スローウェーブ伝送線路の波長短縮効果を増大させ、伝送線路を小型化することができる。

また、上記スローウェーブ伝送線路において、前記信号線、前記グランド線、及び前記ストリップラインは、半導体基板上に形成された複数の導電層及び絶縁層から構成され、かつ、前記第１のインピーダンス線路は、前記複数の導電層のうち、最上位導電層に形成され、前記信号線の一部を形成する信号線路と、前記最上位導電層に形成され、前記グランド線の一部を形成するグランドと、前記複数の導電層のうち、少なくとも一つの導電層で形成され、前記信号線路の一部を形成する補助信号線路であって、前記信号線路の下部に形成される前記補助信号線路と、前記補助信号線路を形成する導電層の一つ下の導電層に形成され、前記ストリップラインを形成するエアブリッジと、前記グランドと前記エアブリッジとを接続するビアと、前記信号線路と前記補助信号線路とを接続する短絡ビアと、を有する。

上記構成によれば、ＣＭＯＳプロセス等の半導体プロセスで製造される半導体基板上に製造される伝送線路のインピーダンスを、さらに低インピーダンス化させることができ、スローウェーブ伝送線路の波長短縮効果をさらに増大させ、伝送線路をさらに小型化することができる。

また、上記スローウェーブ伝送線路において、前記信号線、前記グランド線、及び前記ストリップラインは、半導体基板上に形成された複数の導電層及び絶縁層から構成され、かつ、前記第２のインピーダンス線路は、前記複数の導電層のうち、最上位導電層に形成され、前記信号線の一部を形成する信号線路と、最下位メタル層に形成され、前記グランド線の一部を形成するグランドと、を有する。

上記構成によれば、ＣＭＯＳプロセス等の半導体プロセスで製造される半導体基板上に製造される伝送線路のインピーダンスを、高インピーダンス化させることができ、スローウェーブ伝送線路の波長短縮効果を増大させ、伝送線路を小型化することができる。

また、上記スローウェーブ伝送線路において、前記信号線、前記グランド線、及び前記ストリップラインは、半導体基板上に形成された複数の導電層及び絶縁層から構成され、かつ、前記第２のインピーダンス線路は、前記複数の導電層のうち、最上位導電層より下層の導電層に形成され、前記信号線の一部を形成する信号線路と、前記複数の導電層のうち、最下位導電層に形成され、前記グランド線の一部を形成するグランドと、を有する。

上記構成によれば、ＣＭＯＳプロセス等の半導体プロセスで製造される半導体基板上に製造される伝送線路のインピーダンスを、さらに高インピーダンス化させることができ、スローウェーブ伝送線路の波長短縮効果をさらに増大させ、伝送線路をさらに小型化することができる。

上記スローウェーブ伝送路は、前記第１のインピーダンス線路を形成する信号線路内にスリットを設けた構成を有する。

上記構成によれば、低インピーダンス線路（第１のインピーダンス線路）の線路幅をＣＭＯＳプロセスルールに縛られることなく設定できるため、低インピーダンス線路のインピーダンス値の自由度が増え、スローウェーブ伝送線路としての更なる小型化が可能となる。

上記スローウェーブ伝送線路では、前記スローウェーブ伝送線路を分岐又は合成する２分岐回路において、前記スローウェーブ伝送線路と当該２分岐回路のインピーダンスを合わせるように調整する機能を有するインピーダンス調整素子を設ける。

上記構成によれば、分岐部でのインピーダンスずれによる損失を抑えることができ、スローウェーブ伝送線路を用いた小型・低損失な回路を構成することができる。

上記スローウェーブ伝送線路では、前記スローウェーブ伝送線路を折り曲げた構成において、折り曲げ部の内側と外側の位相回転量を調整できる位相調整素子を付加する。

上記構成によれば、折り曲げ部における内側と外側の位相回転量を調整することができるため、低損失にスローウェーブ伝送線路を折り曲げることができる。

また、スローウェーブ伝送線路を用いて半導体集積回路を製造すれば、半導体集積回路を小型、安価に生産することが可能となる。

本発明のスローウェーブ伝送線路によれば、第１のインピーダンス線路と、第１のインピーダンス線路のインピーダンスよりも高いインピーダンスである第２のインピーダンス線路とを、交互に配置することで波長短縮効果を有するスローウェーブ伝送線路構成とすることができ、さらに第２のインピーダンス線路と第１のインピーダンス線路の線路長の比を調整することで、トータルのインピーダンスをほぼ５０Ωにして低損失化することができるため、小型でありながら低損失な伝送線路を形成することができる。

本発明の実施の形態１に係るスローウェーブ伝送線路の概略構成を示す（ａ）斜視図、及び（ｂ）上面図 本発明の実施の形態１に係るスローウェーブ伝送線路の原理を示す概念図 本発明の実施の形態１に係るスローウェーブ伝送線路の特性の一例を示す図 本発明の実施の形態１に係るスローウェーブ伝送線路の特性の一例を示す図 本発明の実施の形態１に係るスローウェーブ伝送線路を形成する低インピーダンス線路構造の断面図（ａ）及び高インピーダンス線路構造の断面図（ｂ）であり、（ａ）は図１（ｂ）のＶａ−Ｖａ線に沿った断面図であり、（ｂ）は図１（ｂ）のＶｂ−Ｖｂ線に沿った断面図 本発明の実施の形態２に係るスローウェーブ伝送線路を形成する低インピーダンス線路構造の断面図（ａ）及び高インピーダンス線路構造の断面図（ｂ） 本発明の実施の形態３に係るスローウェーブ伝送線路を形成する低インピーダンス線路構造の断面図（ａ）及び高インピーダンス線路構造の断面図（ｂ） 従来の伝送線路の概略構成図 実施の形態４に係るスローウェーブ伝送線路を上面から見た概略構造図 実施の形態５に係るスローウェーブ伝送線路を上面から見た概略構造図 ９０度ベンド構造を適用した実施の形態５に係るスローウェーブ伝送線路 図１０において、実施の形態５に係るスローウェーブ伝送線路の信号線路１０３ａをＴ分岐状に接続した図 実施の形態６に係るスローウェーブ伝送線路を上面から見た概略構造図

以下、本発明の実施の形態について、図面を参照して説明する。

本実施の形態では、複数の導電層、絶縁層、半導体層等の堆積し、エッチングを所望のパターンで行うＣＭＯＳプロセスを想定しているが、本発明はこれに限るものでなく、種々の半導体プロセスにも適用可能である。

また、本発明の実施の形態においては、伝送線路(Transmission Line)をコプレナ線路（Coplanar Line）として説明し、その構成としては、少なくとも複数の導電層、絶縁層で構成される。なお、導電層としては、メタル層以外にも、ポリシリコンあるいは種々の導電膜も適用可能である。また、メタル層の材質も、アルミニウムあるいは銅などの種々の金属を用いることができる。

（実施の形態１）
図１は、本発明の実施の形態１に係るスローウェーブ伝送線路１００の概略構造図である。図１（ａ）は斜視図であり、図１（ｂ）は上面図である。

図１（ｂ）に示すように、スローウェーブ伝送線路１００は、低インピーダンス線路１０２（本発明でいう、第１のインピーダンス線路）と、低インピーダンス線路１０２に接続される高インピーダンス線路１０３（本発明でいう、第２のインピーダンス線路）で構成されている。

図１（ａ）に示すように、低インピーダンス線路１０２は、信号線路１０２ａ、グランド１０２ｂ、エアブリッジ１０２ｃで構成されている。エアブリッジ１０２ｃは、低インピーダンス線路１０２の下部に位置する。また、高インピーダンス線路１０３は、信号線路１０３ａ、グランド１０３ｂで構成されている。ビア１０２ｄは、低インピーダンス線路１０２のグランド１０２ｂとエアブリッジ１０２ｃとを接続する。

低インピーダンス線路１０２において、信号線路１０２ａとグランド１０２ｂは、コプレナ線路を形成する。エアブリッジ１０２ｃは、後述するように、コプレナ線路の両側のグランド１０２ｂを同電位に揃えるために用いられるが、特許文献１、図８で説明でしたダミーグランドを構成するストリップラインとしての役割も果たす。

すなわち、このような構成によって、グランド１０２ｂと同電位の、エアブリッジ１０２ｃを構成するストリップラインを信号線路１０２ａに近づけることができ、伝送線路のキャパシタンスを増加することができる。また、エアブリッジ１０２ｃのストリップラインは信号線路１０２ａと直交しているので電流は流れず、信号線路１０２ａとグランド１０２ｂとから構成されるインダクタンスを減少させることがない。

高インピーダンス線路１０３において、後述するように、信号線路１０３ａとグランド１０３ｂは、エアブリッジ１０２ｃを経て、垂直方向に離れた状態で配置されている。このような構成により、所定のインピーダンスが確保される。

図１に示す本発明の実施の形態１に係るスローウェーブ伝送線路１００の動作を、以下に説明する。

図２は、本発明の実施の形態１に係るスローウェーブ伝送線路１００の概念図である。図２に示すように、本発明の実施の形態１に係るスローウェーブ伝送線路１００の信号線路は、低インピーダンス線路１０２の信号線路１０２ａと、低インピーダンス線路１０２の信号線路１０２ａに接続される高インピーダンス線路１０３の信号線路１０３ａとを、交互に繰り返し配置する。

ここで、低インピーダンス線路１０２の信号線路１０２ａ (線路長 Ｌ２)と高インピーダンス線路１０３の信号線路１０３ａ（線路長 Ｌ１）との繰り返し構造の１周期長をＬ（＝Ｌ１+Ｌ２）とすると、低インピーダンス線路１０２の線路長Ｌ２より、高インピーダンス線路１０３の線路長Ｌ１の方が長くなるように設定する。以下、このように線路長を設定する理由を、低インピーダンス線路の線路長Ｌ２と高インピーダンス線路の線路長Ｌ１とを、１：１の割合で繰り返す構成で、信号線路を形成した場合と比較しながら説明する。

一般に、ＣＭＯＳプロセスを用いて伝送線路を形成するときは、表皮効果あるいは導体損を考慮して、メタルの厚さが最も厚い最上位層を用いて伝送線路を形成する。

最上位層のメタルを用いて伝送線路を形成する場合、例えば信号線路幅を広くし、または、信号線路に対してグランドの距離を近づけることで、１０Ω程度の低インピーダンス線路を実現することができる。一方、高インピーダンス線路は、低インピーダンス線路に比べて、信号線路幅を狭くする必要がある。しかし、信号線路幅を小さくする際には、信号線路形成プロセスの制約等が存在し、信号線路幅の極小化には限界があるため、実際には、９０Ω程度の高インピーダンス線路しか実現困難である。

そして、図２のように、低インピーダンス線路（インピーダンス Ｚｌ、線路長 Ｌ２）と高インピーダンス線路 (インピーダンスＺｈ、線路長 Ｌ１)を、線路長Ｌ２と線路長Ｌ１との比を１：１の割合で、信号線路の繰り返し構造を形成する。一般的な例のように、高インピーダンス線路のインピーダンスＺｈが９０Ω、低インピーダンス線路のインピーダンスＺｌが１０Ωの場合、信号線路全体でのインピーダンスは、√（Ｚｌ×Ｚｈ）＝３０Ω程度となり、５０Ω線路としては使用困難である。このように、従来の方法では、信号線路の高インピーダンス化には、一定の限界があった。

しかしながら、本実施の形態１によれば、低インピーダンス線路１０２の線路長Ｌ２と高インピーダンス線路１０３の線路長Ｌ１との比を変化させることで、信号線路全体（上記信号線路の繰り返し構造の１周期分）のインピーダンスを調整することができる。

例えば、上述の場合と同じように、高インピーダンス線路１０３のインピーダンスＺｈが９０Ω、低インピーダンス線路１０２のインピーダンスＺｌが１０Ωの場合であっても、高インピーダンス線路１０３の線路長Ｌ１を、低インピーダンス線路１０２の線路長Ｌ２より、長く設定することにより、信号線路全体のインピーダンスを５０Ωに近づけることができ、５０Ω線路として使用することが可能となる（図２参照）。

図３に、高インピーダンス線路の信号線路の線路長Ｌ１と低インピーダンス線路の信号線路の線路長Ｌ２との比に対する、信号線路の損失（縦軸左）及び信号線路全体（上記信号線路の繰り返し構造の１周期分）のインピーダンス（縦軸右）を、シミュレーションした結果を示す。ここでは、高インピーダンス線路の信号線路の線路長Ｌ１と低インピーダンス線路の信号線路の線路長Ｌ２との比を、「Ｄｕｔｙ ｃｙｃｌｅ＝Ｌ１／（Ｌ１＋Ｌ２）」（横軸）とし、信号線路の損失は、１波長当たりに換算する。

図３に示す実線Ａは、本実施の形態１のＤｕｔｙ ｃｙｃｌｅに対する信号線線路の損失を示しており、実線Ｂは、本実施の形態１のＤｕｔｙ ｃｙｃｌｅに対する信号線路全体のインピーダンスを示す。また、図３に示す実線Ｃは、通常の５０Ω線路のＤｕｔｙ ｃｙｃｌｅに対する信号線路の損失を示しており、その損失は２.１ｄＢ／λで一定である。

図３の実線Ｂ及び実線Ｃより、Ｄｕｔｙ ｃｙｃｌｅを０．８程度とすると、伝送線路全体のインピーダンスをほぼ５０Ωにでき、かつ、線路損失もほぼ２．１ｄＢ／λと、通常の５０Ω線路の場合と同程度に損失を抑えることができることがわかる。したがって、Ｄｕｔｙ ｃｙｃｌｅを適切に設定すれば、線路損失を、通常の５０Ω線路とほぼ同程度に抑えることができる。

また、図４に、高インピーダンス線路の信号線路の線路長Ｌ１と低インピーダンス線路の信号線路の線路長Ｌ２との比に対する波長短縮効果（縦軸）を、シミュレーションした結果を示す。

図３と同様に、図４では、高インピーダンス線路の信号線路の線路長Ｌ１と低インピーダンス線路の信号線路の線路長Ｌ２との比を、「Ｄｕｔｙ ｃｙｃｌｅ＝Ｌ１／（Ｌ１＋Ｌ２）」（横軸）とする。また、図４の波長短縮率（縦軸）は、通常の５０Ω線路の波長λ０と比較したときの波長短縮率（λ／λ０）を示す。図４に示すように、Ｄｕｔｙ ｃｙｃｌｅを０．８に設定した場合、波長短縮効果を０．６８程度にできる。

図３及び図４に示すシミュレーションの結果に基づき、本実施の形態１では、信号線路全体の線路インピーダンスが、ほぼ５０Ωとなるように、Ｄｕｔｙ ｃｙｃｌｅを設定する。これにより、通常の５０Ω線路のＤｕｔｙ ｃｙｃｌｅに対する損失とほぼ同じ損失でありながら、波長を約３２％短縮できることがわかる。したがって、本実施の形態１では、小型でありながら低損失な５０Ω伝送線路を達成することができる。

次に、実施の形態１において、ＣＭＯＳプロセスにおける低インピーダンス線路２と高インピーダンス線路３の構成例について、図５を参照しながら説明する。

図５（ａ）に、実施の形態１における低インピーダンス線路２の断面図、図５（ｂ）に実施の形態１における高インピーダンス線路３の断面図をそれぞれ示す。

図５に示すように、低インピーダンス線路１０２の信号線路１０２ａ、及びグランド１０２ｂは、それぞれＣＭＯＳプロセスの最上位層（Ｍｎ層）のメタルを使用して形成する。さらに、エアブリッジ１０２ｃは、信号線路１０２ａと垂直となるよう、最下層（Ｍ１層）から最上位層より１層低いＭｎ−１層までを使用して形成する。そして、グランド１０２ｂとエアブリッジ１０２ｃを、ビア１０２ｄを用いて接続する。

通常、エアブリッジ１０２ｃは、コプレナ線路（Coplanar Line）の両側のグランド１０２ｂを同電位に揃えるために用いられる。また、エアブリッジ１０２ｃは、信号線路１０２ａへの影響を最小限とするために、最下位層（図５（ａ）ではＭ１）に配置されるのが一般的である。しかしながら、本実施の形態１では、エアブリッジ１０２ｃをＭ１層からＭｎ−１層を用いて形成して、エアブリッジ１０２ｃと信号線路間の容量を大きくしている。結果として低インピーダンス線路１０２を構成することが可能となる。

また、信号線路１０２ａとグランド１０２ｂの間隔Ｇ２は、例えばＣＭＯＳプロセスで規定される最小ギャップまで狭めることでより低インピーダンス化することができる。

一方、高インピーダンス線路１０３では、信号線路１０３ａをＭｎ層に配置し、グランド１０３ｂはＭ１層に配置する。このとき、信号線路１０３ａの幅Ｗ１は、ＣＭＯＳプロセスで規定される最小線路幅まで狭くし、さらに信号線路１０３ａとグランド１０３ｂの間隔Ｇ１は可能な限り広くすることで高インピーダンス化することができる。

ここで、通常、コプレナ線路のグランド１０３ｂには電流が生じる。そのため、線路の低損失化のためには、コプレナ線路のグランド１０３ｂは、信号線路１０３ａと同じＭｎ層に配置するのが一般的である。しかしながら、波長短縮効果をより高めるためには、高インピーダンス線路１０３のインピーダンスを可能な限り高くすることが有効となる。

本実施の形態１の構成においては、波長短縮効果をより高めるために、コプレナ線路のグランド１０３ｂをＭ１層に配置することで信号線路１０３ａとの距離を大きくした構成としているが、図３の特性結果により、損失においても通常の５０Ω線路とほぼ同等の損失が得られていることから、コプレナ線路のグランド１０３ｂをＭ１層に配置しても損失の劣化は見られていない。

これは、高インピーダンス線路１０３において、グランド１０３ｂがほぼ寄与しておらず、信号線路１０３ａのみによるインダクタとして動作しているためである。そのため、グランド１０３ｂは高インピーダンス線路１０３の構成要素としては不要となるが、高インピーダンス線路１０３の前後の低インピーダンス線路１０２の各グランド１０２ｂを接続するためには必要となる。

次に、低インピーダンス線路１０２及び高インピーダンス線路１０３の寸法について説明する。

ＣＭＯＳプロセスにはメタルデンシティルールと呼ばれる規則があり、ＣＭＯＳチップ上において各層のメタルの占める割合を規定する規則である。このルールは、半導体チップにおけるメタルの偏った配置を禁じるルールである。具体的には、このルールは、チップ内において決められた値（ミニマムデンシティ）より低いメタル密度を禁止する。同様に、マキシマムデンシティも定めている。そして、メタル密度は、このマキシマムデンシティを超えて配置されることも禁じられている。

例えば、Ａミクロン四方においてメタルの占める面積をＢ％以上Ｃ％以下のように規定している。そこで、メタルの面積が足りない場合は、ダミーメタルを配置することによってルールを満足させなければならない。しかしながら、一般的にダミーメタルは伝送線路の特性を劣化させるため、ダミーメタルのない伝送線路が望ましい。

ここで、低インピーダンス線路１０２のエアブリッジ１０２ｃの長さがＬ２、幅がＷ２であるとすると、各層におけるエアブリッジ１０２ｃの面積はそれぞれ（Ｌ２×Ｗ２）となる。低インピーダンス線路１０２の前後には高インピーダンス線路１０３が配置されており、高インピーダンス線路１０３の下部にはエアブリッジは存在しない。

よって、本実施の形態１において、スローウェーブ伝送線路１００の繰り返し構造の１周期分では、長さＬ，幅Ｗの中に、メタル面積が（Ｌ２×Ｗ）存在することとなる。そのため、低インピーダンス線路１０２の下部に配置されたエアブリッジ１０２ｃの面積（Ｌ２×Ｗ）がデンシティルールを満足していれば、ダミーメタルを配置する必要がなく、伝送線路の特性を劣化させることがない。すなわち、Ａミクロン四方において、次の（式１）を満たすように低インピーダンス線路１０２及び高インピーダンス線路１０３の線路長を設定すれば良い。

本実施の形態１によれば、ＣＭＯＳプロセスで作成される半導体基板上に、低インピーダンス線路１０２と高インピーダンス線路１０３とを繰り返し配置したスローウェーブ伝送線路１００の構成において、高インピーダンス線路１０３の線路長Ｌ１を低インピーダンス線路１０２の線路長Ｌ２よりも長くし、トータルのインピーダンスをほぼ５０Ωとする。これにより、低損失かつ波長短縮効果を有するスローウェーブ伝送線路を実現できる。

さらに、低インピーダンス線路１０２の構成として信号線路１０２ａとグランド１０２ｂを最上位層で形成すると共に、信号線路１０２ａを構成する層の、より下の複数の層を用いてエアブリッジ１０２ｃを形成し、高インピーダンス線路１０３の構成として信号線路１０３ａを最上位層で形成すると共にグランド１０３ｂを最下層で形成する。これにより、ＣＭＯＳプロセスで作成される半導体基板上で、低インピーダンス線路１０２と高インピーダンス線路１０３とを構成することが可能となる。

さらに、低インピーダンス線路１０２の線路長Ｌ２と高インピーダンス線路１０３の線路長Ｌ１との比を、ＣＭＯＳプロセスのデンシティルールを満足するように、上述の（式１）に基づき設定する。これにより、ダミーメタルを配置する必要が無くなり、伝送特性を劣化させずにスローウェーブ伝送線路１００を構成することが可能となる。

さらに、本実施の形態１で示したスローウェーブ伝送線路を有する半導体集積回路を構成する。これにより、整合回路などを集中定数化が困難なミリ波帯等における、パッシブ回路の小型化を図ることができ、結果として半導体集積回路を小型化することが可能となる。

なお、本実施の形態１では、エアブリッジ１０２ｃをＭ１層からＭｎ−１層まで配置する構成としたが、エアブリッジ１０２ｃをＭｋ層（Ｋ≧２）からＭｎ−１層までに配置する構成としても良い。但し、高インピーダンス線路１０３のグランド１０３ｂはＭｋ層に配置する必要がある。高インピーダンス線路１０３のグランド１０３ｂが、各低インピーダンス線路１０２のグランド１０２ｂを接続する役割を持っているためである。

（実施の形態２）
図６は、本願発明の実施の形態２に係るスローウェーブ伝送線路２００の構造を示す図であり、図６（ａ）は低インピーダンス線路の断面図、図６（ｂ）は高インピーダンス線路の断面図をそれぞれ示す。図６において、実施の形態１と同じ構成を有する部分については、その説明を省略する。

図６において、補助信号線路２０４は、低インピーダンス線路２０２（本発明でいう、第１のインピーダンス線路）の信号線路２０２ａの下部に配置されている。短絡ビア２０５は、低インピーダンス線路２０２の信号線路２０２ａと補助信号線路２０４とを接続する。高インピーダンス線路（本発明でいう、第２のインピーダンス線路）については、実施の形態１と同様の構成であり、その説明を省略する。

以上のような構成において、その動作を説明する。低インピーダンス線路２０２の信号線路２０２ａ下部に補助信号線路２０４を形成し、信号線路２０２ａと補助信号線路２０４を短絡ビア２０５で接続する場合に、補助信号線路２０４をＭ２層からＭｎ−１層まで配置する。これにより、Ｍ２層からＭｎ層までを信号線路として使用することになる。このとき、エアブリッジ２０２ｃはＭ１層に存在するため、エアブリッジ２０２ｃと信号線路間の容量値は、Ｍ２層に配置された補助信号線路２０４とエアブリッジ２０２ｃ間の容量値で決まることとなる。なお、グランド２０２ｂは、エアブリッジ２０２ｃが信号線路２０２ａに対して垂直となるように、Ｍｎ−１層からＭ２層のメタル層及びビア２０２ｄを介してエアブリッジ２０２ｃと接続される。

通常、ＣＭＯＳプロセスにおいて、トップメタルはメタル厚が厚い分、Ｍｎ層とＭｎ−１層の間隔も大きくなっているが、各層のメタル間隔は最下層に近いほど小さくなるので、信号線路が最下層に近いほど、エアブリッジとの間の容量値を大きく取ることができる。

ここで、本実施の形態２では、上述のように、最下層に近いＭ２層まで補助信号線路２０４を配置しているので、エアブリッジ２０２ｃと信号線路間の容量値を、本実施の形態１よりも大きくすることができ、その結果、本実施の形態１よりもより低インピーダンス化が可能となる。

以上のように、本実施の形態２では、本実施の形態１と同様、信号線路全体の線路インピーダンスがほぼ５０Ωとなるように、Ｄｕｔｙ ｃｙｃｌｅを設定すると、通常の５０Ω線路のＤｕｔｙ ｃｙｃｌｅに対する損失とほぼ同じ損失でありながら、波長短縮効果を得ることができる。さらに、本実施の形態２によれば、補助信号線路２０４を低インピーダンス線路２０２の信号線路２０２ａ下部に配置し、信号線路２０２ａと補助信号線路２０４を短絡ビアで接続する構成とすることで、スローウェーブ伝送線路２００を構成する低インピーダンス線路２０２を低インピーダンス化することができ、図４に示す通常の５０Ω線路の波長λ０と比較した場合の実施の形態１の波長短縮効果よりも、大きな波長短縮効果を得ることができる。

また、本実施の形態２では、本実施の形態１と同様に、ＣＭＯＳプロセスのデンシティルールを満足するように、具体的には、上述の（数式１）に基づき低インピーダンス線路２０２の線路長Ｌ２と高インピーダンス線路２０３の線路長Ｌ１の比を設定する。これにより、ダミーメタルを配置する必要が無くなり、伝送特性を劣化させずにスローウェーブ伝送線路２００を構成することが可能となる。

さらに、本実施の形態２で示したスローウェーブ伝送線路を有する半導体集積回路を構成する。これにより、整合回路などを集中定数化が困難なミリ波帯等における、パッシブ回路の小型化を図ることができ、結果として半導体集積回路を小型化することが可能となる。

なお、本実施の形態２においては、補助信号線路２０４をＭ２層からＭｎ−１層まで配置する構成について言及したが、これに限らず、例えばＭｍ層からＭｎ−１層（Ｍは２以上）を用いて構成されておれば良く、それに伴ってエアブリッジ２０２ｃをＭ１層からＭｍ−１層を用いて形成するような構成としても良い。

また、本実施の形態２においては、補助信号線路２０４と信号線路２０２ａを短絡ビアで接続する構成について説明したが、短絡ビアを用いず、各層の補助信号線路２０４が信号線路２０２ａと接続しない構成としても、各層の補助信号線路間の容量がつくため、波長短縮効果を見込むことは可能である。

（実施の形態３）
図７は実施の形態３に係るスローウェーブ伝送線路３００の構造を示す図であり、図７（ａ）は低インピーダンス線路の断面図、図７（ｂ）は高インピーダンス線路の断面図をそれぞれ示す。図７において、実施の形態２と同じ構成を有する部分については説明を省略する。

図７において、低インピーダンス線路３０２（本発明でいう、第１のインピーダンス線路）は、Ｍｎ層に形成された信号線路３０２ａと、Ｍｎ層に形成されたグランド３０２ｂ、及びＭ１層に形成されたエアブリッジ３０２ｃで構成される。グランド３０２ｂとエアブリッジ３０２ｃは、Ｍｎ−１層からＭ２層のメタル層及びビア３０２ｄを介して接続される。なお、グランド３０２ｂは、エアブリッジ３０２ｃが信号線路３０２ａに対して垂直となるように、Ｍｎ−１層からＭ２層のメタル層及びビア３０２ｄを介してエアブリッジ３０２ｃと接続される。また、高インピーダンス線路３０３（本発明でいう、第２のインピーダンス線路）は、Ｍｎ−１層に形成された信号線路３０６及びＭ１層に形成されたグランド３０３ｂで構成されている。

以上のような構成で、その動作を説明する。通常、ＣＭＯＳプロセスにおいては下位層の方が線路幅を狭くすることができる。そのため高インピーダンス線路３０３の信号線路３０６を、下位層のＭｎ−１層に配置して、線路幅Ｗ１をより細くすると、信号線路の高インピーダンス化が可能である。このとき、低インピーダンス線路３０２は、信号線路３０２ａと補助信号線路３０４とを、短絡ビア３０５を用いて、接続した構成としておく必要がある。

以上のように、本実施の形態３では、本実施の形態１と同様、信号線路全体の線路インピーダンスが、ほぼ５０Ωとなるように、Ｄｕｔｙ ｃｙｃｌｅを設定する。これにより、通常の５０Ω線路のＤｕｔｙ ｃｙｃｌｅに対する損失とほぼ同じ損失でありながら、波長短縮効果を得ることができる。

さらに、本実施の形態３によれば、高インピーダンス線路３０３の信号線路３０６は、Ｍｎ−１層を用いて形成する。これにより、高インピーダンス線路３０３のインピーダンスをより高くすることができ、図４に示す通常の５０Ω線路の波長λ０と比較した場合の実施の形態１の波長短縮効果よりも大きな波長短縮効果を得ることできる。

また、本実施の形態３では、本実施の形態１と同様に、ＣＭＯＳプロセスのデンシティルールを満足するように、具体的には、上述の（数式１）に基づき、低インピーダンス線路３０２の線路長Ｌ２と高インピーダンス線路３０３の線路長Ｌ１の比を設定する。これにより、ダミーメタルを配置する必要が無くなり、伝送特性を劣化させずにスローウェーブ伝送線路３００を構成することが可能となる。

さらに、本実施の形態３で示したスローウェーブ伝送線路を有する半導体集積回路を構成する。これにより、整合回路などを集中定数化が困難なミリ波帯等における、パッシブ回路の小型化を図ることができ、結果として半導体集積回路を小型化することが可能となる。

なお、本実施の形態３においては、Ｍｎ−１層に信号線路３０６を配置する構成について言及したが、これに限らず、Ｍ１層からＭｎ−１層のどの層を用いても良い。

（実施の形態４）
図９は、実施の形態４に係るスローウェーブ伝送線路４００を上面から見た概略構造図である。図９において、４０２ｅは信号線路１０２ａ内に設けたスリットであり、Ｍｎ層に構成されている。その他の構成については実施の形態１と同じ構成であるため説明を省略する。

以上のような構成で、以下その動作を説明する。一般に、低インピーダンス線路１０２のインピーダンスを低くするためには信号線路１０２ａの幅を広げることで対応できるが、ＣＭＯＳではプロセスルールにより一定以上の幅の線路を作成することが困難である。そのため、低インピーダンス線路１０２のインピーダンス下限はＣＭＯＳのプロセスによって決定されてしまう。

しかしながら、図９に示すように、低インピーダンス線路１０２を構成する信号線路１０２ａの内部にスリット４０２ｅを設けることによって低インピーダンス線路１０２の信号線路１０２ａの幅がＣＭＯＳのプロセスルールに縛られることなく、自在に設計することが可能となる。なお、スリット４０２ｅは信号線路１０２ａに対して縦・横方向共に中心に配置することで信号線路１０２ａの端を流れる電流にもほとんど影響を及ぼすことないため、低損失な線路を実現できる。

以上のように、本実施の形態によれば、低インピーダンス線路１０２の信号線路１０２ａ内にスリット４０２ｅを設ける構成とすることで、低インピーダンス線路１０２のインピーダンスをＣＭＯＳプロセスに縛られることなく自由に選択することができ、結果として波長短縮効果を寄り大きくすることが可能となる。

なお、本実施の形態においては、Ｍｎ層における信号線路１０２ａ内にスリット４０２ｅを設ける構成について説明したが、実施の形態２に示すような補助信号線路２０４についても同様の構成が取れることは言うまでもない。

（実施の形態５）
図１０は実施の形態５に係るスローウェーブ伝送線路５００を上面から見た概略構造図である。図１０において、５０７は伝送線路を分配する２分岐回路である。その他の構成は実施の形態１と同じであるため説明を省略する。

以上のような構成で、以下その動作を説明する。通常、伝送線路を用いた整合回路を形成する場合、Ｔ分岐などを用いた分岐回路が必要となるが、伝送線路にスローウェーブ伝送線路５００を用いる場合、単純な分岐回路の構成を取ることが難しい。そのため、図１０に示すように２分岐回路５０７を用いることで３方向のスローウェーブ伝送線路５００を無理なく接続することができる。

ここで、本実施の形態のスローウェーブ伝送線路５００の特性インピーダンスは低インピーダンス線路１０２のインピーダンスと高インピーダンス線路１０３のインピーダンスで決定され、例えば、スローウェーブ伝送線路１００としてのインピーダンスがＺ０である場合、２分岐回路５０７のそれぞれのポートのインピーダンスもＺ０となるように設計することでインピーダンスの不連続をなくすことができ、低損失な分岐回路を構成することができる。なお、２分岐回路５０７内においてグランドが不連続となる箇所にエアブリッジ５０８を追加することによって両サイドのグランド電位を合わせることができる。

以上のように、本実施の形態によれば、スローウェーブ伝送線路５００を用いて分配回路を構成する際に、スローウェーブ伝送線路５００のインピーダンスＺ０と同じポートインピーダンスを持つ２分岐回路５０７を用いることによって、低損失に分配回路を構成することができ、小型・低損失な半導体集積回路を構成することが可能となる。

なお、本実施の形態では、２分岐回路の場合について説明したが、２分岐回路以外にも例えば、図１１に示すような９０度ベンド構造にも適用可能である。

また、図１２に示すように、各スローウェーブ伝送線路５００の信号線路１０３ａをＴ分岐状に接続させ、そのときのインピーダンスを調整できるようにインピーダンス調整素子５０９を付加する形としても良い。このとき、インピーダンス調整素子５０９としては、各スローウェーブ伝送線路５００に対して、それぞれ左右対称となるように配置することが望ましい。

（実施の形態６）
図１３は実施の形態６に係るスローウェーブ伝送線路６００を上面から見た概略構造図である。図１３において、６１０はベンド部における内側と外側の位相差を調整するための位相調整素子である。

以上のような構成で、以下その動作を説明する。ＣＭＯＳ上で回路面積を小さくするために、伝送線路を折り曲げることが一般的に行われるが、線路を折り曲げる際には、折り曲げ部の内側と外側で電気長が異なるため、両側の位相の回転量が異なり、結果として左右のバランスが崩れて損失が大きくなる。

そこで、図１３に示すように、折り曲げ部における外側に位相調整素子６１０を付加することで、折り曲げ部の外側の位相回転量を調整し、折り曲げ部の内側の位相回転量と合わせるようにすることで、折り曲げ部の影響を小さくすることが可能となる。ここで、位相調整素子６１０は、Ｍｎ層とＭｎ−１層で構成されており、信号線路１０３ａまでの距離を変えることによって、折り曲げ部の外側の位相回転量を調整している。

以上のように、本実施の形態によれば、スローウェーブ伝送線路６００を用いて線路を折り曲げる際に、折り曲げ部の外側に位相調整素子６１０を付加することによって、低損失に線路を折り曲げることができ、小型・低損失な半導体集積回路を構成することが可能となる。

本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。

本出願は、２００８年７月１５日出願の日本特許出願（特願２００８−１８３７０８）、に基づくものであり、その内容はここに参照として取り込まれる。

本発明に係るスローウェーブ伝送線路は、波長短縮効果を有しながら低損失な伝送線路を実現できるという有利な効果を奏し、ミリ波帯のような高周波帯におけるＣＭＯＳプロセス等を用いた半導体集積回路における伝送線路として有用である。

１００、２００、３００ スローウェーブ伝送線路
１０２ 低インピーダンス線路
１０２ａ、２０２ａ、３０２ａ 信号線路
３０６ 信号線路
１０２ｂ、２０２ｂ グランド
１０３ｂ、２０３ｂ、３０３ｂ グランド
１０２ｃ、２０２ｃ、３０２ｃ エアブリッジ
１０２ｄ、２０２ｄ、３０２ｄ ビア
１０３ 高インピーダンス線路
１０３ａ、２０３ａ 信号線路
１０４、２０４、３０４ 補助信号線路
２０５、３０５ 短絡ビア

Claims (9)

1. 第１のインピーダンス線路と、前記第１のインピーダンス線路の線路長よりも長い線路長を有する第２のインピーダンス線路を含み、前記第１のインピーダンス線路のインピーダンスよりも高いインピーダンスを有する前記第２のインピーダンス線路とを繰り返し配置することで形成される信号線と、
   グランド線と、
   前記グランド線に接続し、前記信号線と交差するストリップラインと、を有するスローウェーブ伝送線路。
2. 前記信号線、前記グランド線、及び前記ストリップラインは、半導体基板上に形成された複数の導電層及び絶縁層から構成され、
   前記第１のインピーダンス線路は、
   前記複数の導電層のうち最上位導電層に形成され、前記信号線の一部を形成する信号線路と、
   前記最上位導電層に形成され、前記グランド線の一部を形成するグランドと、
   前記最上位導電層の一つ下の導電層に形成された、前記ストリップラインを形成するエアブリッジと、
   前記グランドと前記エアブリッジとを接続するビアと、を有する請求項１に記載のスローウェーブ伝送線路。
3. 前記信号線、前記グランド線、及び前記ストリップラインは、半導体基板上に形成された複数の導電層及び絶縁層から構成され、
   前記第１のインピーダンス線路は、
   前記複数の導電層のうち最上位導電層に形成され、前記信号線の一部を形成する信号線路と、
   前記最上位導電層に形成され、前記グランド線の一部を形成するグランドと、
   前記複数の導電層のうち少なくとも一つの導電層で形成され、前記信号線路の一部を形成する補助信号線路であって、前記信号線路の下部に形成される前記補助信号線路と、
   前記補助信号線路を形成する導電層の一つ下の導電層に形成され、前記ストリップラインを形成するエアブリッジと、
   前記グランドと前記エアブリッジとを接続するビアと、
   前記信号線路と前記補助信号線路とを接続する短絡ビアと、を有する請求項１に記載のスローウェーブ伝送線路。
4. 前記信号線、前記グランド線、及び前記ストリップラインは、半導体基板上に形成された複数の導電層及び絶縁層から構成され、
   前記第２のインピーダンス線路は、
   前記複数の導電層のうち最上位導電層に形成され、前記信号線の一部を形成する信号線路と、
   最下位メタル層に形成され、前記グランド線の一部を形成するグランドと、を有する請求項１から３のいずれか１項に記載のスローウェーブ伝送線路。
5. 前記信号線、前記グランド線、及び前記ストリップラインは、半導体基板上に形成された複数の導電層及び絶縁層から構成され、
   前記第２のインピーダンス線路は、
   前記複数の導電層のうち最上位導電層より下層の導電層に形成され、前記信号線の一部を形成する信号線路と、
   前記複数の導電層のうち最下位導電層に形成され、前記グランド線の一部を形成するグランドと、を有する請求項１から３のいずれか１項に記載のスローウェーブ伝送線路。
6. 前記第１のインピーダンス線路を形成する信号線路内にスリットを設けた構成を有する請求項１に記載のスローウェーブ伝送線路。
7. 前記スローウェーブ伝送路を分岐又は合成する２分岐回路において、前記スローウェーブ伝送路と当該２分岐回路のインピーダンスを合わせるように調整する機能を有するインピーダンス調整素子を設けたことを特徴とする請求項１に記載のスローウェーブ伝送線路。
8. 前記スローウェーブ伝送線路を折り曲げた構成において、折り曲げ部の内側と外側の位相回転量を調整できる位相調整素子を付加したことを特徴とする請求項１に記載のスローウェーブ伝送線路。
9. 請求項１から８のいずれか１項に記載のスローウェーブ伝送線路を用いることを特徴とする半導体集積回路。

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