JP5373245B2 - トランジスタおよび基板に電流経路を形成する方法並びに携帯型電子デバイス - Google Patents
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Description
(1) 第1の伝導型を有する基板上に形成されたトランジスタであって、
前記基板の表面に形成された第2の伝導型を有する第1の不純物領域と、
前記基板の表面に形成され、かつ前記第1の領域から間隔を開けて配置された前記第2の伝導型を有する第2の不純物領域と、
前記第1の不純物領域と前記第2の不純物領域の間の前記基板の表面に形成された穴とを備えるトランジスタ。
(2) 前記穴の上に形成された第1の誘電体領域と、
前記第1の誘電体領域の上に形成された第1の電極と、
前記第1の電極の上に形成された第2の誘電体領域と、
前記第2の誘電体領域の上に形成された第2の電極とを備える(1)に記載のトランジスタ。
(3) 前記第1の電極がメモリ・セルのフローティング・ゲートであり、さらに前記第2の電極がメモリ・セルの制御ゲートである(2)に記載のトランジスタ。
(4) 前記基板の表面に形成された前記第2の伝導型を有する第3の不純物領域であって、前記穴に隣接しかつ前記第2の領域と電気的に接触している第3の不純物領域を備え、前記第1及び第2の不純物領域が前記基板の表面から第1の深さを有し、前記第3の不純物領域が前記基板の表面から前記第1の深さと異なった第2の深さを有し、前記第1の深さが前記第2の深さよりも大きく、さらに、前記穴が、前記第2の深さよりも大きくかつ前記第1の深さよりも小さな第3の深さを有する(1)に記載のトランジスタ。
(5) 第1の伝導型を有する基板に電流経路を形成する方法であって、
第2の伝導型を有する不純物領域を形成するステップであって、前記不純物領域が前記基板の表面から第1の深さまで延びているものであるステップと、
前記不純物領域に穴を形成するステップと、
前記穴の内面に第1の誘電体層を形成するステップと、
前記誘電体層に隣接して前記穴に第1の電極を形成するステップとを備える方法。
(6) 前記第1の深さよりも大きな第2の深さまで前記穴を形成し、前記第1の電極の上に前記第1の誘電体層から間隔を開けて配置された第2の誘電体層を形成し、さらに前記第2の誘電体層に隣接して第2の電極を形成するステップを備える(5)に記載の方法。
(7) 前記第1の電極がメモリ・セルのフローティング・ゲートであり、さらに前記第2の電極がメモリ・セルの制御ゲートである(6)に記載の方法。
(8) 処理装置、及び
第1の伝導型を有する基板上に形成され、かつ前記処理装置に結合されたメモリ・セルのアレイを備える携帯型電子デバイスであって、前記アレイの各メモリ・セルが、
前記基板の表面に形成された第2の伝導型を有する第1の不純物領域と、
前記基板の表面に形成され、かつ前記第1の領域から間隔を開けて配置された、前記第2の伝導型を有する第2の不純物領域と、
前記第1の不純物領域と前記第2の不純物領域の間の前記基板の表面に形成された穴とを備える携帯型電子デバイス。
(9) 前記各メモリ・セルが、前記基板の表面に形成された前記第2の伝導型を有する第3の不純物領域を備え、前記第3の不純物領が、前記穴に隣接し、かつ前記第2の領域と電気的に接触している(8)に記載の携帯型電子デバイス。
(10) 第1の伝導型を有する基板に電流経路を形成する方法が開示される。本方法は、第2の伝導型を有しかつ基板の表面から第1の深さまで延びる不純物領域(314)を形成することを含む。不純物領域に穴(350)を形成する。穴の内面に第1の誘電体層(360〜364)を形成する。誘電体層に隣接して穴の中に第1の電極(306)を形成する。
306 第1の多結晶シリコン・ゲート(フローティング)
308 ソース領域
310 ゲート酸化膜層
314 N+領域(不純物領域)
316 ドレイン領域
320 二酸化珪素分離領域
322 基板(P型)
350 穴
360、362、364 第1の誘電体(トンネル・ゲート酸化膜)
Claims (7)
- 第1の伝導型を有する基板上に形成されたEEPROMメモリ・セルであって、
前記基板の表面に形成された第2の伝導型を有する第1の不純物領域と、
前記基板の表面に形成され、かつ前記第1の不純物領域から間隔を開けて配置された、前記第2の伝導型を有する第2の不純物領域と、
前記第1の不純物領域と前記第2の不純物領域の間の前記基板の表面に形成された穴と、
前記穴の上及び前記第2の不純物領域の一部の上の前記基板の表面の上に形成されたトンネル・ゲート酸化膜と、
前記基板の表面に形成された第2の伝導型を有する第3の不純物領域であって、前記穴に隣接し、前記第2の不純物領域に電気的に接触し、前記穴の深さよりも浅い深さを有する、前記第3の不純物領域と、
を含み、
前記トンネル・ゲート酸化膜が前記穴の側壁に沿って連続的に変化する厚みを有し、前記連続的に変化する厚みが前記第3の不純物領域内の正味のドナー濃度に対応する、
EEPROMメモリ・セル。 - 前記トンネル・ゲート酸化膜の上に形成された第1の電極と、
前記第1の電極の上に形成された第2の誘電体領域と、
前記第2の誘電体領域の上に形成された第2の電極と、
を含む、請求項1に記載のEEPROMメモリ・セル。 - 前記第1の電極がメモリ・セルのフローティング・ゲートであり、さらに前記第2の電極がメモリ・セルの制御ゲートである、請求項2に記載のEEPROMメモリ・セル。
- 前記第1及び第2の不純物領域が前記基板の表面から第1の深さを有し、
前記第3の不純物領域が前記基板の表面から前記第1の深さと異なった第2の深さを有し、
前記第1の深さが前記第2の深さよりも大きく、さらに、
前記穴が、前記第2の深さよりも大きくかつ前記第1の深さよりも小さな第3の深さを有する、
請求項1に記載のEEPROMメモリ・セル。 - 第1の伝導型を有する基板に電流経路を形成する方法であって、
第2の伝導型を有する不純物領域を形成するステップであって、前記不純物領域が前記基板の表面から第1の深さまで延びている、ステップと、
前記不純物領域に前記第1の深さよりも大きな第2の深さまで穴を形成するステップと、
前記穴の内面にトンネル・ゲート酸化膜を形成するステップと、
前記トンネル・ゲート酸化膜に隣接して前記穴に第1の電極を形成するステップと、
前記第1の電極の上に前記トンネン・ゲート酸化膜から間隔を開けて配置された第2の誘電体層を形成するステップと、
前記第2の誘電体層に隣接して第2の電極を形成するステップと、
を含み、
前記トンネル・ゲート酸化膜が前記穴の側壁に沿って連続的に変化する厚みを有し、前記連続的に変化する厚みが前記不純物領域内の正味のドナー濃度に対応し、前記電流経路が前記トンネル・ゲート酸化膜を介して形成される、方法。 - 前記第1の電極がメモリ・セルのフローティング・ゲートであり、さらに前記第2の電極がメモリ・セルの制御ゲートである、請求項5に記載の方法。
- 処理装置と、
第1の伝導型を有する基板上に形成され、かつ前記処理装置に結合されたメモリ・セルのアレイと、
を備える携帯型電子デバイスであって、
前記アレイの各メモリ・セルが、
前記基板の表面に形成された第2の伝導型を有する第1の不純物領域と、
前記基板の表面に形成され、かつ前記第1の不純物領域から間隔を開けて配置された、前記第2の伝導型を有する第2の不純物領域と、
前記基板の表面に形成され、かつ前記第2の不純物領域に電気的に接触しており、前記第2の伝導型を有する第3の不純物領域と、
前記第1の不純物領域と前記第2の不純物領域の間の前記基板の表面に形成されており、前記第3の不純物領域に隣接する穴と、
前記穴の上に形成されたトンネル・ゲート酸化膜と、
を含み、
前記トンネル・ゲート酸化膜が前記穴の側壁に沿って連続的に変化する厚みを有し、前記連続的に変化する厚みが前記第3の不純物領域の正味のドナー濃度に対応し、
前記第3の不純物領域の深さが前記穴の深さよりも小さい、
携帯型電子デバイス。
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