JP5371425B2 - 酸化物膜に窒素を組込むための方法及び装置 - Google Patents

酸化物膜に窒素を組込むための方法及び装置 Download PDF

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Description

発明の内容
本出願は、２００５年6月２日出願の米国仮特許出願第６０/６８７,０９６号の優先権を主張し、この開示内容はすべてのために本明細書に全体で援用されている。
発明の分野
本発明は、半導体デバイスの処理に関し、更に詳細には、酸化物膜に窒素を組込むための方法及び装置に関する。
発明の背景
より高い性能、より高い密度の電子部品に対する駆動力は、金属酸化物半導体（ＭＯＳ）の側面寸法の継続的縮小化を導いてきた。側面のデバイス寸法が縮小されるにつれて、ＭＯＳデバイスのゲート誘電体厚さ（例えば、二酸化シリコンの厚さ）もまたＭＯＳデバイスの適切な動作に対して十分な電荷蓄積容量を維持するよう低減されなければならない。
側面のデバイス寸法の最近の要求は、駆動電圧を比例的に減少させることなくゲート誘電体を４０オングストローム未満の形態の中に取り込んできた。同一或いは同様の駆動電圧を持つ、より薄いゲート誘電体層の組み合わせが、それぞれの継続的なＭＯＳデバイス生成に対してデバイス電界の増加へと導いてきた。従って、これらの増加された電界と誘電体の破壊強度に関連するホットキャリヤの損傷がＭＯＳデバイスの更なる縮小化に関連して主要な懸念事項となっている。更に、低減されたＭＯＳデバイスの寸法が、エネルギー粒子を用い、従来の炉成長の二酸化シリコン（ＳｉＯ２）ゲート誘電体を損傷させ得るイオン化放射を生成するｅ-ビームリトグラフとそれに反応するイオンのエッチングを行うような製造技術の更なる利用へと導いてきた。
ゲート誘電体として“純粋”な二酸化シリコンを使う別の方法は、“窒化した酸化物”或いは“酸窒化物”の使用である。酸窒化物は、典型的には、シリコン/ＳｉＯ２の境界部に少量の窒素（例えば、１-５原子パーセント）を含むものである。境界部の窒素は、酸窒化物のホットキャリヤと放射線損傷耐性を改善し、酸窒化物のバリヤ拡散特性を高める。酸化物層のバルク内の窒素は、酸化物層の誘電定数を増加させる。
二酸化シリコンに窒素を導入するために用いることができる一つの技術は、プラズマ窒化物形成である。プラズマ窒化物形成では、ＲＦプラズマリアクタが酸化物膜に窒素を取り入れるのに用いられる。例えば、ＲＦプラズマは分子窒素を原子(及び/又はイオン)窒素に解離するために用いることができ、原子及び/又はイオンの窒素は次に酸化物膜に取り込むことができる。一般に、プラズマはバイアス電力を適用することなく用いられる。即ち、窒素プラズマは、主としてパルス化された又は連続の電源（コイル）によって生成される。
従来のプラズマ窒化物形成後、同様に処理された基板は種々の酸化物膜厚及び/又は窒素取込みレベルを示すことがある。このような種々の酸化物膜厚及び/又は窒素取込みレベルはデバイスの歩留まりとコストに影響を与える望ましくないデバイス間の変動を生じさせてしまう。このように酸化物膜に窒素を取り込むための改善された方法及び装置が望ましい。
発明の概要
本発明の第一態様において、第一方法が提供される。第一方法は、（１）プロセスチャンバを攻撃プラズマで前処理するステップと、（２）プロセスチャンバ内に基板を装填するステップと、（３）プロセスチャンバ内で基板上にプラズマ窒化物形成を行うステップと、を含む。プロセスチャンバは、基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも１５０％大きいプラズマ電力で前処理される。
本発明の第二態様において、第二方法が提供される。第二方法は、（１）プロセスチャンバを第一攻撃窒素プラズマで前処理するステップと、（２）プロセスチャンバに第一基板を装填するステップと、（３）第一基板上でプラズマ窒化物形成を行うステップとを含む。プロセスチャンバは、第一基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも１５０％大きいプラズマ電力を用いる第一攻撃窒素プラズマで前処理される。第二方法は、また、（４）プロセスチャンバを第二攻撃窒素プラズマで前処理するステップと、（５）プロセスチャンバ内へ第二基板を装填するステップと、（６）第二基板上でプラズマ窒化物形成を行うステップと、を含む。プロセスチャンバは、第二基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも１５０％大きいプラズマ電力を用いる第二攻撃窒素プラズマで前処理される。
本発明の第三態様において、第三方法が提供される。第三方法は、（１）プロセスチャンバを攻撃プラズマで前処理して、窒素をプロセスキットの少なくとも一つとプロセスチャンバ壁に吸収させるか又は吸着させるステップと、（２）プロセスチャンバ内に基板を装填するステップと、（３）プロセスチャンバ内の基板上でプラズマ窒化物形成を行うステップと、を含む。
本発明の第四態様において、第一装置が提供される。第一装置は、（１）プロセスチャンバと、（２）プロセスチャンバに結合されたコントローラを含む。コントローラは、プロセスチャンバを制御するように構成され、(ａ)プロセスチャンバを攻撃プラズマで前処理し、（ｂ）プロセスチャンバ内に基板を装填し、(ｃ)プロセスチャンバ内で基板上にプラズマ窒化物形成を行う。プロセスチャンバは、基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも１５０％大きいプラズマ電力を用いて前処理される。
本発明の第五態様において、第二装置が提供される。第二装置は、プロセスチャンバを制御するように構成され、（１）プロセスチャンバと、（２）プロセスチャンバに結合されるコントローラを含む。コントローラは、プロセスチャンバを制御するように構成され、(ａ)プロセスチャンバを第一攻撃プラズマで前処理し、（ｂ）プロセスチャンバ内に第一基板を装填し、(ｃ)第一基板上でプラズマ窒化物形成を行う。プロセスチャンバは、第一基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも１５０％大きいプラズマ電力を用いる第一攻撃窒素プラズマで前処理される。コントローラは、更に、プロセスチャンバを制御するように構成され、(ｄ)プロセスチャンバを第二攻撃窒素プラズマで前処理し、（ｅ）プロセスチャンバ内に第二基板を装填し、(ｃ)第二基板上でプラズマ窒化物形成を行う。プロセスチャンバは、第二基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも１５０％大きいプラズマ電力を用いる第二攻撃窒素プラズマで前処理される。
本発明の第六態様において、第三装置が提供される。第三装置は、（１）プロセスチャンバと、（２）プロセスチャンバに結合されるコントローラを含む。コントローラは、プロセスチャンバを制御するように構成され、（ａ）プロセスチャンバを攻撃プラズマで前処理して、窒素をプロセスキット部品の少なくとも一つとプロセスチャンバの壁に吸収させるか又は吸着させ、（ｂ）プロセスチャンバ内に基板を装填し、（ｃ）プロセスチャンバ内の基板上でプラズマ窒化物形成を行う。
本発明のその他の特徴及び態様は、以下の詳細な説明、添付された特許請求の範囲、添付の図面からより詳細に明らかになるであろう。
詳細な説明
本発明は、基板上に形成される酸化物膜に組込むことができる窒素の密度を増加させる改善された方法及び装置を提供する。本発明によれば、例えば、ゲート酸化物又はその他の物質層に窒素を組込むために、プラズマリアクタを用いることができる。
本発明は、また、従来のプロセスを用いて形成することができるものより窒化した酸化物のより薄い層を形成するための方法及び装置を提供する。例えば、本発明の使用によって、より多くの窒素がより低いプラズマ電力で酸化物に導入することができる。このように、より低いエネルギーの窒素原子/イオンがプラズマにより生成され、より少ない窒素原子/イオンがシリコン/二酸化シリコン境界に到達する。より薄い窒化した酸化物膜ができることになる。ある実施形態において、残留酸素が基板の窒化物形成中に酸素又は水分のより低いレベルになるように活性窒素によって排出されるのがよい。
更に、本発明は、プロセス再現性を改善するための方法及び装置を提供する。より詳しくは、異なる処理条件（例えば、電力）を用いる窒化物形成ステップ間で生じることがある有害なプロセス間メモリ効果が本発明により低減或いは排除されることがある。
本発明の方法は、チャンバ内の基板を処理する前に“攻撃プラズマ”で空のプロセスチャンバを前処理するステップを含む。チャンバ内で各基板が処理される前にこのような攻撃プラズマを適用することは、各基板間のプラズマ（“ＰＥＳ”）或いは各ウエハ間のプラズマ（“ＰＥＷ”）と呼ばれる。
便宜的に、“攻撃プラズマステップ”の言葉は、基板上に行われ、続く窒化物形成ステップのためのチャンバを前処理する“空の”チャンバ内に攻撃プラズマを用いるステップを記載するためにここでは用いられている。攻撃プラズマは、より大きい電力（例えば、より高い高周波（ＲＦ）電力）を用い、より低いガス圧（例えば、アルゴン又はヘリウムのような第二ガスを導入することによって）を用い、更に/又は続いての窒化物形成ステップより長い時間で生成されるプラズマとして特徴付けられるのがよい。
攻撃プラズマステップ中に用いられる“空の”チャンバは、基板を含まないチャンバ或いは非生成或いは”ダミー”基板或いは同様のものを含むチャンバを含むことができる。“基板窒化物形成ステップ”という用語は、基板上で行われるプラズマ窒化物形成或いは同様のプロセスを記載するのにここでは用いられる。
上記のように、攻撃プラズマでプロセスチャンバを前処理することの効果は、（１）プラズマ窒化物形成のような、続いて行われる基板窒化物形成ステップが再現性においてより一貫していることができ（例えば、ウエハ間再現性）、（２）続いての基板窒化物形成ステップにおいて膜に導入される窒素量（Ｎｄｏｓｅ）が一定の膜厚さに対して増加されることができ、更に/又は（３）より薄い膜が続いての基板窒化物形成ステップ中に、より望ましい（例えば、より良好な）ゲート酸化物特性を持って生成されることができることである。
本発明に従って処理チャンバを前処理するために適した攻撃プラズマを生成する多くの異なる手法を用いることができる。例えば、Ｎ２プラズマがゲート酸化物の適用に対して酸窒化物膜を形成する薄い酸化物膜を窒化するのに用いられる３００ｍｍの基板プロセスチャンバにおいてプラズマを前処理する効果的手法は、約２０００ワットのＲＦ電力、約２０ミリトール（ｍＴ）のプラズマガス圧、約２０秒の前処理時間、毎分約２００標準立法センチメートル（ｓｃｃｍ）のＮ２流量を含むことができる。しかしながら、電力、圧力、時間、Ｎ２流量が変動されてもよいことに留意のこと。例えば、約８００ワット〜２５００ワットの範囲にあるＲＦ電力、約１０ｍＴ〜１００ｍＴの範囲にある圧力、約５秒〜６０秒の範囲にある時間、及び/又はガス混合物（例えば、Ｈｅ、Ａｒ、Ｎ等）の種々の組合せが異なるレベル攻撃性を持つプラズマ対する効果的な手法となるのがよい。他の範囲を用いてもよく、例えば、チャンバ及び/又は基板サイズ（例えば、２００ｍｍの基板に対するように)とともに変動させるのがよい。
チャンバの前処理の間、異なるレベルの攻撃プラズマを用いると、続いての基板窒化物形成ステップ中に窒素の異なる濃度及び/又は分布と続いての基板窒化物形成ステップ間に異なるメモリ効果が得られることがわかった。例えば、基板窒化物形成中に用いられる最も高い電力より約１５０％〜２００％大きいＲＦ電力で生成されるプラズマで各基板窒化物形成ステップ間に前処理することによって、基板窒化物形成ステップ間のいかなるメモリ効果も効果的に排除されるのがよい。一例において、更に、続いての基板窒化物ステップにおいてＮｄｏｓｅは、一般的には、前処理する手法の攻撃性が増加されるにつれて増加する。
ある実施形態において、攻撃プラズマで前処理することを用いることは、窒素をリッド、ライナ、静電チャック(例えば、陽極酸化されたアルミニウム、石英等から作られることができる)のようなプロセスキット部品に吸収させるか又は吸着させることができる。より小さい電力で続いての基板窒化形成ステップ中に、より高いＮｄｏｓｅとより薄い酸化物膜の形成（例えば、より低いエネルギーのプラズマが用いられるとき）に導くことができる窒素の豊富なプラズマを生じることになるプラズマ中に窒素が脱着或いは放出されてもよい。言い換えると、チャンバはプラズマ攻撃性の異なるレベルで吸収/吸着されことができる窒素量に関する特徴的平衡をもち、より攻撃レベルで、チャンバはプラズマ攻撃性のより低いレベルで後に脱着或いは放出される、より多くの窒素を吸収/吸着することができる。更に又は或いは、攻撃プラズマ前処理ステップは、窒素でチャンバ表面及び/又はプロセスキット部品を飽和させることができるので、このような表面及び/又はプロセスキット部品がより低い電力プラズマ窒化物形成プロセス中に、窒素を吸収しないか或いはより少ない吸収をする。それ故、より多くの窒素が基板窒化物形成に利用可能であることができる。
ある実施形態において、プロセスキット部品とプロセスチャンバ表面から放出される窒素は装填/非装填からチャンバ内に捕捉されるいかなるＯ２或いはＨ２Ｏの相対分圧を効果的に置き換え、更に/又は低減させることができる。このような実施形態において、Ｏ２と水分の欠如及び/又はＮ２のより高い相対分圧は薄膜により少ない酸素を取込むことになるのがよい（例えば、より薄い酸化物層を形成する)。
ある実施形態において、第一基板窒化物形成ステップは、第二基板窒化物形成ステップ中に存在する窒素量に関連するプロセスチャンバ特性を変えることができる。例えば、第一基板窒化物形成ステップが第二基板窒化物形成ステップに対してより高い電力プラズマを用いる場合には、第二基板窒化物形成ステップは第二基板窒化物形成ステップ中に存在しているより多くの窒素から生じるメモリ効果を受けることができる。それにより、酸化物膜のＮｄｏｓｅが増加され、第二基板窒化物形成ステップによって形成される酸化物膜厚は増加されることができる(メモリ効果なしに生じるであろうものに相対して)か、同じままである。或いは、第二基板窒化物形成ステップが第一基板窒化物形成ステップに対してより高い電力プラズマを用いる場合には、第二基板窒化物形成ステップはより少ない窒素が第二基板窒化物形成ステップ中に存在するメモリ効果を受けることができる。それにより、酸化物膜のＮｄｏｓｅは低減されることができ、第二窒化物形成によって形成される酸化物膜厚が減少されることができる(メモリ効果なしに生じるであろうものに相対して)か、或いは同じままである。従って、ある実施形態において、本発明は、第一と第二の基板窒化物形成ステップのより高い電力よりかなり高い電力(例えば、２００％)にあるプラズマでプロセスチャンバを前処理することによってメモリ効果が有利となるのがよい。
ある実施形態において、攻撃プラズマ前処理ステップは、第一と第二の基板窒化物形成ステップの電力レベル間の相対差が前処理ステップの電力レベルと基板窒化物形成ステップのいずれかとの間の相対差に比較して無視できるように適合されるのがよい。全体の結果は、第二窒化物形成ステップが第一窒化物形成ステップからのいかなる検出可能なメモリ効果もなく行うことができるような程度まで、前処理ステップから双方の窒化物形成ステップに対するメモリ効果がいかなる処理中のメモリ効果(例えば、第一窒化物形成ステップからの第二窒化物形成ステップに対するメモリ効果)より非常に大きいということである。従って、本発明の方法は、異なるＲＦ電力レベルを用いる窒化物形成ステップのシーケンスの再現性を改善するのに用いることができる。
一例示的実施形態において、上記メモリ効果を示すために、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能な分離されたプラズマ窒化物形成プロセスチャンバ（ＤＰＮ）を、基板の窒化物形成ステップの間のメモリ効果を調べるのに用いた。より詳しくは、ＲＦ電力が高いレベルと低いレベルの間を切り換えられるＤＰＮプロセスチャンバ内でウエハを窒化した。窒化物形成後、Ｎドーズを測定した。
図１は、このような実施形態に対して３００ｍｍＤＰＮチャンバにおけるＮド−ズとウエハ数(スロット数)とのグラフである。ウエハは、５００ワット連続波の高電力レベルで２０ミリトールチャンバ圧において３２秒間、２００ｓｃｃｍＮ２流量でウエハのチャックなしと、２００ワット連続波の低電力レベルで２０ミリトールチャンバ圧において３２秒間、２００ｓｃｃｍＮ２流量でウエハのチャックなしで処理した。符号１００で示されるように、Ｎドーズは幾つかの基板が高電力から低電力への切り換えに続いて処理される後まで、定常状態(より低い)に安定しない。同様に、符号１０２で示されるように、Ｎドーズは幾つかの基板が低電力から高電力への切り換えに続いて処理される後まで、定常状態(より高い)に安定しない。このような結果は上記メモリ効果によって生じると思われる。
図２は、ＲＦ電力が同様に高レベルと低レベルの間で切り換えられる３００ｍｍＤＰＮチャンバ内のＮドーズとウエハ数(スロット数)とのグラフである。詳しくは、ウエハは５００ワット連続波の高電力レベルで２０ミリトールチャンバ圧において３２秒間、２００ｓｃｃｍＮ２流量でウエハのチャックを有することなく、２００ワット連続波の低電力レベルで２０ミリトールチャンバ圧において３２秒間、２００ｓｃｃｍＮ２流量でウエハのチャックを有することなく処理される。攻撃プラズマ又は“ウエハ毎のプラズマ”（ＰＥＷ）は各基板間で行われる。曲線２００ａ-ｂ、２０２ａ-ｂ、２０４ａ-ｂ、２０６ａ-ｂ、２０８ａ-ｂで表されるように以下の五つの異なるＰＥＷプロセス条件を用いた。
（１）曲線２００ａ-ｂで示されるＰＥＷ無し、
（２）曲線２０２ａ-ｂで示される４０ワット連続波、２０ミリトールチャンバ圧、３２秒間、２００ｓｃｃｍＮ２流量の低電力Ｎ２ＰＥＷ、
（３）曲線２０４ａ-ｂで示される２０００ワット連続波、２０ミリトールチャンバ圧、３２秒間、２００ｓｃｃｍＮ２流量の高電力ヘリウムＰＥＷ、
（４）曲線２０６ａ-ｂで示される１０００ワット連続波、２０ミリトールチャンバ圧、３２秒間、２００ｓｃｃｍＮ２流量の高電力Ｎ２ＰＥＷ、
（５）曲線２０８ａ-ｂで示される２０００ワット連続波、２０ミリトールチャンバ圧、３２秒間、２００ｓｃｃｍＮ２流量の高電力Ｎ２ＰＥＷ。
曲線２００ａ-b、２０２ａ-ｂ、２０４ａ-ｂで示されるように、ＰＥＷの無いもの、低電力Ｎ２ＰＥＷを使用したもの、高電力ヘリウムＰＥＷを使用したものは、高電力プロセスと低電力プロセスの間で切り換えられる窒化物形成プラズマチャンバに関連したメモリ効果を軽減するように見えない。しかしながら、高電力Ｎ２ＰＥＷの使用（例えば、上記の例で約１０００ワット以上）は、曲線２０６ａ-ｂと２０８ａ-ｂで示されるようにこのようなメモリ効果を著しく排除するように見える。
上述したように、基板窒化物形成に先立って攻撃プラズマを使用することは、一定の出発酸化物厚さに対してより薄い窒化酸化物を生成させることができる。図３は、種々のＰＥＷプロセスステップの有無と約１０オングストロームの出発酸化物厚さで処理される基板の厚さとＮド−ズを示すグラフである。図３に示されるように、低いパルスの或いは中ぐらいの連続波ＲＦ電力を有するＰＥＷの使用は、曲線３００、３０２、３０４、３０６、３０８、３１０によって示されるように一定の出発酸化物厚さに対してより薄い窒化した酸化物厚さを生じさせることになり、それぞれの曲線は以下を表す。
（１）曲線３００において、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なＤＰＮプロセスチャンバを用いて、５０ワット実効、７５ワット実効、１００ワット実効の低ＲＦパルス電力で、１０オングストロームのベース酸化物（急速熱酸化物）、５％のデューティサイクルと高められたパルス高周波生成のパルス、２０ｍＴのチャンバ圧、３０秒間のＮ２プラズマ、チャック無し、あらかじめ設定された保持、窒化物形成後のアニール、１５％のＤｉｖｃａｐで窒化物形成した厚さとＮドーズ、
（２）曲線３０２において、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なＤＰＮプロセスチャンバを用いて、１００Ｗ、２００Ｗ、３００Ｗの中ぐらいのＲＦ電力で、１０オングストロームのベース酸化物（急速熱酸化物）、連続波、高められたパルス高周波生成、２０ｍＴのチャンバ圧、３０秒間のＮ２プラズマ、チャック無し、窒化物形成後のアニール、１５％のＤｉｖｃａｐで窒化物形成した厚さとＮドーズ、
（３）曲線３０４において、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なＤＰＮｐｌｕｓチャンバを用いて、５０ワット実効、７５ワット実効、１００ワット実効の低ＲＦパルス電力で、１０オングストロームのベース酸化物（急速熱酸化物）、５％のデューティサイクルと高められたパルス高周波生成のパルス、２０ｍＴのチャンバ圧、３０秒間のＮ２プラズマ、チャック無し、窒化物形成後の窒化アニール、３０％のＤｉｖｃａｐで窒化物形成した厚さとＮドーズ、
（４）曲線３０６において、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なＤＰＮｐｌｕｓチャンバを用いて、１００Ｗ、２００Ｗ、３００Ｗの中ぐらいのＲＦ電力で、１０オングストロームのベース酸化物（急速熱酸化物）、連続波、高められたパルス高周波生成、２０ｍＴのチャンバ圧、３０秒間のＮ２プラズマ、チャック無し、窒化物形成後のアニール、５０％のＤｉｖｃａｐで窒化物形成した厚さとＮドーズ、
（５）曲線３０８において、Ｎ２ＰＥＷ（２０ミリトールチャンバ圧、３２秒間、２００ｓｃｃｍのＮ２流量で２０００ワット連続波）による上記（３）と同じもの、
（６）曲線３１０において、Ｎ２ＰＥＷ（２０ミリトールチャンバ圧、３２秒間、２００ｓｃｃｍのＮ２流量で２０００ワット連続波）による上記（４）と同じもの。
図３に示されるように、窒化物形成の前にＰＥＷを使うことは、一定の膜厚に対してより薄い窒化した酸化物を生成させることができる。
図４は、本発明に従って提供されるプラズマ窒化物形成システム４００の概略図である。プラズマ窒化物形成システム４００は、コントローラ４０４に結合された（例えば、ひとつ又は複数のワイア或いはケーブルによって、無線で等）プラズマ窒化物形成プロセスチャンバ４０２を含んでいる。
プラズマ窒化物形成チャンバ４０２は、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能な３００ｍｍＤＰＮＣｅｎｔｕｒａ（登録商標）のようないかなる適切なプラズマ窒化物形成プロセスチャンバを含むことができる。チャンバ４０２は、処理中基板４１２を支持するサセプタ４１０の上に配置された第一電極を含むプロセスキット部品を取り巻くように適合されたチャンバエンクロージャ４０６を含むことができる。チャンバエンクロージャ４０２は、プロセスガス及び/又は冷却剤を流すのに設けられる種々の入口と出口（図示せず）を含む。チャンバは、用いられるプラズマが“分離される”必要は無いが、分離されたプラズマ窒化物形成（ＤＰＮ）チャンバと呼ばれてもよい。
コントローラ４０４は、一つ以上のマイクロプロセッサ、マイクロコントローラ、専用のハードウェア、それらの組合せ等を含むことができる。本発明の少なくとも一つの実施形態において、コントローラ４０４は、基板がプラズマ窒化物形成チャンバ４０２内に装填され、窒化物形成される前に、プラズマ窒化物形成チャンバ４０２内で攻撃プラザマプロセスを行うように適合（例えば、プログラム）される。このような攻撃プラズマステップは、基板毎に処理される前に行われても（例えば、基板毎のプラズマ）、幾つかの他の基板数がチャンバ内で処理された後に行われてもよい（例えば１、２、３、４等）。コントローラ４０４は、また、プラズマ窒化物形成チャンバ４０２内の窒化物形成のように他のプロセスを制御するように適合されてもよい。
図５は、本発明に従って基板を窒化するための例示的方法５００のフローチャートである。図５を参照して、方法５００はステップ５０１で始まる。ステップ５０２で、攻撃プラズマのステップがプラズマ窒化物形成チャンバ４０２内で行われる。例えば、Ｎ２プラズマがゲート酸化物適用に対する酸窒化物膜を形成する薄い酸化物膜を窒化するために用いられる３００ｍｍ基板処理チャンバにおいて、プラズマを前処理するための効果的手法は、約２０００ワットのＲＦ電力、約２０ミリトール（ｍＴ）のプラズマガス圧、約２０秒の前処理時間、毎分約２００標準立法センチメートルのＮ２流量を含むことができる。しかしながら、電力、圧力、時間、Ｎ２流量が変動されてもよいことに留意のこと。例えば、８００Ｗ〜２５００Ｗの範囲にあるＲＦ電力、１０ｍＴ〜１００ｍＴの範囲にある圧力、５秒〜６０秒の範囲にある時間、及び/又はガス混合物（例えば、Ｈｅ、Ａｒ、Ｎ等）の種々の組合せが攻撃性の異なるレベルを持つプラズマに対して効果的な手法になるのがよい。他の範囲を用いることができ、例えば、チャンバ及び/又は基板サイズ（例えば、２００ｍｍ基板に対するように）で変動してもよい。ステップ５０２の攻撃プラズマプロセスは、チャンバ４０２が空である間、或いはダミーの基板又は同様なものが基板に存在するある間に行われるのがよい。
ステップ５０２の後、基板はプラズマ窒化物形成チャンバ４０２に装填される。ステップ５０３で、窒化物形成プロセスはプラズマ窒化物形成チャンバ４０２内の基板上で行われる。例えば、いかなる従来のプラズマ窒化物形成プロセスも用いることができる（例えば、酸窒化物或いは他の同様の材料層を形成するために）。
ステップ５０５において、基板は窒化物形成チャンバ４０２から取り出され、ステップ５０６において、方法５００が終了する。いかなる適切な窒化物形成後のステップも用いられる（例えば、窒化物形成後アニール、他の堆積又はエッチングステップ等）。
図６は、プラズマ窒化物形成チャンバ（図示せず）に対する従来の窒化物形成プロセスシーケンス６００のタイムラインである。図６を参照して、ＤＰＮとして呼ばれる三つの窒化物形成プロセスがプラズマ窒化物形成チャンバ内でそれぞれＴ０-Ｔ１、Ｔ２-Ｔ３、Ｔ４-Ｔ５の時間の間で行われる。窒化物形成プロセス間で、プラズマ窒化物形成チャンバは、例えば、Ｔ１-Ｔ２とＴ３-Ｔ４の時間の間でアイドル状態にある。
図７は、本発明に従って与えられるプラズマ窒化物形成チャンバ（図示せず）に対する例示的第一窒化物形成プロセスシーケンス７００のタイムラインである。図７のシーケンス７００は、図６のシーケンス６００と同じであるが、各窒化物形成プロセスステップ間の攻撃プラズマステップ（図７でＰＥＷと呼ばれた）を含んでいる。詳しくは、時間Ｔ０-Ｔ１間で窒化物形成プロセスはプラズマ窒化物形成プロセスチャンバ内の第一基板上で行われる。時間Ｔ１-Ｔ２の間はプラズマ窒化物形成チャンバはアイドル状態である。時間Ｔ２-Ｔ３の間、攻撃プラズマプロセスはプラズマ窒化物形成チャンバ内で行われる。時間Ｔ３-Ｔ４の間、窒化物形成プロセスはプラズマ窒化物形成チャンバ内の第二基板上で行われる。時間Ｔ４-Ｔ５の間、プラズマ窒化物形成チャンバはアイドル状態である。時間Ｔ５-Ｔ６の間、攻撃プラズマプロセスはプラズマ窒化物形成プロセスチャンバ内で行われる。時間Ｔ６-Ｔ７の間、窒化物形成プロセスは、プラズマ窒化物形成チャンバ内の第三基板上で行われる。上述のように、各窒化物形成プロセスに先立って攻撃プラズマの使用は、プラズマ窒化物形成チャンバに関連するいかなるメモリ効果も著しく低減し、より薄い窒化酸化物を生成することができる。
図８は、本発明に従って与えられるプラズマ窒化物形成チャンバ（図示せず）に対する例示的第二窒化物形成プロセスシーケンス８００のタイムラインである。図８のシーケンス８００は、各アイドル時間が各攻撃プラズマステップに適合するように低減されることを除いて、図７のシーケンス７００と同じである。このように、システムの処理能力は攻撃プラズマステップによって低減されない。
攻撃プラズマ（或いはＰＥＷ/ＰＥＳ）ステップは、本発明のある実施形態に従って各窒化物形成ステップ間に組み入れることができる。他の実施形態では、一つ以上の攻撃プラズマステップが基板の窒化物形成ステップ直後に、或いは基板窒化物形成ステップの直前に或いはその間のいかなるときにも行うことができることに留意のこと。同様に、一つ以上の攻撃プラズマステップが各窒化物形成ステップ間で行なわれてもよく、攻撃プラズマステップがより少ない頻度で行われてもよい（例えば、２、３、４毎等の基板後に）。処理能力の観点から、チャンバがアイドル状態のときに（図８に示されるように）攻撃プラズマステップを行うことは望ましいことである。
攻撃プラズマ処理（ＰＥＷ）が先行する窒化物形成プロセスは、攻撃プラズマ処理無しのプラズマ窒化物形成プロセスを用いて形成される酸化層より高いＮｄｏｓｅを持つ同一或いは最小の厚さの酸化物層を生じる。より高いＮｄｏｓｅのために、より低い電力プラズマが攻撃プラズマ処理によって先行されないプラズマ窒化物形成プロセスと同じＮｄｏｓｅを持つ、より薄い酸化物層を生成するために用いることができる。
これまでの説明は、本発明の例示的実施形態のみを開示するものである。本発明の範囲内に包含する上記の装置及び方法の変更は当業者に容易に明らかになる。例えば、本発明は、酸化物の窒化物形成プロセスだけでなく他の膜（例えば、ＨｆＳｉＯｘ、ＨｆＯ２、酸化ジルコニウム、酸化タンタル、希土類金属酸化物＆ケイ酸塩及び他の金属酸化物及びケイ酸塩のような高Ｋ膜、ＨｆＯ２、ＨｆＳｉＯ、ＺｒＯ２、ＺｒＳｉＯ、Ｔａ２０５、Ｌａ３０３、ＬａＳｉＯ、Ｇｄ２０３、ＧｄＳｉＯ、Ｙ２０３、ＹＳｉＯ、Ａｌ２０３、ＡｌＳｉＯ、Ｐｒ２０３、ＰｒＳｉＯ及びそれらの組合せ、即ち、ＨｆＡｌＯ、ＬａＡｌＯ、ＹＡｌＯ等、窒化物/酸化物の積み重ねのような積み重ねられた膜等）を改善するために用いることができる。例えば、攻撃プラズマ前処理ステップは、高Ｋ膜のプラズマ窒化物形成前に、或いはプラズマ堆積酸化物のオーバーレイヤを含む熱或いはプラズマ堆積された窒化物の形成前に用いることができる。ある種の実施形態において、単一チャンバが窒化シリコン堆積、酸化物堆積、窒化物/酸化物の積み重ねのプラズマ窒化物形成を行うために用いることができる（前処理攻撃プラズマステップの有無で）。
プラズマ窒化物形成中に、追加の窒素が窒化物形成の均一性を増加させ及び/又は膜の厚さを減少させるためにプラズマチャンバへ流すことができる（例えば、プロセスチャンバ内の酸素/水分を希釈することによって）。追加の/別の窒素源は、分子窒素、原子窒素（例えば、リモートプラズマ源から）、希釈窒素（例えば、キャリヤガス中約２０％窒素のように、ヘリウム、アルゴン等で希釈された）、ＮＯ、ＮＨ３、Ｎ２Ｏ等を含むことができる。このような追加の/別の窒素源は、また、攻撃プラズマ前処理の間（上記のように）流されてもよい。誘導結合された、容量結合された或いは他のプラズマ源が、前処理と窒化物形成中に用いられてもよい。
述べたように、攻撃プラズマ或いはＰＥＳ/ＰＥＷ手法は、プラズマ窒化物形成チャンバ内のメモリ効果を著しく低減及び/又は排除するのに十分攻撃することができる。例えば、ある実施形態において、酸化物や他の要素によっては、ＤＰＮプロセスの２００％ＲＦ電力がプロセスウィンドウ内にいかなる可能なメモリ効果も対処できるようにＰＥＷに対して最も高いＮドーズを与えることができる。
目標Ｎドーズは、ＰＥＷによって、ＰＥＷ手法の攻撃性に依存する量だけ増加される。ある実施形態において、二、三のダミー実験だけが先行する条件にかかわらず良好なＮドーズのベースラインを生成する。Ｎドーズはベースラインから移動することができ、窒化物形成プロセスが再度中心に戻される必要がある。しかしながら、安定なＮドーズは大きなプロセスウィンドウに対するＰＥＷで達成することができる。ＰＥＷと処理される次のウエハの間の同じ待ち行列時間は、ウエハ間の均一性を改善することができる。
追加の或いは別のチャンバの前処理方法を用いることができる。例えば、ロットを処理する前に循環するウエハを模擬するウエハの無いプラズマを用いることができる（例えば、ロット間で異なるプロセスと切り換えるとき）。更に、ロットを処理する前に行われるウエハの無いプラズマは、復旧時間を短縮するため選択されたプロセス条件で用いることができる。このような“プラズマ進行”プロセスは、例えば、ロット間で異なるプロセスに切り換えるとき、実施することができる。他の前処理技術は、別の材料で処理のキット部品コーティングすること、プロセスキット要素を加熱すること、要素を向上及び/又は修正すること、閉ループ制御を改善すること等を含む。
攻撃プラズマは、いつでも用いることができる。例えば、窒化物形成プロセス直前、窒化物形成直後、“プラズマ進行”プロセスで、制御されたアイドル時間で（例えば、約１分）、“アイドル中のプラズマ”プロセス前又は後に、短時間で等。
少なくとも一実施形態において、プロセスウィンドウ内で最も高いＮドーズと、必要なら変更されるＲＦ電力及び/又は時間を与える窒化物形成プロセスが選ばれるのがよい。例示的なＰＥＷ手法の時間は、４５秒、６０秒、１２０秒等を含んでいる。
従って、本発明をその例示的実施形態とともに開示してきたが、他の実施形態も次に示される特許請求の範囲で定義されるように、本発明の精神と範囲内に包含されると理解すべきである。
図1は、本発明に従う３００ｍｍＤＰＮチャンバ内のＮドーズとウエハ数(スロット数)のグラフである。 図2は、本発明に従ってＲＦ電力が同様に高いレベルと低いレベルの間で切り換えられる３００ｍｍＤＰＮチャンバ内のＮドーズとウエハ数(スロット数)のグラフである。 図３は、本発明に従って種々の攻撃プラズマステップを含むものと含まないもので、約１０オングストロームの酸化物厚さから始めて処理される基板の厚さとＮドーズとを示すグラフである。 図４は、本発明に従って提供されるプラズマ窒化物形成システムの概略図である。 図５は、本発明に従って基板を窒化物形成する例示的方法の流れ図である。 図６は、プラズマ窒化物形成チャンバの従来の窒化物形成プロセスシーケンスのタイムラインである。 図７は、本発明に従って提供されるプラズマ窒化物形成チャンバの例示的第一窒化物形成プロセスシーケンスのタイムラインである。 図８は、本発明に従って提供されるプラズマ窒化物形成チャンバの例示的第二窒化物形成プロセスシーケンスのタイムラインである。
符号の説明
４００…プラズマ窒化物形成システム、４０２…プラズマ窒化物形成チャンバ、４０４…コントローラ、４０６…チャンバエンクロージャ、４０８…電極、４１０…サセプタ、４１２…基板。

Claims (14)

  1. プロセスチャンバを、窒素プラズマである攻撃プラズマで前処理して、窒化物形成中に酸化物膜厚及び／又は窒素取込みレベルに影響を与えるプロセス間メモリ効果を低減するステップと、
    該プロセスチャンバに基板を装填するステップと、
    該プロセスチャンバ内で該基板上にプラズマ窒化物形成を行うステップと、
    を含み、
    該プロセスチャンバが、該基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも１５０％大きいプラズマ電力を用いて前処理される、方法。
  2. 該プロセスチャンバを攻撃プラズマで前処理するステップが、８００〜２５００ワットのプラズマ電力を用いる工程を含む、請求項１に記載の方法。
  3. 該プロセスチャンバを攻撃プラズマで前処理するステップが、該プロセスチャンバを５〜６０秒間前処理する工程を含む、請求項１に記載の方法。
  4. 該プロセスチャンバを攻撃プラズマで前処理するステップが、１０〜１００ミリトールのチャンバ圧を用いる工程を含む、請求項１に記載の方法。
  5. 該プロセスチャンバを窒素プラズマで前処理するステップが、窒素をプロセスキット部品の少なくとも一つと該プロセスチャンバのチャンバ壁に吸収させるか又は吸着させる工程を含む、請求項１に記載の方法。
  6. 該プロセスチャンバを攻撃プラズマで前処理するステップが、該プロセスチャンバ内の酸素と水の少なくとも一つの相対分圧を低減させる工程を含む、請求項１に記載の方法。
  7. 異なる電力レベルを用いる窒化物形成ステップのシーケンス間で、該攻撃プラズマ前処理ステップを用いる工程を更に含む、請求項１に記載の方法。
  8. 該プロセスチャンバを前処理するステップが、該基板上にプラズマ窒化物形成を行う直前に行われる、請求項１に記載の方法。
  9. 該プロセスチャンバを前処理するステップが、該プロセスチャンバのアイドル時間中に行われる、請求項１に記載の方法。
  10. 該プロセスチャンバが、該基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも２００％大きいプラズマ電力を用いて前処理される、請求項１に記載の方法。
  11. 該プロセスチャンバ内で各基板が処理される前に該プロセスチャンバを攻撃プラズマで前処理するステップを更に含む、請求項１に記載の方法。
  12. プロセスチャンバを第一攻撃窒素プラズマで前処理して、窒化物形成中に酸化物膜厚及び／又は窒素取込みレベルに影響を与えるプロセス間メモリ効果を低減するステップと、
    該プロセスチャンバに第一基板を装填するステップと、
    該第一基板上にプラズマ窒化物形成を行うステップであって、該プロセスチャンバが、該第一基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも１５０％大きいプラズマ電力を用いる該第一攻撃窒素プラズマで前処理される、前記ステップと、
    該プロセスチャンバを第二攻撃窒素プラズマで前処理して、該プロセス間メモリ効果を低減するステップと、
    該プロセスチャンバ内に第二基板を装填するステップと、
    該第二基板上にプラズマ窒化物形成を行うステップであって、該プロセスチャンバが、該第二基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも１５０％大きいプラズマ電力を用いる該第二攻撃窒素プラズマで前処理される、前記ステップと、
    を含む方法。
  13. プロセスチャンバと、
    該プロセスチャンバに結合され、該プロセスチャンバを制御するコントローラであって、
    該プロセスチャンバを、窒素プラズマである攻撃プラズマで前処理して、窒化物形成中に酸化物膜厚及び／又は窒素取込みレベルに影響を与えるプロセス間メモリ効果を低減する処理と、
    該プロセスチャンバ内に基板を装填する処理と、
    該プロセスチャンバ内で該基板上にプラズマ窒化物形成を行う処理とを制御する、コントローラと、を備え、
    該プロセスチャンバが、該基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも１５０％大きいプラズマ電力を用いて前処理される、装置。
  14. プロセスチャンバと、
    該プロセスチャンバに結合され、該プロセスチャンバを制御するコントローラであって、
    該プロセスチャンバを第一攻撃窒素プラズマで前処理して、窒化物形成中に酸化物膜厚及び／又は窒素取込みレベルに影響を与えるプロセス間メモリ効果を低減する処理と、
    該プロセスチャンバ内に第一基板を装填する処理と、
    該第一基板上にプラズマ窒化物形成を行う処理と、
    該プロセスチャンバを第二攻撃窒素プラズマで前処理して、該プロセス間メモリ効果を低減する処理と、
    該プロセスチャンバ内に第二基板を装填する処理と、
    該第二基板上にプラズマ窒化物形成を行う処理とを制御する、コントローラと、を備え、
    該プロセスチャンバが該第一基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも１５０％大きいプラズマ電力を用いる該第一攻撃窒素プラズマで前処理され、
    該プロセスチャンバが該第二基板のプラズマ窒化物形成中に用いられるプラズマ電力より少なくとも１５０％大きいプラズマ電力を用いる該第二攻撃窒素プラズマで前処理される、装置。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
KR100931771B1 (ko) * 2005-06-02 2009-12-14 어플라이드 머티어리얼스, 인코포레이티드 산화막 내에 질소를 도입하는 방법 및 장치
US7601404B2 (en) * 2005-06-09 2009-10-13 United Microelectronics Corp. Method for switching decoupled plasma nitridation processes of different doses
US7678710B2 (en) * 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7645710B2 (en) 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7837838B2 (en) 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
JPWO2007111348A1 (ja) * 2006-03-28 2009-08-13 株式会社日立国際電気 基板処理装置
JP5590886B2 (ja) 2006-09-26 2014-09-17 アプライド マテリアルズ インコーポレイテッド 欠陥パシベーションのための高ｋゲート積層構造に対するフッ素プラズマ処理
US8137463B2 (en) * 2007-12-19 2012-03-20 Applied Materials, Inc. Dual zone gas injection nozzle
US7871942B2 (en) 2008-03-27 2011-01-18 Applied Materials, Inc. Methods for manufacturing high dielectric constant film
US8481433B2 (en) * 2009-03-31 2013-07-09 Applied Materials, Inc. Methods and apparatus for forming nitrogen-containing layers
JP5375362B2 (ja) * 2009-06-24 2013-12-25 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20130018823A (ko) * 2010-03-31 2013-02-25 도쿄엘렉트론가부시키가이샤 플라즈마 질화 처리 방법
US9054048B2 (en) 2011-07-05 2015-06-09 Applied Materials, Inc. NH3 containing plasma nitridation of a layer on a substrate
US20130134373A1 (en) * 2011-11-28 2013-05-30 Intermolecular, Inc. Nonvolatile resistive memory element with a novel switching layer
US9496132B2 (en) * 2012-03-20 2016-11-15 Translucent, Inc. Nucleation of III-N on REO templates
JP6022785B2 (ja) * 2012-03-26 2016-11-09 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、及びプログラム
US9828672B2 (en) 2015-03-26 2017-11-28 Lam Research Corporation Minimizing radical recombination using ALD silicon oxide surface coating with intermittent restoration plasma
US10510545B2 (en) 2016-06-20 2019-12-17 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
US10103027B2 (en) 2016-06-20 2018-10-16 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
US10760158B2 (en) * 2017-12-15 2020-09-01 Lam Research Corporation Ex situ coating of chamber components for semiconductor processing
CN108766870B (zh) * 2018-05-31 2020-06-30 武汉华星光电技术有限公司 Ltps tft基板的制作方法及ltps tft基板
US10535524B1 (en) 2019-03-11 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning threshold voltage through meta stable plasma treatment
US11830725B2 (en) 2020-01-23 2023-11-28 Applied Materials, Inc. Method of cleaning a structure and method of depositing a capping layer in a structure
JP2024088507A (ja) * 2022-12-20 2024-07-02 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02215126A (ja) * 1989-02-16 1990-08-28 Toshiba Corp 半導体ウェハのドライプロセス処理方法および処理装置
JPH04354330A (ja) * 1991-05-31 1992-12-08 Victor Co Of Japan Ltd ドライエッチング装置及びドライエッチング方法
JPH0897157A (ja) * 1994-09-29 1996-04-12 Sony Corp 半導体ウエハの成膜方法
US5843239A (en) * 1997-03-03 1998-12-01 Applied Materials, Inc. Two-step process for cleaning a substrate processing chamber
US6125859A (en) * 1997-03-05 2000-10-03 Applied Materials, Inc. Method for improved cleaning of substrate processing systems
TW460943B (en) * 1997-06-11 2001-10-21 Applied Materials Inc Reduction of mobile ion and metal contamination in HDP-CVD chambers using chamber seasoning film depositions
US6274058B1 (en) * 1997-07-11 2001-08-14 Applied Materials, Inc. Remote plasma cleaning method for processing chambers
US6204203B1 (en) 1998-10-14 2001-03-20 Applied Materials, Inc. Post deposition treatment of dielectric films for interface control
JP2000323475A (ja) * 1999-05-11 2000-11-24 Nippon Asm Kk 半導体基板上に薄膜を形成する成膜装置における成膜方法
JP4382219B2 (ja) * 1999-10-29 2009-12-09 日本電気株式会社 多結晶シリコン膜の水素化処理方法および薄膜トランジスタの製造方法
JP3303915B2 (ja) * 1999-11-04 2002-07-22 ダイキン工業株式会社 半導体製造装置用エラストマー成形品および架橋性フッ素系エラストマー組成物
US6432255B1 (en) * 2000-01-31 2002-08-13 Applied Materials, Inc. Method and apparatus for enhancing chamber cleaning
US6833329B1 (en) * 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
US20020110700A1 (en) * 2001-02-12 2002-08-15 Hein Gerald F. Process for forming decorative films and resulting products
US20020168847A1 (en) * 2001-05-09 2002-11-14 Applied Materials, Inc. Methods of forming a nitridated surface on a metallic layer and products produced thereby
US6626188B2 (en) * 2001-06-28 2003-09-30 International Business Machines Corporation Method for cleaning and preconditioning a chemical vapor deposition chamber dome
JP2003109941A (ja) * 2001-09-28 2003-04-11 Canon Inc プラズマ処理装置および表面処理方法
JP2003188254A (ja) * 2001-12-18 2003-07-04 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2005045075A (ja) * 2003-07-23 2005-02-17 Hitachi Kokusai Electric Inc 基板処理方法
JP2005150228A (ja) * 2003-11-12 2005-06-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006005287A (ja) * 2004-06-21 2006-01-05 Hitachi Kokusai Electric Inc 基板処理方法
KR100931771B1 (ko) 2005-06-02 2009-12-14 어플라이드 머티어리얼스, 인코포레이티드 산화막 내에 질소를 도입하는 방법 및 장치

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