JP5369403B2 - 電子部品の製造方法 - Google Patents
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Description
導電膜からなる電極とモールドとの間にある犠牲膜を除去することにより、モールドから電極を分離するときに電極の変形が起こらないため、加工精度を高め、歩留まりを上げることができる。
単結晶シリコンウェハの結晶異方性エッチングではシリコンの結晶方位によってエッチング速度が大きく異なる。このため本発明によると、先鋭な錐体側面形状の凹部を狭小なピッチで高精度に形成することができる。
本発明では、モールドの凹部内に形成する突端部と基板上に形成する軸部とを接合することにより、鏃形の電極を形成する。すなわち、軸部は基板と一体の配線要素の上層であるから、基板の接合面に対して突出するように形成することができる。そして、このように形成する軸部の突端面を突端部の接合対象面よりも小さく設定する。さらに、突端部と軸部とを接合すると鏃形の電極を形成できる。すでに述べたとおり、電極を鏃形にすることにより電極同士の接合強度が向上する。また、機械加工技術を用いずに軸部を形成できるため、鏃形の電極を高精度に歩留まりよく高いスループットで形成することができる。
Au、Sn、はんだなどからなる接合層を、モールド上に形成する導電膜の一部として形成することにより、モールド上に形成した導電膜と基板と一体の配線要素とを接合するために必要な温度や圧力を低減することができる。
Au、Sn、はんだなどからなる接合層を基板と一体の配線要素の一部として形成することにより、モールド上に形成した導電膜と基板と一体の配線要素とを接合するために必要な温度や圧力を低減することができる。
モールド上に形成した導電膜の配線要素との接合部分を先鋭化してからモールド上の導電膜と、基板と一体の配線要素とを接合することにより、接合に必要な温度や圧力を低減することができる。さらに、導電膜の先鋭化にイオンミリングを用いることにより、同時に複数の部分を先鋭化することができ、また、再現性よく導電膜を先鋭化することができる。
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1.第一実施形態
2.第二実施形態
3.第三実施形態
4.第四実施形態
5.第五実施形態
6.第六実施形態
7.他の実施形態
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図1から図8は、図9に示す電子部品1の製造工程を示す断面図である。
はじめに図1に示すように錐体側面形状の凹部10aを成形面に有するモールド10を形成する。たとえば、単結晶シリコンウェハである基板の表面(結晶方位100)に、開口11aを有する第一犠牲膜11を形成し、第一犠牲膜11をマスクとして用いて基板の結晶異方性エッチングを行う。その結果、開口11aの下方領域に錐体側面形状の凹部10aが形成され、第一犠牲膜11を除去すると、成形面に凹部10aを有するモールド10が完成する。第一犠牲膜11はたとえば次のように形成される。まず、基板の表面上にSiN膜を堆積させ、続いて、フォトレジスト膜を塗布する。フォトレジスト膜を所定形状に露光し現像することによりSiN膜のエッチングマスクを形成する。次にこのエッチングマスクを用いてSiN膜をエッチングすると、SiN膜からなる第一犠牲膜11を形成することができる。
図12から図14は図15に示す電子部品2の製造工程を示す断面図である。
はじめに第一実施形態と同様にモールド10を形成し、モールド10の成形面の上に第二犠牲膜12と導電膜13とを形成する。
図16から図18は図19に示す電子部品3の製造工程を示す断面図である。
はじめに第一実施形態と同様にモールド10を形成した後に第二犠牲膜12を形成する。第二犠牲膜12はたとえばCrをスパッタによって0.3μの厚さまで堆積させることにより形成する。
次に、第二犠牲膜12を除去すると、図19に示す電子部品3が完成する。
図20から図24は図25に示す電子部品4の製造工程を示す断面図である。
はじめに図20の実線で示すように、単結晶シリコンウェハからなる基板20の表面(結晶方位100)に錐体側面形状の領域20aを結晶異方性エッチングにより形成する。錐体側面形状の領域20aは、モールド23の凹部21aの下地に相当する領域である。
次に犠牲膜22を除去すると、図25に示すように突端部54とモールド23とが分離する。その結果、導電膜13と導電膜27とからなる突端部54と、導電膜64からなる軸部と、からなる鏃形の電極104が基板30の接合面から垂直方向に突出している電子部品4が完成する。
図26から図30は図31に示す電子部品5の製造工程を示す断面図である。
はじめに第一実施形態において説明した図1から図4の工程を実施する。
次に図26に示すようにフォトレジストマスク14の開口14aから露出している導電膜13の表面上に、めっきによってフォトレジストマスク14よりも厚く導電膜15を形成し、導電膜15をフォトレジストマスク14の表面上にオーバーフローさせる。導電膜15のフォトレジストマスク14の表面上にオーバーフローした部分はドーム形状になる。
図32から図34は、第五実施形態において図28に示したモールド上の導電膜の鏃形の部分を他の方法で製造する工程を示す断面図である。
次に図33に示すように、フォトレジスト膜24の未感光領域24aの除去後に現れる開口24bから露出する導電膜13の表面上に導電膜25、導電膜26を順に形成する。導電膜25は導電膜26に対して選択的に等方性エッチングが可能な材料とする。また導電膜26の材料には導電膜25よりも硬度が高い材料を選択することが望ましい。たとえば導電膜15はCuのめっきによって形成し、導電膜26はNiのめっきによって形成する。
次に図34に示すようにフォトレジスト膜24の表面から突出している導電膜26をイオンミリングにより先鋭化する。
次にフォトレジスト膜24を完全に除去した後に、等方性エッチングによって導電膜25の側面の表層を除去すると、図35に示すように第五実施形態と同様の鏃形が導電膜26および導電膜25によって形成される。
尚、本発明の技術的範囲は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上記実施形態で示した材質や寸法や成膜方法やパターン転写方法はあくまで例示であるし、当業者であれば自明である工程の追加や削除や工程順序の入れ替えについては説明が省略されている。例えば、上述した製造工程において、膜の組成、成膜方法、膜の輪郭形成方法、工程順序などは、突起電極に求められる機能に応じた膜材料の組み合わせや、膜厚や、要求される輪郭形状精度などに応じて適宜選択されるものであって、特に限定されない。また、上記実施形態において、電極は他の電子部品の電極に突き刺して使用される突起電極を例示して説明したが、本発明の電子部品の電極は他の電子部品の電極にスナップフィットするいわゆるマイクロコネクタとして使用される形態のものであってもよい。
Claims (5)
- モールドの材料としての単結晶シリコンウェハを結晶異方性エッチングすることにより錐体側面形状の凹部を形成し、
前記モールドの成形面上に犠牲膜を形成し、前記犠牲膜の表面上に導電膜を形成し、
基板の接合面に備わる配線要素を前記導電膜に接合し、
突端部が前記導電膜からなる電極が前記基板から前記接合面に対して垂直方向に突出している電子部品を、前記犠牲膜を除去することにより、前記モールドから分離する、
ことを含み、
前記犠牲膜の表面上に前記導電膜を形成する工程において、前記導電膜の下層であり前記導電膜の突端部となる下層導電膜を形成し、前記導電膜の上層である上層導電膜からなり前記突端部とともに鏃形の前記電極を形成する軸部を前記突端部の上に形成する、
電子部品の製造方法。
- 前記モールドは透光性材料からなり、
前記突端部を形成した後に、前記モールド上にネガ型フォトレジスト膜を形成し、
前記モールドと前記突端部とをマスクとして前記ネガ型フォトレジスト膜を露光し現像することにより、前記突端部に対応する開口を有するフォトレジストマスクを形成し、
前記開口内に前記上層導電膜を形成し、
前記フォトレジストマスクを除去した後に前記上層導電膜を等方的にエッチングすることにより前記軸部を形成する、
ことを含む請求項1に記載の電子部品の製造方法。 - 前記導電膜の前記配線要素と接合する層として金、錫またははんだからなる接合層を形成する、
ことを含む請求項1または2に記載の電子部品の製造方法。 - 前記配線要素の前記導電膜と接合する層として金、錫またははんだからなる接合層を形成する、
ことを含む請求項1から3のいずれか一項に記載の電子部品の製造方法。 - 前記配線要素を前記導電膜に接合する前に、前記導電膜の前記配線要素と接合する部分をイオンミリングにより先鋭化する、
ことを含む請求項1から4のいずれか一項に記載の電子部品の製造方法。
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