JP5366410B2 - 電磁波検出素子の製造方法 - Google Patents
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Description
図6に示すように、電磁波検出素子10’は、互いに交差して配設された複数の走査配線101’及び複数の信号配線3’の各交差部に対応してセンサ部が設けられている。
このセンサ部は、図7に示されるように、光が照射されることにより電荷が発生する半導体層6’、半導体層6’の光が照射される照射面側に光透過性を有する導電性部材により形成され、当該半導体層6’に対してバイアス電圧を印加する上部電極7’、及び光の入射方向における半導体層6’の下流側(半導体層6’の光の非照射面側)に形成され、半導体層6’に発生した電荷を収集する下部電極14’を備えている。
その一方、一般的に無機絶縁膜を形成するための材料は誘電率が高く、また、膜厚も厚くすることができないため、収集電極と配線間の容量が高くなってしまう課題があった。
本発明の電磁波検出素子の製造方法は、薄膜トランジスタアレイと半導体層と該半導体層にバイアス電圧を与える共通電極配線とを含む電磁波検出素子の製造方法であって、絶縁性基板上に、薄膜トランジスタアレイ及び共通電極配線を形成する工程と、前記薄膜トランジスタアレイ及び共通電極配線を覆うように、無機材料からなる保護層を形成する工程と、前記薄膜トランジスタアレイ及び共通電極配線を覆う前記保護層の上に、有機材料により形成された層間絶縁膜を形成する工程と、前記層間絶縁膜の上に、半導体層を形成する工程と、前記層間絶縁膜の形成後、前記半導体層の形成前に前記層間絶縁膜と前記半導体層との間に配置されるように、前記半導体層をドライエチングする際に前記半導体層よりエッチング速度が遅い導電性金属材料を堆積してエッチングストッパとしての導電性金属層を形成する工程と、前記半導体層の一部を、前記導電性金属層が露出するまでドライエッチング処理により除去し、前記半導体層のパターニングを行なう工程と、前記半導体層の除去により露出した前記導電性金属層をフォトリソグラフィー技術により除去し、下部電極パターンを形成する工程と、を設けて構成されたものである。
本発明の電磁波検出素子の製造方法は、更に、前記保護層の形成後であって前記層間絶縁膜の形成前に、信号配線及びコンタクトパッドを形成する工程と、前記保護層の形成後であって前記導電性金属層を形成する前に、前記コンタクトパッドと前記導電性金属層とを接続するためのコンタクトホールを前記保護層に形成する工程と、を有していることが好ましい。
本発明の電磁波検出素子の製造方法は、更に、前記半導体層の形成後、該半導体層の上に上部電極を形成する工程と、前記上部電極と前記共通電極配線との接続部位を形成する工程と、を有していることが好ましい。
本発明の電磁波検出素子の製造方法における、薄膜トランジスタアレイ及び共通電極配線を形成する工程は、前記絶縁基板上に、ゲート電極及び走査配線を形成する工程と、該ゲート電極及び該走査配線上に絶縁膜を形成する工程と、該絶縁膜上にソース電極、ドレイン電極、及び共通電極配線を形成する工程と、を有していることが好ましい。
本発明の電磁波検出素子の製造方法は、層間絶縁膜の誘電率をεとしたとき、ε=2〜4であることが好ましい。また、層間絶縁膜は、ポジ型感光性アクリル系樹脂を主体とする層間絶縁膜とすることができる。
本発明の電磁波検出素子の製造方法は、半導体層として、アモルファスシリコンを主体とするフォトダイオード層を設けることができる。フォトダイオード層は、電磁波の入射で生じた電圧、電流の変化を受けて画像の検出を行なえる。ここで、アモルファスシリコンが「主体」とは、半導体層中のアモルファスシリコンの割合が50%以上である場合である。
ここで、「遮光性」とは、導電性層を形成した場合に、該導電性層の一方の側から入射した光が他方の側に透過して抜け出る光の量が入射光量の20%以下である性質をいう。
この下部電極14は、その上層として形成される半導体層が1μm前後と厚い場合には、導電性があれば材料に制限がほとんどない。このため、ITO、IZO、Al、Cu、Mo、W、又はAl、Cu、Mo及びWのいずれかを主体とする合金、あるいはこれらの積層膜など、導電性の金属を任意に選択して形成することができる。一方、半導体層の膜厚が薄い場合(0.2〜0.5μm前後)には、半導体層での光の吸収が充分でないため、TFTへの光照射によるリーク電流の増加を防ぐため、下部電極14は遮光性金属もしくはその合金又はこれらの積層膜で構成されるのが好ましい。
更に、電磁波検出素子10上には、保護絶縁膜を介して、光吸収性の低い接着樹脂等を用いてGOS等からなるシンチレータ(不図示)が貼付されている。
まず、図4(A)に示すように、基板1上に、ゲート配線層として、ゲート電極2を不図示の走査配線101(図2参照)と共に形成する。このゲート配線層は、Al、Al合金等の低抵抗金属、もしくは高融点金属からなるバリアメタル層との積層膜を、膜厚が100〜300nm前後になるようにスパッタリング法にて基板1上に堆積して金属膜を形成した後、フォトリソグラフィー技術にてパターン状のレジスト膜を積層して該レジスト膜をマスクとしてAl等用のエッチャントによるウェットエッチング法又はドライエッチング法にて金属膜をパターンニングする。その後、レジストを除去することにより、ゲート配線層が完成する。
TFT保護層11は、例えば、SiNX 等の無機材料を用いて形成されており、例えば、CVD成膜により形成される。
本実施形態では、N+層、I層,P+層の順で各層を積層したが、P+層、I層、N+層の順で積層し、PINダイオードとしてもよい。
フッ素原子を含むフッ素系ガスとしては、公知のガスを使用できるが、下記式(A)で表されるフッ素系化合物のガスは好適である。
CnHmFl …(A)
〔式中、nは1〜6を表し、mは0〜13を表し、lは1〜14を表す。〕
前記式(A)で表されるフッ素系ガスとしては、例えば、CF4、C2F6、C3F8、C2F4、C4F8、C4F6、C5F8、及びCHF3などを挙げることができる。フッ素系ガスは、これらから1種のガスを選択して用いることができ、また、2種以上のガスを組合せて用いることができる。
ドライエッチング処理は、予めエッチング処理時間を求めておくことが好ましい。すなわち、(1)フォトダイオード層(半導体層)のエッチングレート[nm/分]を算出し、(2)IZO膜(導電性層)のエッチングレート[nm/分]を算出し、(3)前記エッチングレート選択比、及びエッチング条件(使用ガス、フォトダイオード層の厚みなど)を考慮して、エッチングするのに要する処理時間を算出する。
その後、保護絶縁膜17及びフォトダイオード層6の上部に、ITO透明電極形成用の材料をスパッタリング法により堆積し、透明な導電性層を形成する。そして、フォトリソグラフィー技術にて保護絶縁膜17上の一部にパターン状にレジスト膜を形成し、ITO用のエッチャント等によるウェットエッチング法又はドライエッチング法にて導電性層をパターンニングし、図5(K)に示すように上部電極7を形成する。このとき、上部電極7及び共通電極配線25との接続部位を形成する。
上部電極7の厚みは、20〜200nm前後が好ましい。
6…PIN型のフォトダイオード層(半導体層)
10…電磁波検出素子
12…層間絶縁膜
14…IZO膜(半導体層よりエッチング速度が遅い導電性材料を用いた導電性層)
14a…下部電極
Claims (10)
- 薄膜トランジスタアレイと半導体層と該半導体層にバイアス電圧を与える共通電極配線とを含む電磁波検出素子の製造方法であって、
絶縁性基板上に、薄膜トランジスタアレイ及び共通電極配線を形成する工程と、
前記薄膜トランジスタアレイ及び共通電極配線を覆うように、無機材料からなる保護層を形成する工程と、
前記薄膜トランジスタアレイ及び共通電極配線を覆う前記保護層の上に、有機材料により形成された層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、半導体層を形成する工程と、
前記層間絶縁膜の形成後、前記半導体層の形成前に前記層間絶縁膜と前記半導体層との間に配置されるように、前記半導体層をドライエチングする際に前記半導体層よりエッチング速度が遅い導電性金属材料を堆積してエッチングストッパとしての導電性金属層を形成する工程と、
前記半導体層の一部を、前記導電性金属層が露出するまでドライエッチング処理により除去し、前記半導体層のパターニングを行なう工程と、
前記半導体層の除去により露出した前記導電性金属層をフォトリソグラフィー技術により除去し、下部電極パターンを形成する工程と、
を含む電磁波検出素子の製造方法。 - 更に、
前記保護層の形成後であって前記層間絶縁膜の形成前に、信号配線を形成する工程を含む請求項1に記載の電磁波検出素子の製造方法。 - 更に、
前記保護層の形成後であって前記層間絶縁膜の形成前に、信号配線及びコンタクトパッドを形成する工程と、
前記保護層の形成後であって前記導電性金属層を形成する前に、前記コンタクトパッドと前記導電性金属層とを接続するためのコンタクトホールを前記保護層に形成する工程と、
を含む請求項1に記載の電磁波検出素子の製造方法。 - 更に、
前記半導体層の形成後、該半導体層の上に上部電極を形成する工程と、
前記上部電極と前記共通電極配線との接続部位を形成する工程と、
を含む請求項1〜請求項3のいずれか1項に記載の電磁波検出素子の製造方法。 - 前記薄膜トランジスタアレイ及び共通電極配線を形成する工程は、
前記絶縁基板上に、ゲート電極及び走査配線を形成する工程と、
該ゲート電極及び該走査配線上に絶縁膜を形成する工程と、
該絶縁膜上にソース電極、ドレイン電極、及び共通電極配線を形成する工程と、
を含む請求項1〜請求項4のいずれか1項に記載の電磁波検出素子の製造方法。 - 前記層間絶縁膜の誘電率をεとしたとき、ε=2〜4であることを特徴とする請求項1〜請求項5のいずれか1項に記載の電磁波検出素子の製造方法。
- 前記層間絶縁膜は、ポジ型感光性アクリル系樹脂を用いて形成された層間絶縁膜であることを特徴とする請求項6に記載の電磁波検出素子の製造方法。
- 前記半導体層は、アモルファスシリコンを主体とするフォトダイオード層であることを特徴とする請求項1〜請求項7のいずれか1項に記載の電磁波検出素子の製造方法。
- 前記導電性金属材料は、酸化インジウムスズ(ITO)、酸化インジウム・酸化亜鉛(IZO)、Al、Cu、Mo、W、又はAl、Cu、Mo及びWのいずれかを主体とする合金、あるいはこれらの積層膜であることを特徴とする請求項1〜請求項8のいずれか1項に記載の電磁波検出素子の製造方法。
- 前記導電性金属層は、遮光性を有することを特徴とすることを特徴とする請求項1〜請求項9のいずれか1項に記載の電磁波検出素子の製造方法。
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