JP2011077184A - 検出素子 - Google Patents
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Abstract
【課題】半導体層の端面を経由するリーク電流を抑制することができる検出素子を提供する。
【解決手段】光が照射されることにより電荷が発生するi層6Bと一対の電極7との間にそれぞれ設けたn+層6A、p+層6Cのうちp+層6Cの形成面の端部をi層6Bよりも内側となるように形成した。
【選択図】図5
【解決手段】光が照射されることにより電荷が発生するi層6Bと一対の電極7との間にそれぞれ設けたn+層6A、p+層6Cのうちp+層6Cの形成面の端部をi層6Bよりも内側となるように形成した。
【選択図】図5
Description
本発明は、検出素子に係り、特に、光が照射されることにより電荷が発生する半導体層と一対の電極との間にそれぞれコンタクト層が設けられた検出素子に関する。
近年、TFT(Thin film transistor)アクティブマトリックス基板上にX線感応層を配置し、X線情報を直接デジタルデータに変換できるFPD(flat panel detector)等の検出素子が実用化されている。このFPDは、従来のイメージングプレートに比べて、即時に画像を確認でき、動画も確認できるといったメリットがあり、急速に普及が進んでいる。
この種の検出素子は、種々のタイプのものが提案されており、例えば、放射線を一度CsI:Tl、GOS(Gd2O2S:Tb)などのシンチレータで光に変換し、変換した光をフォトダイオードで電荷に変換して蓄積する間接変換方式がある。
この種の検出素子で用いられるフォトダイオードは、p型、i型、n型の各半導体層を順に積層したPIN型の半導体層の一方の面にバイアス電圧を印加する電極(以下「バイアス電極」という。)を設けると共に、他方の面に電荷を収集する電極(以下「収集電極」という。)を設け、収集電極でPIN型の半導体層に発生した電荷を収集して画像を示す情報として蓄積する。
ところで、フォトダイオードには、リーク不良が発生する場合がある。このリーク不良の発生頻度は、バイアス電圧に依存して高くなり、また、フォトダイオードの端面での発生が主要因であることが分かった。
特許文献1には、PIN型の半導体層の端面を経由するリークを抑制する目的で、収集電極の周端面をPIN型の半導体層の周端面よりも内側になるように形成する構成が記載されている。
しかしながら、収集電極の周端面をPIN型の半導体層の周端面よりも内側になる構成としたとしても、半導体層の端面を経由するリーク電流を充分に抑制できない、という問題点があった。
本発明は上記問題点を解消するためになされたものであり、半導体層の端面を経由するリーク電流を抑制することができる検出素子を提供することを目的とする。
上記目的を達成するために、本発明の検出素子は、電荷を読み出すためのスイッチ素子が設けられた絶縁性の基板と、前記基板上に形成され、検出対象とする電磁波が照射されることにより電荷を発生する半導体層と、形成された前記半導体層の両側にそれぞれ形成され、前記半導体層に対して電圧を印加すると共に当該半導体層に発生した電荷を収集する一対の電極と、前記半導体層と前記一対の電極との間にそれぞれ設けられて前記一対の電極と前記半導体層とを電気的に接続し、少なくとも一方の形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層と、を備えている。
本発明の検出素子は、電荷を読み出すためのスイッチ素子が設けられた絶縁性の基板上に検出対象とする電磁波が照射されることにより電荷を発生する半導体層が形成され、当該半導体層の両側にそれぞれ半導体層に対して電圧を印加すると共に当該半導体層に発生した電荷を収集する一対の電極が形成されている。
そして、本発明では、半導体層と一対の電極との間にそれぞれ一対の電極と半導体層とを電気的に接続するコンタクト層が設けられ、少なくとも一方のコンタクト層の形成面の端部が半導体層よりも内側となるように形成されている。
このように、本発明の検出素子は、半導体層と一対の電極との間にそれぞれ設けたコンタクト層のうち少なくとも一方のコンタクト層の形成面の端部を半導体層よりも内側となるように形成したので、半導体層の端面を経由するリーク電流を抑制することができる
。
。
なお、上記検出素子は、前記コンタクト層が、少なくとも一方の形成面の端部が前記半導体層の形成面の端部より当該半導体層の層厚分以上内側に位置することが好ましい。
また、上記検出素子は、前記半導体層が、形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層側で、当該コンタクト層部分に比べて当該コンタクト層の周辺部から端部に亘って層の厚さが薄いことが好ましい。
また、上記検出素子は、前記一対の電極のうち形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層側の電極は、形成面が当該コンタクト層と同じ形状に形成されることが好ましい。
また、上記検出素子は、前記半導体層が、i型の半導体により形成され、前記コンタクト層が、前記半導体層と前記一対の電極との間に設けられた一方がp型の半導体により形成され、他方がn型の半導体により形成されてもよい。
このように、本発明によれば、半導体層と一対の電極との間にそれぞれ設けたコンタクト層のうち少なくとも一方のコンタクト層の形成面の端部を半導体層よりも内側となるように形成したので、半導体層の端面を経由するリーク電流を抑制することができる、という優れた効果を有する。
以下、図面を参照しながら本発明の実施の形態について説明する。なお、以下では、本発明を、放射線画像検出装置100に適用した場合について説明する。
図1には、第1の実施の形態に係る放射線画像検出装置100の全体構成が示されている。ただし、放射線を光に変換するシンチレータは省略されている。
同図に示すように、本実施の形態に係る放射線画像検出装置100は、照射された放射線をシンチレータで変換した光に検出する検出素子10を備えている。
検出素子10は、後述する上部電極と半導体層と下部電極を備え、照射された放射線をシンチレータで変換した光を受けて電荷を蓄積するセンサ部103と、センサ部103に蓄積された電荷を読み出すためのTFTスイッチ4と、を含んで構成される画素が2次元状に多数設けられている。
また、検出素子10には、上記TFTスイッチ4をON/OFFするための複数の走査配線101と、上記センサ部103に蓄積された電荷を読み出すための複数の信号配線3と、が互いに交差して設けられている。
各信号配線3には、当該信号配線3に接続された何れかのTFTスイッチ4がONされることによりセンサ部103に蓄積された電荷量に応じた電気信号が流れる。各信号配線3には、各信号配線3に流れ出した電気信号を検出する信号検出回路105が接続されており、各走査配線101には、各走査配線101にTFTスイッチ4をON/OFFするための制御信号を出力するスキャン信号制御装置104が接続されている。
信号検出回路105は、各信号配線3毎に、入力される電気信号を増幅する増幅回路を内蔵している。信号検出回路105は、各信号配線3より入力される電気信号を増幅回路により増幅して検出することにより、画像を構成する各画素の情報として、各センサ部103に蓄積された電荷量を検出する。
この信号検出回路105及びスキャン信号制御装置104には、信号検出回路105において検出された電気信号に所定の処理を施すとともに、信号検出回路105に対して信号検出のタイミングを示す制御信号を出力し、スキャン信号制御装置104に対してスキャン信号の出力のタイミングを示す制御信号を出力する信号処理装置106が接続されている。
次に、図2及び図3を参照して、本実施形態に係る検出素子10についてより詳細に説明する。なお、図2には、本実施形態に係る検出素子10の1画素単位の構造を示す平面図が示されており、図3には、図2のA−A線断面図が示されている。
図3に示すように、検出素子10は、無アルカリガラス等からなる絶縁性の基板1上に、走査配線101、ゲート電極2が形成されており、走査配線101とゲート電極2は接続されている(図2参照。)。走査配線101及びゲート電極2が形成された配線層(以下、この配線層を「第1信号配線層」ともいう。)は、Al若しくはCu、又はAl若しくはCuを主体とした積層膜を用いて形成されているが、これらに限定されるものではない。
この走査配線101及びゲート電極2上には、走査配線101及びゲート電極2を覆い一面に絶縁膜15が形成されている。絶縁膜15はゲート電極2上に位置する部位がTFTスイッチ4におけるゲート絶縁膜として作用する。この絶縁膜15は、例えば、SiNX 等からなっており、例えば、CVD(Chemical Vapor Deposition)成膜により形成される。
絶縁膜15上のゲート電極2上には、半導体活性層8が島状に形成されている。この半導体活性層8は、TFTスイッチ4のチャネル部であり、例えば、アモルファスシリコン膜からなる。
これらの上層には、ソース電極9、及びドレイン電極13が形成されている。このソース電極9及びドレイン電極13が形成された配線層には、ソース電極9、ドレイン電極13とともに、信号配線3が形成されている。ソース電極9は信号配線3に接続されている(図2参照。)。信号配線3、及びソース電極9が形成された配線層(以下、この配線層を「第2信号配線層」ともいう。)は、Al若しくはCu、又はAl若しくはCuを主体とした積層膜が用いて形成されるが、これらに限定されるものではない。
このソース電極9及びドレイン電極13と半導体活性層8との間には不純物添加アモルファスシリコン等による不純物添加半導体層(不図示)が形成されている。これらによりスイッチング用のTFTスイッチ4が構成される。
これら半導体活性層8、ソース電極9、ドレイン電極13、及び信号配線3を覆い、基板1上の画素が設けられた領域のほぼ全面(ほぼ全領域)には、TFT保護膜層11が形成されている。このTFT保護膜層11は、例えば、SiNX 等からなっており、例えば、CVD成膜により形成される。
このTFT保護膜層11上には、塗布型の層間絶縁膜12が形成されている。この層間絶縁膜12は、低誘電率(比誘電率εr=2〜4)の感光性の有機材料(例えば、ポジ型感光性アクリル系樹脂:メタクリル酸とグリシジルメタクリレートとの共重合体からなるベースポリマーに、ナフトキノンジアジド系ポジ型感光剤を混合した材料など)により1〜4μmの膜厚で形成されている。本実施の形態に係る検出素子10では、この層間絶縁膜12によって層間絶縁膜12上層と下層に配置される金属間の容量を低く抑えている。また、一般的にこのような材料は平坦化膜としての機能も有しており、下層の段差が平坦化される効果も有する。これにより、上層に配置される半導体層6の形状が平坦化されるため、半導体層6の凹凸による吸収効率の低下や、リーク電流の増加を抑制することができる。この層間絶縁膜12及びTFT保護膜層11には、ドレイン電極13と対向する位置にコンタクトホール16が形成されている。
層間絶縁膜12上には、コンタクトホール16を埋めつつ、画素領域を覆うようにセンサ部103の下部電極14が形成されており、この下部電極14は、TFTスイッチ4のドレイン電極13と接続されている。この下部電極14は、後述する半導体層6が1μm前後と厚い場合には導電性があれば材料に制限がほとんどない。このため、Al系材料、ITO(酸化スズインジウム)など導電性の金属を用いて形成すれば問題ない。
一方、半導体層6の膜厚が薄い場合(0.2〜0.5μm前後)、半導体層6で光が吸収が十分でないため、TFTスイッチ4への光照射によるリーク電流の増加を防ぐため、遮光性メタルを主体とする合金、若しくは積層膜とすることが好ましい。
下部電極14上には、フォトダイオードとして機能する半導体層6が形成されている。本実施の形態では、半導体層6として、n+層、i層、p+層(n+アモルファスシリコン、アモルファスシリコン、p+アモルファスシリコン)を積層したPIN構造のフォトダイオードを採用しており、下層からn+層6A、i層6B、p+層6Cを順に積層して形成する。i層6Bは、本発明の半導体層として機能し、光が照射されることにより電荷(自由電子と自由正孔のペア)が発生する。n+層6A及びp+層6Cは、本発明のコンタクト層として機能し、下部電極14及び後述する上部電極7とi層6Bをと電気的に接続する。
なお、本実施の形態では、p+層6Cをn+層6A、i層6Bよりも小さく、p+層6Cの形成面の端部をn+層6A、i層6Bの形成面の端部よりも後退させてp+層6Cの形成面の端部がn+層6A、i層6Bの形成面の端部よりも内側となるように形成している。
また、本実施の形態では、下部電極14を半導体層6よりも大きくしている。半導体層6の膜厚が薄い場合(例えば、0.5μm以下の場合)には、TFTスイッチ4への光入射を防ぐ目的で、遮光性金属を配置してTFTスイッチ4を覆うことが好ましい。
また、本実施の形態では、デバイス内部の光の乱反射によるTFTスイッチ4への光進入を抑制するため、TFTスイッチ4のチャネル部から遮光性金属からなる下部電極14の端部への間隔を5μm以上確保している。
半導体層6上には、上部電極7が形成されている。この上部電極7には、例えば、ITOやIZO(酸化亜鉛インジウム)などの光透過性の高い材料を用いている。なお、本実施の形態では、上部電極7は半導体層6のp+層6Cと同じ大きさで形成されている。
層間絶縁膜12、半導体層6及び上部電極7上には、上部電極7に対応する一部で開口27Aを持つように保護絶縁膜17が形成されている。保護絶縁膜17はTFT保護膜層11と同じく、例えば、SiNx等からなっており、例えば、CVD成膜により形成される。
この保護絶縁膜17上には、共通電極配線25がAl若しくはCu、又はAl若しくはCuを主体とした合金あるいは積層膜で形成されている。共通電極配線25は、開口27A付近にコンタクトパッド27が形成され、保護絶縁膜17の開口27Aを介して上部電極7と電気的に接続される。
このように形成された検出素子10には、必要に応じて保護絶縁膜17上にさらに光吸収性の低い絶縁性の材料により保護膜が形成されて、その表面に光吸収性の低い接着樹脂を用いてGOS等からなるシンチレータが貼り付けられる。
次に、図4(A)〜(J)を参照して、第1の実施形態に係る検出素子10の製造工程の一例を説明する。
まず、基板1上に、第1信号配線層として、ゲート電極2、走査配線101(不図示)を形成する(図4(A))。この第1信号配線層は、Al、Al合金等の低抵抗金属、若しくは高融点金属からなるバリアメタル層との積層膜からなり、膜厚が100〜300nm前後でスパッタリング法にて基板1上に堆積される。その後、フォトリソグラフィー技術にてレジスト膜のパターンニングを行う。その後、Al用のエッチャントによるウェットエッチ法か、ドライエッチ法にて金属膜をパターンニングする。その後、レジストを除去することにより第1信号配線層が完成する。
次に、第1信号配線層上に、絶縁膜15、半導体活性層8、不純物添加半導体層(不図示)を順次堆積する(図4(B))。絶縁膜15はSiNxからなり膜厚は200〜600nm、半導体活性層8はアモルファスシリコンからなり膜厚20〜200nm前後、、不純物添加半導体層は不純物添加アモルファスシリコンからなり膜厚10〜100nm前後で、P−CVD(Plasma-Chemical Vapor Deposition)法にて堆積する。その後、第1信号配線層と同様に、フォトリソグラフィー技術によりレジストのパターンニングを行う。その後、半導体活性層8に対し選択的にドライエッチングすることによりチャネル領域を形成する。
次に、絶縁膜15、及び半導体活性層8の上層に、第2信号配線層として、信号配線3、ソース電極9、ドレイン電極13を形成する(図4(C))。この第2信号配線層は、第1信号配線層と同様に、Al、Al合金等の低抵抗金属、若しくは高融点金属からなるバリアメタル層との積層膜、又はMo等の高融点金属膜単層からなり、膜厚が100〜300nm前後である。第1信号配線層と同様に、フォトリソグラフィー技術にてパターンニングを行い、Al用のエッチャントによるウェットエッチ法か、ドライエッチ法にて金属膜をパターンニングする。その際、選択的にエッチング法を採用することにより絶縁膜15は除去されない。
次に、上記のように形成された層の上層に、TFT保護膜層11及び層間絶縁膜12を順次形成する(図4(D))。TFT保護膜層11及び層間絶縁膜12は無機材料単体の場合や、無機材料からなる保護絶縁膜と有機系材料からなる層間絶縁膜の積層により形成する場合や、有機系からなる層間絶縁膜単層により形成する場合がある。本実施形態では、下層の共通電極配線25と下部電極14間との静電容量を抑制する一方で、TFTスイッチ4の特性を安定させるため感光性の層間絶縁膜12と無機材料からなるTFT保護膜層11の積層構造としており、例えば、CVD成膜によりTFT保護膜層11を形成し、塗布系材料である感光性の層間絶縁膜12材料を塗布、プリベーク後、露光、現像のステップを通過後、焼成を行なって各層を形成する。
次に、フォトリソグラフィー技術によりTFT保護膜層11をパターンニングする(図4(E))。なお、TFT保護膜11を配置しない場合には、このステップは必要ない。
次に、上記の層の上層にAl系材料、若しくはITO等の金属材料をスパッタリング法により堆積する。膜厚は20〜200nm前後である。フォトリソグラフィー技術にてパターンニングを行い、メタル用のエッチャント等によるウェットエッチ法か、ドライエッチ法にてパターンニングして下部電極14を形成する(図4(F))。
次に、CVD法で下層より順にn+、i、p+の各層を堆積して半導体層6のn+層6A、i層6B、p+層6Cを形成する(図4(G))。膜厚は、それぞれn+層50〜500nm、i層0.2〜2μm、p+層50〜500nmである。半導体層6は各層を順に積層してフォトリソグラフィー技術により、半導体層6をパターンニングし、ドライエッチ、若しくはウェットエッチによる下層の層間絶縁膜12との選択エッチすることにより完成する。
ここでは、n+、i、p+の順で積層したが、p+、i、n+の順で積層し、PINダイオードとしてもかまわない。
次に、上部電極7を形成する(図4(H))。上部電極7は上記のようにして形成された層の上層に、ITO等の透明電極材料をスパッタリング法により堆積する。膜厚は20〜200nm前後である。フォトリソグラフィー技術にてパターンニングを行い、ITO用のエッチャント等によるウェットエッチ法か、ドライエッチ法にて上部電極7をパターンニングする。その後、上部電極7をマスクとして半導体層6を選択エッチし、半導体層6の周辺においてp+層6Cの全部及びi層6Bの表面を除去する。これにより、図5に示すように、i層6Bは、p+層6Cの周辺部から端部に亘って表面部分が除去され、層の厚さがp+層6C部分に比べてp+層6Cの周辺部分で薄くなっている。
次に、CVD法等で、上部電極7を覆うようにSiNx膜からなる保護絶縁膜17を堆積する。膜厚は100〜300nm前後である。その後、フォトリソグラフィー技術にてパターンニングを行い、ドライエッチ法にてパターンニングし、開口部27Aを形成する。(図4(I))。ここでは、一例としてCVD成膜のSiNxを記載したが、絶縁材料であれば適用でき、SiNxに限定するものではない。
次に、共通電極配線25を形成する(図4(J))。共通電極配線25及びコンタクトパッド27Bは、上記のようにして形成された層の上層に、Al若しくはCu、又はAl若しくはCuを主体とした合金等の金属材料をスパッタリング法により堆積する。膜厚は100〜500nm前後である。フォトリソグラフィー技術にてパターンニングを行い、メタル用のエッチャント等によるウェットエッチ法か、ドライエッチ法にてパターンニングして共通電極配線25及びコンタクトパッド27を形成する。
このように形成された検出素子10の表面に接着樹脂等を用いてGOSからなるシンチレータが貼り付ける。
次に、上記構造の放射線画像検出装置100の動作原理について説明する。
X線が照射されると、照射されたX線は、シンチレータに吸収され、可視光に変換される。なお、X線は、検出素子10の表側、裏側の何れから照射されてもかまわない。シンチレータで可視光に変換された光は、基板1上にアレイ状に配置されたセンサ部103の半導体層6に照射される。
検出素子10には、半導体層6が各画素単位に分離して備えられている。半導体層6は、共通電極配線25を介して上部電極7から所定のバイアス電圧が印加されており、光が照射されると内部に電荷が発生する。例えば、半導体層6が下層からn+層、i層、p+層の順に積層したPIN構造の場合は、上部電極7に負のバイアス電圧が印加されるものとされており、i層6の膜厚が1μm程度の場合、印加されるバイアス電圧が−5〜−10V程度である。
ここで、本実施の形態では、p+層6Cの形成面の端部をn+層6A、i層6Bの形成面の端部よりも後退させて、p+層6Cの形成面の端部がn+層6A、i層6Bの形成面の端部よりも内側となるように形成している。
図6には、検出素子10のフォトダイオードとして機能する半導体層6、上部電極7及び下部電極14の層構成を概略的な構成に示した模式図が示されている。
検出素子10では、p+層6Cの形成面の端部をn+層6A、i層6Bの形成面の端部よりも後退させることにより、p+層6Cとn+層6A間の実効距離が拡大する。これにより、i層6Bの端面に印加される電界強度が抑制され、i層6Bの端面を介したリーク不良の発生を抑制することができる。n+層6A、i層6Bの形成面に対してp+層6Cの形成面を後退させる後退量は、i層6Bの端面に印加される電界強度を抑制するため、i層6Bの層厚分以上であることが好ましい。例えば、i層6の層厚が1μm程度である場合、パターンニング誤差を2〜4μm程度考慮して3〜5μm程度後退させる。
また、i層6Bは、p+層6Cの周辺部から端部に亘って表面部分が除去され、層の厚さがp+層6C部分に比べてp+層6Cの周辺部分で薄くなっている。このように、i層6Bのp+層6Cの周辺部から端部に亘って表面部分を除去することにより、i層6Bの表面に残留するp+が除去されるため、端面を経由するリーク電流の発生が抑制される。
半導体層6には、バイアス電圧が印加された状態で光が未照射の場合、数pA/mm2以下の電流しか流れない。一方、半導体層6には、バイアス電圧が印加された状態で光が照射(1μW/cm2)されると、数〜数十nA/mm2程度の明電流が発生する。この発生した電荷は下部電極14により収集される。下部電極14は、TFTスイッチ4のドレイン電極13と接続されており、TFTスイッチ4のソース電極9は、信号配線3に接続されている。画像検出時には、TFTスイッチ4のゲート電極2に負バイアスが印加されてオフ状態に保持されており、下部電極14に収集された電荷が蓄積される。
画像読出時には、TFTスイッチ4のゲート電極2に走査配線101を介して順次ON信号(+10〜20V)が印加される。これにより、TFTスイッチ4が順次ONされることにより下部電極14に蓄積された電荷量に応じた電気信号が信号配線3に流れ出す。信号検出回路105は、信号配線3に流れ出した電気信号に基づいて各センサ部103に蓄積された電荷量を、画像を構成する各画素の情報として検出する。これにより、検出素子10に照射されたX線により示される画像を示す画像情報を得ることができる。
ここで、検出素子10の半導体層6を、本実施の形態のようにp+層6Cの形成面の端部をn+層6A、i層6Bの形成面の端部よりも後退させ、i層6Bのp+層6Cの周辺部から端部に亘って表面部分の表面を除去して、i層6Bの層の厚さをp+層6C部分に比べてp+層6Cの周辺部分で薄した場合(図8)と、従来構造のようにp+層6Cをn+層6A、i層6Bと同じ範囲で形成した場合(図9)とでリークが発生するリーク画素の画素数を経時的に測定した。なお、i層6Bの厚さは0.5μmとし、p+層6Cの形成面端部のn+層6A、i層6Bの形成面端部に対する後退量Lは5μmとした。
図10には、本実施の形態の構造(図8)と従来構造(図9)とで全画素に対するリーク画素の割合Xの経時的な変化が示されている。
図10に示すように、本実施の形態の構造は、従来構造に比べてリーク画素が少ない。また、従来構造では、リーク画素が経時的に増加する変化がみられたが、本実施の形態の構造では、リーク画素の経時的な増加はみられなかった。
なお、上記実施の形態では、p+層6Cの形成面の端部をn+層6A、i層6Bの形成面の端部よりも後退させて、p+層6Cの形成面の端部がn+層6A、i層6Bの形成面の端部よりも内側となるように形成する場合について説明したが、これに限定されるものではない。例えば、p+層6Cとi層6Bを同じ大きさとして、n+層6Aの形成面の端部をi層6B、p+層6Cの形成面の端部よりも後退させて、n+層6Aの形成面の端部をi層6B、p+層6Cの形成面の端部よりも内側となるように形成してもよい。また、n+層6Aとp+層6Cの形成面の端部を共にi層6Bの形成面の端部よりも後退させてもよい。
また、上記実施の形態では、n+、i、p+の各層を堆積し、フォトリソグラフィー技術によりパターンニングを行ってn+層6A、i層6B、p+層6Cを形成し、その上層に、透明電極材料を堆積しウェットエッチ法か、ドライエッチ法にて上部電極7をパターンニングした後に、上部電極7をマスクとしてp+層6Cの全部及びi層6Bの表面を除去する場合について説明したが、これに限定されるものではない。例えば、n+、iの各層を堆積し、フォトリソグラフィー技術によりパターンニングを行って半導体層6のn+層6A、i層6Bを先に形成し、その上層にp+及び透明電極材料を堆積してp+層6C及び上部電極7をパターンニングしてもよい。この場合、p+層6Cと上部電極7を順に形成するため、p+層6Cの周辺部を除去する工程が不要となる。この場合も上部電極7をが半導体層6のp+層6Cと同じ大きさで形成される。
また、上記実施の形態では、上部電極7が半導体層6のp+層6Cと同じ大きさで形成されている場合について説明したが、これに限定されるものではない。例えば、p+層6Cと上部電極7をそれぞれ別な工程で形成して、図7に示すように、上部電極7が半導体層6のp+層6Cよりも小さく形成されてもよい。
また、上記実施の形態では、基板1として無アルカリガラスを用いた場合について説明したが、これに限定されるものではない。例えば、ポリイミド等の絶縁体を用いて絶縁性の基板1を形成してもよい。基板の材料はこれに限定されるものではない。
また、上記実施の形態では、X線を検出することにより画像を検出する放射線画像検出装置100に本発明を適用した場合について説明したが、本発明はこれに限定されるものではなく、例えば、検出対象とする電磁波は可視光や紫外線、赤外線等いずれであってもよい。
その他、上記各実施の形態で説明した放射線画像検出装置100の構成(図1参照。)及び検出素子10の構成(図2〜図8)は一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。
1 基板
6A n+層(コンタクト層)
6B i層(半導体層)
6C p+層(コンタクト層)
7 上部電極(電極)
14 下部電極(電極)
6A n+層(コンタクト層)
6B i層(半導体層)
6C p+層(コンタクト層)
7 上部電極(電極)
14 下部電極(電極)
Claims (5)
- 電荷を読み出すためのスイッチ素子が設けられた絶縁性の基板と、
前記基板上に形成され、検出対象とする電磁波が照射されることにより電荷を発生する半導体層と、
形成された前記半導体層の両側にそれぞれ形成され、前記半導体層に対して電圧を印加すると共に当該半導体層に発生した電荷を収集する一対の電極と、
前記半導体層と前記一対の電極との間にそれぞれ設けられて前記一対の電極と前記半導体層とを電気的に接続し、少なくとも一方の形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層と、
を備えた検出素子。 - 前記コンタクト層は、少なくとも一方の形成面の端部が前記半導体層の形成面の端部より当該半導体層の層厚分以上内側に位置している
請求項1記載の検出素子。 - 前記半導体層は、形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層側で、当該コンタクト層部分に比べて当該コンタクト層の周辺部から端部に亘って層の厚さが薄い
請求項1又は請求項2記載の検出素子。 - 前記一対の電極のうち形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層側の電極は、形成面が当該コンタクト層と同じ形状に形成された
請求項1〜請求項3の何れか1項記載の検出素子。 - 前記半導体層は、i型の半導体により形成され、
前記コンタクト層は、前記半導体層と前記一対の電極との間に設けられた一方がp型の半導体により形成され、他方がn型の半導体により形成された
請求項1〜請求項4の何れか1項記載の検出素子。
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