JP5360056B2

JP5360056B2 - ポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法

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Description

本発明は、ポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法に関する。

ポリフェーズフィルタの帯域調整方法の一例が、「ヨーロピアンソリッドステートサーキッツ（IEEE EUROPIAN SOLID STATES CIRCUITS、２００２）」の８１０頁の図７に示されている。この例は、ポリフェーズフィルタにより電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillators）の出力差動信号が変換された出力ＩＱ信号間の位相差を正確に９０度に調整するために用いられる。なお、特許文献１には、ＶＣＯからの出力信号をポリフェーズフィルタに入力する構成が開示されている。

図１６は、ポリフェーズフィルタの帯域調整装置の一例である回路構成を示す図である。図１６に示すポリフェーズフィルタの帯域調整装置は、ＶＣＯ５００１と、ポリフェーズフィルタ５００２と、ミキサー５００３と、位相比較器５００４と、位相−制御電圧変換器５００５とから構成される。このような構成において、まず、ポリフェーズフィルタにより、ＶＣＯの出力信号５０１０は差動信号からＩＱ信号５０１１へと変換される。次に、このＩＱ信号は、ミキサーのＬＯポートに入力されるとともに、位相比較器にも入力されて９０度からの位相誤差が検出される。そして、この位相比較器の出力信号５０１２は、位相−制御電圧変換器により制御電圧へ変換されて、この制御電圧により位相誤差を低減するようにポリフェーズフィルタの帯域が調整される。このとき、ポリフェーズフィルタの段数は１段である。このポリフェーズフィルタと位相比較器と位相−制御電圧変換器とのループ動作が複数回繰り返されることにより、位相誤差の少ないＩＱ信号が発生される。

特開２００６−３３９７００号公報

しかしながら、上述した図１６のポリフェーズフィルタの帯域調整装置にはいくつかの問題がある。第１の問題点は、省面積化および低消費電力化が困難なことである。この問題が発生する原因は、通常の変復調動作には不要な位相比較器および位相−制御電圧変換器を用いていることである。第２の問題点は、動作周波数の高速化が困難なことである。この問題が発生する原因は、ポリフェーズフィルタの出力部に位相比較器の負荷が追加されることである。第３の問題点は、信号の広帯域化が困難なことである。この問題が発生する原因は、１段のポリフェーズを用いていることにより、必要とされる素子値の可変範囲が広いことである。

本発明は、上記事情に鑑みてなされたものであり、無線トランシーバ向けの省面積、低消費電力、高速動作可能なポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法を提供することを目的とする。

かかる目的を達成するために、本発明のポリフェーズフィルタの帯域調整装置は、クロック信号を発生する電圧制御発振器と、電圧制御発信器から出力されるクロック信号を入力し、４相信号を出力するポリフェーズフィルタと、ポリフェーズフィルタから出力される４相信号と、外部テスト信号とを入力するミキサーと、ミキサーから出力される信号を入力する包絡線検波回路と、包絡線検波回路から出力される信号を入力し、ポリフェーズフィルタの帯域を制御する帯域制御信号を発生する帯域制御信号発生回路と、を備えることを特徴とする。

本発明のポリフェーズフィルタの帯域調整方法は、電圧制御発振器が、クロック信号を発生するステップと、ポリフェーズフィルタが、電圧制御発信器から出力されるクロック信号を入力し、４相信号を出力するステップと、ミキサーが、ポリフェーズフィルタから出力される４相信号と、外部テスト信号とを入力するステップと、包絡線検波回路が、ミキサーから出力される信号を入力するステップと、帯域制御信号発生回路が、包絡線検波回路から出力される信号を入力し、ポリフェーズフィルタの帯域を制御する帯域制御信号を発生するステップと、を備えることを特徴とする。

本発明によれば、省面積、低消費電力、高速動作可能なポリフェーズフィルタの帯域調整を実現することが可能となる。

本発明の第１の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本発明の第２の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本発明の第３の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本発明の第４の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本発明の第５の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本発明の第６の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本発明の第７の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本発明の第８の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本発明の第９の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本発明の第１の実施形態における、ポリフェーズフィルタの具体的な第１の回路を示す図である。本発明の第１の実施形態における、ポリフェーズフィルタの具体的な第２の回路を示す図である。本発明の第１の実施形態における、ポリフェーズフィルタの具体的な第３の回路を示す図である。本発明の第２の実施形態における、ポリフェーズフィルタの具体的な回路を示す図である。本発明の第３の実施形態における、周波数調整の具体的な動作を示す図である。本発明の第３の実施形態における、ＵＷＢへの具体的な応用例を示す図である。文献１に開示されたポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本発明の第２の実施形態における、位相誤差シミュレーション結果の例を示すグラフである。

以下、本発明を実施するための最良の形態について添付図面を参照して詳細に説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）１と、ＶＣＯの出力を入力としてＩＱ信号（４相信号）を発生するポリフェーズフィルタ２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー３と、ミキサーの出力を入力とする包絡線検波回路（エンベロープディテクター）４と、エンベロープディテクターの出力を入力とする帯域制御信号発生回路５とで構成される。なお本明細書において、「○○の出力」とは「○○から出力される信号（データ）」を示す。例えば、「ＶＣＯの出力」とは「ＶＣＯから出力される信号」のことである。

次に、ポリフェーズフィルタの具体的な第１、２、３の回路について図面を参照して詳細に説明する。

図１０に示すように、第１のポリフェーズフィルタは、抵抗素子２００９−２０１６と可変容量素子２００１−２００８とから構成される。これら可変容量素子の容量値は、制御端子２０２３−２０３０の信号により制御される。ＶＣＯの差動出力信号は、入力端子２０１７、２０１８へそれぞれ入力される。なお、本回路では２段構成としているものの、同構成を直列に接続することで多段構成にもできる。

また、図１１に示すように、第２のポリフェーズフィルタは、可変抵抗素子２１０９−２１１６と容量素子２１０１−２１０８とから構成される。これら可変抵抗素子の抵抗値は、制御端子２１２３−２１３０の信号により制御される。ＶＣＯの差動出力信号は、入力端子２１１７、２１１８へそれぞれ入力される。

さらに、図１２に示すように、第３のポリフェーズフィルタは、抵抗素子２２０９−２２１６と可変容量素子２２０１−２２０８とから構成される。これら可変容量素子の容量値は、制御端子２２２３−２２３０の信号により制御される。ＶＣＯの差動出力信号は、入力端子２２１７、２２１８へそれぞれ入力される。図１０に示される第１のポリフェーズフィルタのようにＡＣ接地する必要はない。

次に、本発明の第１の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。

ミキサーにテスト信号を入力したとき、エンベロープディテクター出力により、ポリフェーズフィルタ出力ＩＱ信号間の位相や振幅のずれ量を判別することができる。このずれ量を元に生成された制御信号により、ポリフェーズフィルタを構成する素子値が変えられることで、ポリフェーズフィルタの帯域が調整される。この動作を繰り返すことにより、最適な制御信号が決定されるとともに、ポリフェーズフィルタの帯域は最適な値に調整される。

以上説明したように、本実施形態によれば、以下の効果が得られる。
第１の効果は、省面積および低消費電力なポリフェーズフィルタの帯域調整を実現することができることである。第１の効果が得られる理由は、従来例の位相比較器に変えて、ミキサーのＤＣオフセットキャンセルに用いられるエンベロープディテクターを共用できることによる。
第２の効果は、高速動作可能なポリフェーズフィルタの帯域調整を実現することができることである。第２の効果が得られる理由は、従来例の位相比較器の負荷が除去されていることによる。

すなわち、本実施形態によれば、位相比較器が不要になるため、省面積、低消費電力、高速動作を実現するポリフェーズフィルタの帯域調整装置及び方法を提供することができる。

［第２の実施形態］
図２は、本発明の第２の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）１０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ１０２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー１０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）１０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路１０５とで構成される。

次に、ポリフェーズフィルタの具体的な回路について図面を参照して詳細に説明する。図１３に示すように、ポリフェーズフィルタの基本構成は、抵抗素子３００１、３０１０、３０１１−３０１４と可変容量素子３００２−３００９とインバータアンプ３０１５−３０１８とである。なお、ポリフェーズフィルタは、この基本構成をもとに、図１０−２２に示されるポリフェーズフィルタと同様に構成される。これら可変容量素子の容量値は、制御端子３０２１−３０２４のデジタル信号により制御される。このとき、可変容量素子は、サーモメータコードあるいはバイナリコード等で重み付けされている。

ここで、図１３に示す回路構成においてどのように位相誤差の調整がされるのかについて、図１７に示す例を用いて説明する。図１７は、１段のポリフェーズフィルタにおいて、デジタル信号をスイープして可変容量素子の容量を最小から最大へ変化させたときの位相誤差シミュレーション結果の例である。なお、この例では、可変容量素子は５ビットのバイナリコードのデジタル信号で制御される。このとき、7.5-GHzの周波数の場合はデジタル信号を“00111”に、8.5-GHzの周波数の場合は“01010”にすれば、位相誤差を最少にできる。この最少位相誤差は、可変容量素子の最少単位容量（1ビットで可変する容量）を小さくすることで改善される。このとき、ビット数が同じであると調整周波数の範囲が狭まるため、その範囲を維持するにはビット数を増やす必要がある。

次に、本発明の第２の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。

エンベロープディテクターの出力信号に含まれる、ポリフェーズフィルタ出力ＩＱ信号間の位相や振幅のずれ量の情報は、帯域制御デジタル信号発生回路によってデジタル信号に変換されて、ポリフェーズフィルタを構成する素子値が変えられる。

以上説明したように、本実施形態によれば、ポリフェーズフィルタの素子値をデジタル信号で制御できるため、アナログ信号で制御する場合に比べて、ノイズによるポリフェーズフィルタの素子値変動、つまり帯域変動を低減できる。また、一般に可変容量素子の可変特性は、制御電圧がＨｉｇｈ、Ｌｏｗ付近で感度が小さく、ＨｉｇｈからＬｏｗの中間で感度が高いため、このこともノイズによる帯域変動を低減できる。

［第３の実施形態］
図３は、本発明の第３の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）２０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ２０２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー２０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）２０４と、エンベロープディテクターの出力および所望周波数切り替え制御信号を入力とする帯域制御デジタル信号発生回路２０５とで構成される。

次に、本発明の第３の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。

図１４は、２つの所望周波数を切り替える場合のポリフェーズフィルタの極周波数の調整動作を示した図である。このとき、ポリフェーズフィルタは２段で構成されるとする。初期状態において、第１の極周波数４００４は第１の所望周波数４００２近傍に存在するのに対して、第２の極周波数４００５は第２の所望周波数４００３近傍に存在するとする。なお、この極周波数は、ポリフェーズフィルタを構成する各段の抵抗値と容量値の時定数から主に決定される。ポリフェーズフィルタの帯域を第１の所望周波数に調整するとき、まず、遠方にある第２の極周波数は動かさず、近傍にある第１の極周波数のみを動かす。なお、第２の極周波数を最も遠方になるようあらかじめ調整することが望ましい。そして、テスト信号をミキサーへ入力することでエンベロープディテクターから検出された振幅または位相誤差が、所望の値以下になる第１の極周波数を探索する。このとき、環境温度変化に伴う素子値変動による帯域変動に対する余裕を見込んで、第１の極周波数を設定することが望ましい。このように第１の極周波数を決定後、次に第１の極周波数はそのままで、同様に振幅または位相誤差が所望の値以下になる第２の極周波数を探索する。片側だけの第２の所望周波数に調整するときは逆の動作となる。このようにどの極周波数を動かして最適化させるかを制御する信号が、制御信号２１７である。なお、この構成は２段以上の構成や２つ以上の所望周波数においても容易に拡張できる。

以上説明したように、本実施形態によれば、１段のポリフェーズフィルタで構成した場合の極の可動範囲４０１４に比べて、極の可動範囲４０００、４００１を狭めることができる。つまり、素子の少ない可変変動範囲で広帯域の調整が可能となる。このような構成は、特に、図１５に示すような、ＵＷＢ（Ultra Wide Band）のような広帯域無線トランシーバのＩＱ信号発生において、有用である。具体的には、周波数ホッピングさせるバンドグループ３と４とのＩＱ信号を発生するために、第１のＶＣＯでは６６００−ＭＨｚと８１８４−ＭＨｚの周波数で、第２のＶＣＯでは７１２８−ＭＨｚと８７１２−ＭＨｚの周波数で、第３のＶＣＯでは７６５６−ＭＨｚと９２４０−ＭＨｚの周波数で高精度のＩＱ信号を発生するために用いる。このとき、本発明のポリフェーズフィルタの調整方法は常時動作させる必要はないため、第１−３のＶＣＯ間でエンベロープディテクターを共用できる。

［第４の実施形態］
図４は、本発明の第４の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）３０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ３０２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー３０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）３０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路３０５と、アナログベースバンド回路３０６とで構成される。

次に、本発明の第４の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。

図４に示すように、アナログベースバンド回路によりアナログ波形のテスト信号を発生させて、このテスト信号をミキサーへ入力する。

以上説明したように、本実施形態によれば、アナログベースバンド回路をテスト信号発生とベースバンド信号発生とで共用化できる。

［第５の実施形態］
図５は、本発明の第５の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）４０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ４０２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー４０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）４０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路４０５と、アナログベースバンド回路４０６と、デジタルベースバンド回路４０７とで構成される。

次に、本発明の第５の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。

図５に示すように、デジタルベースバンド回路によりデジタル波形のテスト信号を発生させて、アナログベースバンド回路４０６を介して、このテスト信号をミキサーへ入力する。

以上説明したように、本実施形態によれば、デジタルベースバンド回路をテスト信号発生とベースバンド信号発生とで共用化できる。また、テスト信号はノイズの影響を受けにくくなる。

［第６の実施形態］
図６は、本発明の第６の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）５０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ５０２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー５０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）５０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路５０５と、メモリ回路５０６と、スイッチ５０７−５０９とで構成される。

次に、本発明の第６の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。

図６に示すように、エンベロープディテクターによるループで決定された所望周波数に対して最適なデジタル制御信号５１８は、スイッチ５１９をオンにしてメモリ回路に蓄えられる。他所望周波数に対しても同様の動作により、最適なデジタル制御信号をメモリ回路に蓄える。その後、スイッチ５０８、５０９をオフにすることで、ループを停止させるとともに、スイッチ５０７をオンにすることで、蓄積されたデジタル制御がメモリ回路から出力されてポリフェーズフィルタの帯域調整がされる。また、各所望周波数での最適なデジタル制御信号は、信号５１７により選択される。このとき、エンベロープディテクターおよび帯域制御デジタル信号発生回路の電源をオフとする。

以上説明したように、本実施形態によれば、オープンループで帯域調整されるため、高速な帯域調整が可能となる。また、エンベロープディテクターおよび帯域制御デジタル信号発生回路の電力を削減できる。

［第７の実施形態］
図７は、本発明の第７の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）６０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ６０２と、ポリフェーズフィルタの出力を入力とするアンプ６０６と、アンプの出力およびテスト信号を入力とするミキサー６０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）６０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路６０５とで構成される。

次に、本発明の第７の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。

図７に示すように、ポリフェーズフィルタの出力信号は、アンプにより振幅が制限される。

以上説明したように、本実施形態によれば、このような構成により、ポリフェーズフィルタの出力信号に含まれる振幅誤差を低減できる。また、ポリフェーズフィルタを通過することで減衰した振幅を増幅できる。

［第８の実施形態］
図８は、本発明の第８の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）７０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ７０２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー７０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）７０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路７０５と、デルタシグマ変調回路７０６と、スイッチ７０７−７０９とで構成される。

次に、本発明の第８の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。

図８に示すように、デルタシグマ変調された制御信号７２０により、ポリフェーズフィルタの帯域が調整される。

以上説明したように、本実施形態によれば、このような構成により、ポリフェーズフィルタの帯域を離散調整から連続調整にすることができるため、より高精度の帯域調整ができる。

［第９の実施形態］
図９は、本発明の第９の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）８０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ８０２と、ＶＣＯの出力を入力とする分周器８０６と、ポリフェーズフィルタの出力または分周器の出力を切り替えて出力するセレクタ８０７と、セレクタの出力およびテスト信号を入力とするミキサー８０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）８０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路８０５とで構成される。

次に、本発明の第９の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。

図９に示すように、ＶＣＯと同周波数のＩＱ信号はポリフェーズフィルタにより、一方、ＶＣＯの１/Ｎ周波数のＩＱ信号は分周器により生成されてミキサーへ入力される。このとき、前者のＩＱ信号が選択されるときにはエンベロープディテクターを用いたループにより振幅や位相ずれが補正されるのに対して、後者のＩＱ信号が選択されるときにはループは停止される。

以上説明したように、本実施形態によれば、このような構成により、ミキサーに入力されるＩＱ信号を広帯域化できる。また、分周器側のＩＱ信号を用いるときは、ポリフェーズフィルタ側の電力を削減できる。このような構成は、例えば、ＵＷＢの第１バンドグループのＩＱ信号を分周器側により、第３〜４バンドグループのＩＱ信号をポリフェーズフィルタ側により発生する場合等に有用である。

以上、本発明の各実施形態について説明したが、上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変形が可能である。また、上記各実施形態の構成及び動作は、任意に組み合わせることも可能である。

例えば、上述した各実施形態における動作は、ハードウェア、または、ソフトウェア、あるいは、両者の複合構成によって実行することも可能である。

ソフトウェアによる処理を実行する場合には、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれているコンピュータ内のメモリにインストールして実行させてもよい。あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させてもよい。

例えば、プログラムは、記録媒体としてのハードディスクやＲＯＭ（Read Only Memory）に予め記録しておくことが可能である。あるいは、プログラムは、ＣＤ−ＲＯＭ(Compact Disc Read Only Memory)、ＭＯ(Magneto optical)ディスク、ＤＶＤ(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体に、一時的、あるいは、永続的に格納（記録）しておくことが可能である。このようなリムーバブル記録媒体は、いわゆるパッケージソフトウエアとして提供することが可能である。

なお、プログラムは、上述したようなリムーバブル記録媒体からコンピュータにインストールする他、ダウンロードサイトから、コンピュータに無線転送してもよい。または、ＬＡＮ(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送してもよい。コンピュータでは、転送されてきたプログラムを受信し、内蔵するハードディスク等の記録媒体にインストールすることが可能である。

また、上記実施形態で説明した処理動作に従って時系列的に実行されるのみならず、処理を実行する装置の処理能力、あるいは、必要に応じて並列的にあるいは個別に実行するように構築することも可能である。

この出願は、２００８年５月１９日に出願された日本出願特願２００８−１３０６７６を基礎とする優先権を主張し、その開示を全てここに取り込む。

１、１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１電圧制御発振器（ＶＣＯ）
２、１０２、２０２、３０２、４０２、５０２、６０２、７０２、８０２ポリフェーズフィルタ
３、１０３、２０３、３０３、４０３、５０３、６０３、７０３、８０３ミキサー４、１０４、２０４、３０４、４０４、５０４、６０４、７０４、８０４包絡線検波回路（エンベロープディテクター）
５、８０５帯域制御信号発生回路
１１、１１１、２１１、３１１、４１１、５１１、６１１、７１１、８１１ＶＣＯの出力信号
１２、１１２、２１２、３１２、４１２、５１２、６１７、７１２、８１８ポリフェーズフィルタの出力信号
１３、１１３、２１３、３１３、４１３、５１３、６１３、７１３、８１３ミキサーの出力信号
１４、１１４、２１４、３１４、４１４、５１４、６１４、７１４、８１４エンベロープディテクターの出力信号
１５、８１５帯域制御信号発生回路の出力信号
１６、１１６、２１６、３１６、４１６、５１６、６１６、７１６、８１６ミキサーの入力信号
１０５、２０５、３０５、４０５、５０５、６０５、７０５帯域制御デジタル信号発生回路
１１５、２１５、３１５、４１５、５１８、６１５、７１８帯域制御デジタル信号発生回路の出力信号
２１７帯域制御デジタル信号発生回路の制御信号
３０６、４０６アナログベースバンド回路
４０７デジタルベースバンド回路
５０６メモリ回路
５０７、７０７第１のスイッチ
５０８、７０８第２のスイッチ
５０９、７０９第３のスイッチ
５１５、７１５ポリフェーズフィルタの制御信号
５１７メモリ回路の制御信号
５１９メモリ回路の入力信号
５２０メモリ回路の出力信号
６０６アンプ
６１８アンプの出力信号
７０６デルタシグマ変調回路
７１７デルタシグマ変調回路の制御信号
７１９デルタシグマ変調回路の入力信号
７２０デルタシグマ変調回路の出力信号
８０６分周器
８０７セレクタ
８１２セレクタの出力信号
８１７分周器の出力信号
２００１、２２０１、３００２第１の可変容量素子
２００２、２２０２、３００３第２の可変容量素子
２００３、２２０３、３００４第３の可変容量素子
２００４、２２０４、３００５第４の可変容量素子
２００５、２２０５、３００６第５の可変容量素子
２００６、２２０６、３００７第６の可変容量素子
２００７、２２０７、３００８第７の可変容量素子
２００８、２２０８、３００９第８の可変容量素子
２００９、２２０９、３００１第１の抵抗素子
２０１０、２２１０、３０１０第２の抵抗素子
２０１１、２２１１、３０１１第３の抵抗素子
２０１２、２２１２、３０１２第４の抵抗素子
２０１３、２２１３、３０１３第５の抵抗素子
２０１４、２２１４、３０１４第６の抵抗素子
２０１５、２２１５第７の抵抗素子
２０１６、２２１６第８の抵抗素子
２０１７、２１１７、２２１７第１の入力端子
２０１８、２１１８、２２１８第２の入力端子
２０１９、２１１９、２２１９、３０２０第１の出力端子
２０２０、２１２０、２２２０、３０２５第２の出力端子
２０２１、２１２１、２２２１第３の出力端子
２０２２、２１２２、２２２２第４の出力端子
２０２３、２１２３、２２２３、３０２１第１の制御端子
２０２４、２１２４、２２２４、３０２２第２の制御端子
２０２５、２１２５、２２２５、３０２３第３の制御端子
２０２６、２１２６、２２２６、３０２４第４の制御端子
２０２７、２１２７、２２２７第５の制御端子
２０２８、２１２８、２２２８第６の制御端子
２０２９、２１２９、２２２９第７の制御端子
２０３０、２１３０、２２３０第８の制御端子
２１０１第１の容量素子
２１０２第２の容量素子
２１０３第３の容量素子
２１０４第４の容量素子
２１０５第５の容量素子
２１０６第６の容量素子
２１０７第７の容量素子
２１０８第８の容量素子
２１０９第１の可変抵抗素子
２１１０第２の可変抵抗素子
２１１１第３の可変抵抗素子
２１１２第４の可変抵抗素子
２１１３第５の可変抵抗素子
２１１４第６の可変抵抗素子
２１１５第７の可変抵抗素子
２１１６第８の可変抵抗素子
３０１５第１のインバータアンプ
３０１６第２のインバータアンプ
３０１７第３のインバータアンプ
３０１８第４のインバータアンプ
３０１９入力端子
４０００第１の極の可動周波数範囲
４００１第２の極の可動周波数範囲
４００２第１の所望周波数
４００３第２の所望周波数
４００４第１の極周波数
４００５第２の極周波数
４００６第１の所望周波数
４００７第２の所望周波数
４００８第１の極周波数
４００９第２の極周波数
４０１０第１の所望周波数
４０１１第２の所望周波数
４０１２第１の極周波数
４０１３第２の極周波数
４０１４第１の極の可動周波数範囲
４０１５第１の所望周波数
４０１６第２の所望周波数
４０１７第１の極周波数
５００１電圧制御発振器（ＶＣＯ）
５００２ポリフェーズフィルタ
５００３ミキサー
５００４位相比較器
５００５位相−制御電圧変換器
５０１０ＶＣＯの出力信号
５０１１ポリフェーズフィルタの出力信号
５０１２位相比較器の出力信号
５０１３位相−制御電圧変換器の出力信号
５０１４ミキサーの出力信号

Claims

クロック信号を発生する電圧制御発振器と、
前記電圧制御発信器から出力されるクロック信号を入力し、４相信号を出力するポリフェーズフィルタと、
前記ポリフェーズフィルタから出力される４相信号と、外部テスト信号とを入力するミキサーと、
前記ミキサーから出力される信号を入力する包絡線検波回路と、
前記包絡線検波回路から出力される信号を入力し、前記ポリフェーズフィルタの帯域を制御する帯域制御信号を発生する帯域制御信号発生回路と、
を備えることを特徴とするポリフェーズフィルタの帯域調整装置。
前記ポリフェーズフィルタの帯域は、可変容量素子により調整されることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
前記ポリフェーズフィルタの帯域は、可変抵抗素子により調整されることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
前記電圧制御発信器から出力されるクロック信号は、差動（２相）であることを特徴とする請求項第１記載のポリフェーズフィルタの帯域調整装置。
前記帯域制御信号発生回路は、前記帯域制御信号としてデジタル信号を発生することを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
前記ポリフェーズフィルタの帯域は、可変容量素子端に印可されるデジタル信号により調整されることを特徴とする請求項５記載のポリフェーズフィルタの帯域調整装置。
前記可変容量素子は、複数のバイナリコードで重み付けされた可変容量素子で構成されることを特徴とする請求項６記載のポリフェーズフィルタの帯域調整装置。
前記可変容量素子は、複数のサーモメータコードで重み付けされた可変容量素子で構成されることを特徴とする請求項６記載のポリフェーズフィルタの帯域調整装置。
前記帯域制御信号発生回路は、前記帯域制御信号としてデジタル信号を発生するとともに、前記ポリフェーズフィルタの複数の所望周波数に応じて、外部制御信号により前記デジタル信号発生のアルゴリズムを切り替えることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
前記アルゴリズムは、所望周波数の近傍にあるポリフェーズフィルタの極周波数を主に決める可変素子値の探索後に、遠方にあるポリフェーズフィルタの極周波数を主に決める可変素子値の探索をするとともに、所望周波数に応じて制御する素子が切り替えられるものであることを特徴とする請求項９記載のポリフェーズフィルタの帯域調整装置。
アナログ波形のテスト信号を発生し、前記テスト信号を前記ミキサーへ入力するアナログベースバンド回路をさらに備えることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
デジタル波形のテスト信号を発生し、前記テスト信号を前記ミキサーへ入力するデジタルベースバンド回路をさらに備えることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
前記帯域制御信号発生回路により発生される前記帯域制御信号を蓄積するメモリ回路と、
前記帯域制御信号発生回路の出力あるいは前記メモリ回路の出力を切り替えるスイッチと、
をさらに備えることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
前記メモリ回路は、複数の所望周波数に対するデジタル信号を蓄積することを特徴とする請求項１３記載のポリフェーズフィルタの帯域調整装置。
前記包絡線検波回路と前記帯域制御信号発生回路とは、前記メモリ回路のデータが読み出されているときに、電源が遮断されることを特徴とする請求項１３または１４記載のポリフェーズフィルタの帯域調整装置。
前記ポリフェーズフィルタから出力される信号を入力して振幅制限するアンプをさらに備え、
前記ミキサーは、前記外部テスト信号とともに、前記アンプから出力される信号を入力することを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
前記帯域制御信号発生回路により発生される前記帯域制御信号をデルタシグマ変調するデルタシグマ変調回路をさらに備えることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
前記電圧制御発信器から出力されるクロック信号を入力し、分周された４相信号を出力する分周器回路と、
前記ポリフェーズフィルタから出力される４相信号あるいは前記分周器回路から出力される４相信号を選択するセレクタと、をさらに備え、
前記ミキサーは、前記外部テスト信号とともに、前記セレクタにて選択される信号を入力することを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
電圧制御発振器が、クロック信号を発生するステップと、
ポリフェーズフィルタが、前記電圧制御発信器から出力されるクロック信号を入力し、４相信号を出力するステップと、
ミキサーが、前記ポリフェーズフィルタから出力される４相信号と、外部テスト信号とを入力するステップと、
包絡線検波回路が、前記ミキサーから出力される信号を入力するステップと、
帯域制御信号発生回路が、前記包絡線検波回路から出力される信号を入力し、前記ポリフェーズフィルタの帯域を制御する帯域制御信号を発生するステップと、
を備えることを特徴とするポリフェーズフィルタの帯域調整方法。
前記帯域制御信号としてデジタル信号が発生されることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
前記帯域制御信号としてデジタル信号を発生するとともに、前記ポリフェーズフィルタの複数の所望周波数に応じて、外部制御信号により前記デジタル信号発生のアルゴリズムを切り替えるステップをさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
アナログ波形のテスト信号を発生し、前記テスト信号を前記ミキサーへ入力するステップをさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
デジタル波形のテスト信号を発生し、前記テスト信号を前記ミキサーへ入力するステップをさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
前記帯域制御信号発生回路により発生される前記帯域制御信号をメモリ回路に蓄積するステップと、
前記帯域制御信号発生回路の出力あるいは前記メモリ回路の出力を切り替えるステップと、
をさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
前記ポリフェーズフィルタから出力される信号を入力して振幅制限し、前記外部テスト信号とともに前記ミキサーに入力するステップをさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
前記帯域制御信号発生回路により発生される前記帯域制御信号をデルタシグマ変調するステップをさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
前記分周器回路が、前記電圧制御発信器から出力されるクロック信号を入力し、分周された４相信号を出力するステップと、
前記ポリフェーズフィルタから出力される４相信号あるいは前記分周器回路から出力される４相信号を選択し、前記外部テキスト信号とともに前記ミキサーに入力するステップと、
をさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。