WO2017141367A1 - ポリフェーズフィルタおよびフィルタ回路 - Google Patents

ポリフェーズフィルタおよびフィルタ回路 Download PDF

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谷口 英司
隆也 丸山
孝信 藤原
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    • H03H2210/025Capacitor

Definitions

  • the present invention relates to a polyphase filter for generating an I / Q quadrature signal and a filter circuit using the polyphase filter.
  • a polyphase filter is known as an I / Q quadrature signal generator used in an IRM (Image Rejection Mixer) or a vector synthesis type phase shifter.
  • the polyphase filter is configured by a resistor and a capacitor, and has a function of generating an I / Q quadrature signal inside the vector synthesis type phase shifter.
  • Low insertion loss, high amplitude accuracy, and phase accuracy are required.
  • a multi-phase filter is used, but there is a problem that the insertion loss is deteriorated.
  • an amplitude matching type polyphase filter in which a resistance value and a capacitance value are set so as to correct an output amplitude error has been proposed. Furthermore, there has been proposed a polyphase filter that realizes amplitude matching and phase matching by combining an amplitude matching polyphase filter and a multistage polyphase filter (see, for example, Patent Document 1).
  • Patent Document 1 since an amplitude matching polyphase filter is configured by combining a variable resistor and a fixed capacitor, the amplitude error can be corrected by adjusting the resistance value of the variable resistor, but the phase error is corrected. There is a problem that you can not.
  • Patent Document 2 since an amplitude matching polyphase filter is combined with a multistage polyphase filter to correct a phase error, there is a problem that the insertion loss is deteriorated as described above.
  • Non-Patent Document 1 since a polyphase filter is configured by combining a fixed resistor and a varactor, the phase error can be corrected by adjusting the capacitance value of the varactor. Has a characteristic of decreasing. Therefore, since a series resistance is equivalently connected to the varactor in the high frequency region, there is a problem that an amplitude error may occur between the output orthogonal signals.
  • the present invention has been made to solve the above-described problems, and is to obtain a polyphase filter capable of realizing amplitude matching and phase matching while realizing low insertion loss with a single-stage configuration. Objective.
  • the polyphase filter according to the present invention includes a first fixed resistor having one end connected to the first input terminal and the other end connected to the first output terminal, one end connected to the first input terminal, and the other end connected to the second output terminal.
  • a first variable resistor connected to the second input terminal, one end connected to the second input terminal, the other fixed terminal connected to the third output terminal, one end connected to the second input terminal, and the other end connected to the fourth input terminal.
  • a second variable resistor connected to the output terminal; a first variable capacitor having one end connected to the second input terminal; the other end connected to the first output terminal; one end connected to the first input terminal; A second variable capacitor connected to the second output terminal; a third variable capacitor connected at one end to the first input terminal; the other end connected to the third output terminal; and one end connected to the second input terminal; A fourth variable capacitor having an end connected to the fourth output terminal, respectively, and a first variable resistor.
  • the second variable resistor have the same resistance value, and the resistance value is set so as to correct an amplitude error between orthogonal signals among the outputs from the first output terminal to the fourth output terminal
  • the first variable capacitor, the second variable capacitor, the third variable capacitor, and the fourth variable capacitor have the same capacitance value, and this capacitance value is orthogonal among the outputs from the first output terminal to the fourth output terminal. It is set so as to correct the phase error between the signals to be processed.
  • the first variable resistor and the second variable resistor have the same resistance value, and the resistance value is the output from the first output terminal to the fourth output terminal.
  • the first variable capacitor, the second variable capacitor, the third variable capacitor, and the fourth variable capacitor are set to correct an amplitude error between orthogonal signals, and have the same capacitance value.
  • the phase error between orthogonal signals is set to be corrected. Therefore, it is possible to realize amplitude matching and phase matching while realizing low insertion loss with a one-stage configuration.
  • FIGS. 1 to 3 relate to the polyphase filter of Non-Patent Document 1
  • FIG. 4 relates to the polyphase filter of Patent Document 1.
  • FIG. 1 is a circuit diagram for explaining a problem of a conventional polyphase filter.
  • the polyphase filter is composed of four fixed resistors R 0 and four varactors C 0 .
  • the I differential signal is output from the first output terminal and the third output terminal
  • the Q differential signal is Output from the second output terminal and the fourth output terminal.
  • a phase error may occur in the output quadrature signal due to variations in process, temperature, and the like.
  • the phase error can be corrected by adjusting the capacitance value of the varactor C 0 .
  • the varactor C 0 has a characteristic that the Q value decreases particularly in the high frequency region, as shown in FIG. 2, the series resistor r is equivalently connected to the varactor C 0 in the high frequency region. Looks like. Therefore, there is a problem that an amplitude error may occur between the output orthogonal signals.
  • the phase error is set to 0 deg at 10 GHz
  • FIG. 4 is a circuit diagram for explaining the problem of the conventional polyphase filter.
  • the polyphase filter is composed of two variable resistors R 0, two variable resistors R ′ 0, and four fixed capacitors C 0 .
  • the amplitude of the differential input signal to the second input terminal and the fourth input terminal is (1 + ⁇ ) times larger than the amplitude of the differential input signal to the first input terminal and the third input terminal, where ⁇ is the amplitude error.
  • the phase error is 90 degrees.
  • the resistance value of the variable resistor R 0 is set to one times (1 + ⁇ ) of the resistance value when there is no amplitude error, and the resistance value of the variable resistor R ′ 0 is changed to the amplitude error.
  • a polyphase filter capable of realizing amplitude matching and phase matching while realizing low insertion loss with a single-stage configuration, and a filter circuit using the polyphase filter will be described.
  • FIG. 5 is a circuit diagram showing a filter circuit using the polyphase filter according to Embodiment 1 of the present invention.
  • the filter circuit 100 includes a polyphase filter 11, an amplitude comparison circuit 12, a first arithmetic circuit 13, a phase comparison circuit 14, and a second arithmetic circuit 15.
  • the polyphase filter 11 includes two fixed resistors R 1 including a first fixed resistor and a second fixed resistor, two variable resistors R 2 including a first variable resistor and a second variable resistor, a first variable capacitor, It is composed of four variable capacitors C 1 including a second variable capacitor, a third variable capacitor, and a fourth variable capacitor.
  • one end of the first fixed resistor R 1 is connected to the first input terminal, the other end is connected to the first output terminal, one end of the first variable resistor R 2 is connected to the first input terminal, and the other end is the second output.
  • One end of the second fixed resistor R 1 is connected to the second input terminal, the other end is connected to the third output terminal, and one end of the second variable resistor R 2 is connected to the second input terminal.
  • one end of the first variable capacitor C 1 is connected to the second input terminal, the other end is connected to the first output terminal, one end of the second variable capacitor C 1 is connected to the first input terminal, and the other end is the second output.
  • One end of the third variable capacitor C 1 is connected to the first input terminal, the other end is connected to the third output terminal, and one end of the fourth variable capacitor C 1 is connected to the second input terminal. Are respectively connected to the fourth output terminals.
  • the first variable resistor R 2 and the second variable resistor R 2 have the same resistance value, and this resistance value is the output from the first output terminal to the fourth output terminal.
  • the first variable capacitor C 1 , the second variable capacitor C 1 , the third variable capacitor C 1, and the fourth variable capacitor C 1 are set so as to correct the amplitude error between the orthogonal signals, and have the same capacitance value.
  • the capacitance value is set so as to correct a phase error between orthogonal signals among the outputs from the first output terminal to the fourth output terminal to constitute an amplitude phase matching polyphase filter. ing.
  • the amplitude comparison circuit 12 receives an orthogonal signal output from the third output terminal and the fourth output terminal, and outputs a signal indicating the comparison result to the first arithmetic circuit 13.
  • the first arithmetic circuit 13 receives the signal from the amplitude comparison circuit 12 and outputs a control signal to the first variable resistor R 2 and the second variable resistor R 2 .
  • the phase comparison circuit 14 receives the quadrature signal output from the first output terminal and the second output terminal, and outputs a signal indicating the comparison result to the second arithmetic circuit 15.
  • the second arithmetic circuit 15 receives a signal from the phase comparison circuit 14 and outputs a control signal to the first variable capacitor C 1 , the second variable capacitor C 1 , the third variable capacitor C 1, and the fourth variable capacitor C 1. To do.
  • the amplitude comparison circuit 12 detects the amplitude error ⁇ based on the orthogonal signals output from the third output terminal and the fourth output terminal.
  • the first arithmetic circuit 13 optimizes the first variable resistor R 2 and the second variable resistor R 2 using the amplitude error ⁇ detected by the amplitude comparison circuit 12. At this time, assuming that the Q value of the variable capacitor C 1 is low and the series resistor r is equivalently connected, the relationship of the following equation (1) exists between the amplitude error ⁇ and the variable resistor R 2. To establish.
  • the first arithmetic circuit 13 can converge the value by repeatedly controlling the value of the variable resistor R 2 so that the amplitude error ⁇ becomes zero.
  • the phase comparison circuit 14 detects the phase error ⁇ based on the orthogonal signal output from the first output terminal and the second output terminal.
  • the second arithmetic circuit 15 uses the phase error ⁇ detected by the phase comparison circuit 14 to generate the first variable capacitor C 1 , the second variable capacitor C 1 , the third variable capacitor C 1, and the fourth variable capacitor C 1 . Optimize. At this time, the relationship of the following equation (2) is established between the phase error ⁇ and the variable capacitor C 1 .
  • the second arithmetic circuit 15 can converge the value by repeatedly controlling the value of the variable capacitor C 1 so that the amplitude error ⁇ becomes zero.
  • variable resistor R 2 and the variable capacitor C 1 since the procedure for optimizing the variable resistor R 2 and the variable capacitor C 1 is performed according to the dynamically varying amplitude error ⁇ , the variable resistor R 2 and the variable capacitor C 1 also dynamically vary. It will be.
  • 6 and 7 are graphs for explaining the effect of the filter circuit using the polyphase filter according to the first embodiment of the present invention. 6 shows the amplitude error characteristic, and FIG. 7 shows the phase error characteristic.
  • the polyphase filter 11 the amplitude error between the quadrature signals at the output compared with the amplitude comparator circuit 12, by adjusting the variable resistor R 2 so as to correct the amplitude error, I / Q quadrature
  • the phase comparison circuit 14 compares the phase error between the quadrature signals at the output end, and adjusts the variable capacitor C 1 to correct the phase error. Phase matching is realized. Further, by performing control in this procedure, amplitude matching and phase matching can be realized simultaneously.
  • the first variable resistor and the second variable resistor have the same resistance value, and this resistance value is output from the first output terminal to the fourth output. It is set to correct the amplitude error between the orthogonal signals among the outputs up to the terminals, and the first variable capacitor, the second variable capacitor, the third variable capacitor, and the fourth variable capacitor have the same capacitance value.
  • the capacitance value is set so as to correct a phase error between orthogonal signals among outputs from the first output terminal to the fourth output terminal. Therefore, it is possible to realize amplitude matching and phase matching while realizing low insertion loss with a one-stage configuration.
  • FIG. FIG. 8 is a circuit diagram showing a filter circuit using the polyphase filter according to Embodiment 2 of the present invention.
  • the filter circuit 100A includes a polyphase filter 11, a vector synthesis type phase shifter 21, a phase detection circuit 22, a phase comparison circuit 23, an arithmetic circuit 24, and a phase control circuit 25.
  • the polyphase filter 11 is an amplitude phase matching type polyphase filter having the same configuration as that shown in the first embodiment.
  • the input terminals 111 and 112 are connected to the input side, and the output terminals 113 to 113 are connected to the output side. 116 is connected. From the output terminals 113 to 116, four quadrature differential signals are outputted, branched and inputted to the vector composition type phase shifter 21.
  • the vector composition type phase shifter 21 is composed of VGA_I 211 and VGA_Q 212.
  • VGA is an abbreviation for Variable Gain Amplifier.
  • VGA_I 211 and VGA_Q 212 receive the I / Q quadrature differential signal from the polyphase filter 11 and the control signal from the phase control circuit 25, respectively, synthesize the quadrature signals and output them to the phase detection circuit 22.
  • the input side of the phase detection circuit 22 is connected to the output side of the vector composition type phase shifter 21, and the output side of the phase detection circuit 22 is connected to the input side of the phase comparison circuit 23.
  • the input side of the phase comparison circuit 23 is connected to the output side of the phase detection circuit 22, and the output side of the phase comparison circuit 23 is connected to the input side of the arithmetic circuit 24.
  • the input side of the arithmetic circuit 24 is connected to the output side of the phase comparison circuit 23, and the output side of the arithmetic circuit 24 is connected to the polyphase filter 11.
  • the input side of the phase control circuit 25 is connected to the output side of the arithmetic circuit 24, and the output side of the phase control circuit 25 is connected to the phase comparison circuit 23, VGA_I 211 and VGA_Q 212.
  • the arithmetic circuit 24 receives the signal from the phase comparison circuit 23, outputs a control signal to the polyphase filter 11, and also outputs a control signal to the phase control circuit 25.
  • the phase control circuit 25 outputs a control signal not only to the VGA_I 211 and VGA_Q 212 but also to the phase comparison circuit 23.
  • the polyphase filter 11 converts the differential signals input from the input terminals 111 and 112 into I / Q quadrature differential signals.
  • an amplitude error ⁇ and a phase error ⁇ occur due to element variations of the polyphase filter 11.
  • the arithmetic circuit 24 sweeps the phase shift amount of the vector composition type phase shifter 21 at a plurality of points from 0 to 360 degrees.
  • the vector composition type phase shifter 21 operates in accordance with the phase setting value of the VGA given through the phase control circuit 25 and determines the output phase.
  • the phase of the output signal includes an error from the phase setting value.
  • the amplitude error ⁇ and the phase error ⁇ are detected by the phase detection circuit 22 and the phase comparison circuit 23.
  • the error characteristic of the vector composition type phase shifter 21 can be obtained, and by calculating backward from the error characteristic, the polyphase filter 11 The amplitude error ⁇ and the phase error ⁇ can be calculated.
  • the values of the variable resistor R 2 and the variable capacitor C 1 of the polyphase filter 11 are optimized by the method described in the first embodiment. Thereby, the amplitude error and phase error of the polyphase filter 11 can be corrected.
  • variable resistor R 2 and the variable capacitor C 1 since the procedure for optimizing the variable resistor R 2 and the variable capacitor C 1 is performed according to the dynamically varying amplitude error ⁇ , the variable resistor R 2 and the variable capacitor C 1 also dynamically vary. It will be.
  • the first variable resistor and the second variable resistor have the same resistance value, and the resistance value is output from the first output terminal to the fourth output. It is set to correct the amplitude error between the orthogonal signals among the outputs up to the terminals, and the first variable capacitor, the second variable capacitor, the third variable capacitor, and the fourth variable capacitor have the same capacitance value.
  • the capacitance value is set so as to correct a phase error between orthogonal signals among outputs from the first output terminal to the fourth output terminal. Therefore, it is possible to realize amplitude matching and phase matching while realizing low insertion loss with a one-stage configuration.

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Abstract

1段構成で低い挿入損失を実現しつつ、振幅整合および位相整合を実現することができるポリフェーズフィルタを得る。第1可変抵抗および第2可変抵抗は、互いに等しい抵抗値を有し、この抵抗値は、第1出力端子から第4出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、第1可変容量、第2可変容量、第3可変容量および第4可変容量は、互いに等しい容量値を有し、この容量値は、第1出力端子から第4出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されている。

Description

ポリフェーズフィルタおよびフィルタ回路
 この発明は、I/Q直交信号を生成するポリフェーズフィルタ、およびポリフェーズフィルタを用いたフィルタ回路に関する。
 従来から、IRM(Image Rejection Mixer)やベクトル合成形移相器に用いられるI/Q直交信号生成器として、ポリフェーズフィルタが知られている。ポリフェーズフィルタは、抵抗および容量により構成され、ベクトル合成形移相器の内部でI/Q直交信号を生成する機能を有しており、低い挿入損失、高い振幅精度および位相精度が求められる。なお、一般的に、位相精度を向上させるために、ポリフェーズフィルタを多段にする手法がとられるが、挿入損失が劣化するという問題がある。
 ここで、このようなポリフェーズフィルタとして、出力される振幅誤差を補正するように、抵抗値および容量値を設定する振幅整合型ポリフェーズフィルタが提案されている。さらに、振幅整合型ポリフェーズフィルタと多段ポリフェーズフィルタとを組み合わせることで、振幅整合および位相整合を実現したポリフェーズフィルタが提案されている(例えば、特許文献1参照)。
 また、ポリフェーズフィルタを多段にすることなく位相精度を向上させるために、容量として可変容量であるバラクタを用いることで、高い位相精度を実現したポリフェーズフィルタが提案されている(例えば、非特許文献1参照)。
特開2001-45080号公報
H.Kodama et al "A 1.3-degree I/Q Phase Error、 7.1-8.7-GHz LO Generator with Single-Stage Digital Tuning Polyphase Filter" 2010 Symposium on VLSI Circuits/Technical Digest of Technical Papers pp.145-146
 しかしながら、従来技術には、以下のような課題がある。
 すなわち、特許文献1では、可変抵抗と固定容量とを組み合わせて振幅整合型ポリフェーズフィルタを構成しているので、可変抵抗の抵抗値を調整することにより振幅誤差は補正できるものの、位相誤差を補正することができないという問題がある。また、位相誤差を補正するために、振幅整合型ポリフェーズフィルタを多段ポリフェーズフィルタと組み合わせた場合には、上述したように挿入損失が劣化するという問題がある。
 また、非特許文献1では、固定抵抗とバラクタとを組み合わせてポリフェーズフィルタを構成しているので、バラクタの容量値を調整することにより位相誤差は補正できるものの、バラクタは特に高周波領域においてQ値が低下する特性を有している。そのため、高周波領域ではバラクタに等価的に直列抵抗が接続されたようになるので、出力される直交信号間に振幅誤差が生じる恐れがあるという問題がある。
 また、特許文献1のポリフェーズフィルタと非特許文献1のポリフェーズフィルタとを組み合わせることにより、振幅誤差および位相誤差を補正することが考えられるが、ポリフェーズフィルタが2段構成となってしまうので、上述したように挿入損失が劣化するという問題がある。
 この発明は、上記のような課題を解決するためになされたものであり、1段構成で低い挿入損失を実現しつつ、振幅整合および位相整合を実現することができるポリフェーズフィルタを得ることを目的とする。
 この発明に係るポリフェーズフィルタは、一端が第1入力端子に、他端が第1出力端子にそれぞれ接続された第1固定抵抗と、一端が第1入力端子に、他端が第2出力端子にそれぞれ接続された第1可変抵抗と、一端が第2入力端子に、他端が第3出力端子にそれぞれ接続された第2固定抵抗と、一端が第2入力端子に、他端が第4出力端子にそれぞれ接続された第2可変抵抗と、一端が第2入力端子に、他端が第1出力端子にそれぞれ接続された第1可変容量と、一端が第1入力端子に、他端が第2出力端子にそれぞれ接続された第2可変容量と、一端が第1入力端子に、他端が第3出力端子にそれぞれ接続された第3可変容量と、一端が第2入力端子に、他端が第4出力端子にそれぞれ接続された第4可変容量と、を備え、第1可変抵抗および第2可変抵抗は、互いに等しい抵抗値を有し、この抵抗値は、第1出力端子から第4出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、第1可変容量、第2可変容量、第3可変容量および第4可変容量は、互いに等しい容量値を有し、この容量値は、第1出力端子から第4出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されているものである。
 この発明に係るポリフェーズフィルタによれば、第1可変抵抗および第2可変抵抗は、互いに等しい抵抗値を有し、この抵抗値は、第1出力端子から第4出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、第1可変容量、第2可変容量、第3可変容量および第4可変容量は、互いに等しい容量値を有し、この容量値は、第1出力端子から第4出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されている。
 そのため、1段構成で低い挿入損失を実現しつつ、振幅整合および位相整合を実現することができる。
従来のポリフェーズフィルタの問題を説明するための回路図である。 従来のポリフェーズフィルタの問題を説明するための部分回路図である。 従来のポリフェーズフィルタの問題を説明するためのグラフである。 従来のポリフェーズフィルタの問題を説明するための回路図である。 この発明の実施の形態1に係るポリフェーズフィルタを用いたフィルタ回路を示す回路図である。 この発明の実施の形態1に係るポリフェーズフィルタを用いたフィルタ回路の効果を説明するためのグラフである。 この発明の実施の形態1に係るポリフェーズフィルタを用いたフィルタ回路の効果を説明するためのグラフである。 この発明の実施の形態2に係るポリフェーズフィルタを用いたフィルタ回路を示す回路図である。
 以下、この発明に係るポリフェーズフィルタおよびフィルタ回路の好適な実施の形態につき図面を用いて説明するが、各図において同一、または相当する部分については、同一符号を付して説明する。
 まず、実施の形態の説明に先立って、図1~4を参照しながら、上述した従来のポリフェーズフィルタにおける問題について詳細に説明する。なお、図1~3は、非特許文献1のポリフェーズフィルタに関連し、図4は、特許文献1のポリフェーズフィルタに関連している。
 図1は、従来のポリフェーズフィルタの問題を説明するための回路図である。図1において、このポリフェーズフィルタは、4個の固定抵抗R0と4個のバラクタC0とから構成されている。
 また、差動信号が第1入力端子および第2入力端子に入力され、出力される直交信号のうち、I差動信号が第1出力端子および第3出力端子から出力され、Q差動信号が第2出力端子および第4出力端子から出力される。ここで、プロセスや温度等のばらつきにより、出力される直交信号に位相誤差が生じることがある。
 このとき、バラクタC0の容量値を調整することにより、位相誤差を補正することができる。しかしながら、バラクタC0は特に高周波領域においてQ値が低下する特性を有しているので、高周波領域では、図2に示されるように、バラクタC0に等価的に直列抵抗rが接続されたように見える。そのため、出力される直交信号間に振幅誤差が生じる恐れがあるという問題がある。
 例えば、10GHzにおいてバラクタC0のQ値が10と低い値を示す場合に、バラクタC0には、等価的に抵抗r=5Ωが直列に接続されたものと考えられる。ここで、図3に示されるように、10GHzにおいて位相誤差を0degに設定した場合に、r=0ΩのときはI/Q直交信号の振幅誤差が0dBであるのに対して、r=5Ωとしたときは、I/Q直交信号の振幅誤差が0.9dBとなってしまう。
 このように、図1に示した従来の1段構成のポリフェーズフィルタでは、抵抗値を固定にして、バラクタC0の容量値を調整することで位相誤差を補正しているものの、振幅誤差は補正することができないという問題がある。
 図4は、従来のポリフェーズフィルタの問題を説明するための回路図である。図4において、このポリフェーズフィルタは、2個の可変抵抗R0および2個の可変抵抗R’0と4個の固定容量C0とから構成されている。
 ここで、第2入力端子および第4入力端子への差動入力信号の振幅が、振幅誤差をεとして第1入力端子および第3入力端子への差動入力信号の振幅の(1+ε)倍大きく位相誤差が90度である場合について考える。
 このとき、固定容量C0は変化させずに、可変抵抗R0の抵抗値を振幅誤差がない場合の抵抗値の(1+ε)分の1倍に、可変抵抗R’0の抵抗値を振幅誤差がない場合の抵抗値の(1+ε)倍にすることにより、振幅誤差を補正することができる。
 なお、これらの制御は、IF信号の角周波数をω0とした場合に、ω000=1/(1+ε)およびω00R’0=1+εを満たすことで成り立つことから、容量C0または抵抗R0のどちらかを固定にしないと制御することができない。
 このように、図4に示した従来の1段構成のポリフェーズフィルタでは、容量値を固定にして、可変抵抗の抵抗値を調整することで振幅誤差のみを補正しているので、位相誤差は補正することができないという問題がある。
 また、図1に示した従来のポリフェーズフィルタと図4に示した従来のポリフェーズフィルタとを組み合わせることにより、振幅誤差および位相誤差を0にして、振幅整合および位相整合を実現することが考えられるが、ポリフェーズフィルタが2段構成となってしまうので、低い挿入損失を実現することができないという問題がある。
 そこで、以下の実施の形態では、1段構成で低い挿入損失を実現しつつ、振幅整合および位相整合を実現することができるポリフェーズフィルタ、およびポリフェーズフィルタを用いたフィルタ回路について説明する。
 実施の形態1.
 図5は、この発明の実施の形態1に係るポリフェーズフィルタを用いたフィルタ回路を示す回路図である。図5において、このフィルタ回路100は、ポリフェーズフィルタ11、振幅比較回路12、第1演算回路13、位相比較回路14および第2演算回路15を備えている。
 ポリフェーズフィルタ11は、第1固定抵抗および第2固定抵抗からなる2個の固定抵抗R1並びに第1可変抵抗および第2可変抵抗からなる2個の可変抵抗R2と、第1可変容量、第2可変容量、第3可変容量および第4可変容量からなる4個の可変容量C1とから構成されている。
 また、第1固定抵抗R1の一端が第1入力端子に、他端が第1出力端子にそれぞれ接続され、第1可変抵抗R2の一端が第1入力端子に、他端が第2出力端子にそれぞれ接続され、第2固定抵抗R1の一端が第2入力端子に、他端が第3出力端子にそれぞれ接続され、第2可変抵抗R2の一端が第2入力端子に、他端が第4出力端子にそれぞれ接続されている。
 また、第1可変容量C1の一端が第2入力端子に、他端が第1出力端子にそれぞれ接続され、第2可変容量C1の一端が第1入力端子に、他端が第2出力端子にそれぞれ接続され、第3可変容量C1の一端が第1入力端子に、他端が第3出力端子にそれぞれ接続され、第4可変容量C1の一端が第2入力端子に、他端が第4出力端子にそれぞれ接続されている。
 ここで、ポリフェーズフィルタ11は、第1可変抵抗R2および第2可変抵抗R2が、互いに等しい抵抗値を有し、この抵抗値が、第1出力端子から第4出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、第1可変容量C1、第2可変容量C1、第3可変容量C1および第4可変容量C1が、互いに等しい容量値を有し、この容量値が、第1出力端子から第4出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されて、振幅位相整合型ポリフェーズフィルタを構成している。
 振幅比較回路12は、第3出力端子および第4出力端子から出力される直交信号が入力され、比較結果を示す信号が第1演算回路13に出力される。第1演算回路13は、振幅比較回路12からの信号が入力され、第1可変抵抗R2および第2可変抵抗R2に制御信号を出力する。
 位相比較回路14は、第1出力端子および第2出力端子から出力される直交信号が入力され、比較結果を示す信号が第2演算回路15に出力される。第2演算回路15は、位相比較回路14からの信号が入力され、第1可変容量C1、第2可変容量C1、第3可変容量C1および第4可変容量C1に制御信号を出力する。
 以下、上記構成のフィルタ回路100の動作について説明する。
 振幅比較回路12は、第3出力端子および第4出力端子から出力される直交信号に基づいて、振幅誤差εを検出する。ここで、振幅誤差εは、入力信号のばらつきや温度ばらつき、プロセスばらつき等の要因で動的に変動する値であり、入力端子に理想差動信号が入力された場合は、ε=0となる。
 第1演算回路13は、振幅比較回路12で検出された振幅誤差εを用いて、第1可変抵抗R2および第2可変抵抗R2を最適化する。このとき、可変容量C1のQ値が低く、等価的に直列抵抗rが接続されていると仮定すると、振幅誤差εと可変抵抗R2との間には、次式(1)の関係が成立する。
 ε=√[{(r/R12+(R2/r)2}/2]-1・・・(1)
 式(1)において、振幅誤差εが0に近い領域では、振幅誤差εは、可変抵抗R2に対して単調増加特性を示している。すなわち、第1演算回路13は、振幅誤差εが0になるように可変抵抗R2の値を繰り返し制御することで、値を収束させることができる。
 位相比較回路14は、第1出力端子および第2出力端子から出力される直交信号に基づいて、位相誤差θを検出する。ここで、入力信号のばらつきや温度ばらつき、プロセスばらつき等の要因で振幅誤差θは動的に変動する値であり、入力端子に理想差動信号が入力された場合はθ=0となる。
 第2演算回路15は、位相比較回路14で検出された位相誤差θを用いて、第1可変容量C1、第2可変容量C1、第3可変容量C1および第4可変容量C1を最適化する。このとき、位相誤差θと可変容量C1との間には、次式(2)の関係が成立する。
 tanθ={(ωC12×R12+1}/{(ωC12×R12-1}・・・(2)
 すなわち、第2演算回路15は、振幅誤差θが0になるように可変容量C1の値を繰り返し制御することで、値を収束させることができる。ここで、式(1)に示されるように、振幅誤差εは可変容量C1に依存しないため、θ=0となるように可変容量C1を制御しても、振幅誤差εには影響しない。
 なお、動的に変動する振幅誤差εに応じて、これらの可変抵抗R2および可変容量C1を最適化する手順が行われるので、可変抵抗R2および可変容量C1も動的に変動することになる。
 図6および図7は、この発明の実施の形態1に係るポリフェーズフィルタを用いたフィルタ回路の効果を説明するためのグラフである。なお、図6は振幅誤差特性を示し、図7は位相誤差特性を示している。
 図6、7において、例えばある素子定数の場合(調整前)に、10GHzにおいて振幅誤差1.9dB、位相誤差5.6degの特性が得られているとする。ここで、上述した方法により可変抵抗R2および可変容量C1を制御すると、図に示すように、振幅誤差を0dB、位相誤差0deg(位相誤差90deg)に補正することができた。
 このように、ポリフェーズフィルタ11は、出力端での直交信号間の振幅誤差を振幅比較回路12で比較し、振幅誤差を補正するように可変抵抗R2を調整することによって、I/Q直交信号の振幅整合を実現するとともに、出力端での直交信号間の位相誤差を位相比較回路14で比較し、位相誤差を補正するように可変容量C1を調整することによって、I/Q直交信号の位相整合を実現している。また、この手順で制御を行うことにより、振幅整合および位相整合を同時に実現することができる。
 以上のように、実施の形態1によれば、ポリフェーズフィルタにおいて、第1可変抵抗および第2可変抵抗は、互いに等しい抵抗値を有し、この抵抗値は、第1出力端子から第4出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、第1可変容量、第2可変容量、第3可変容量および第4可変容量は、互いに等しい容量値を有し、この容量値は、第1出力端子から第4出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されている。
 そのため、1段構成で低い挿入損失を実現しつつ、振幅整合および位相整合を実現することができる。
 実施の形態2.
 図8は、この発明の実施の形態2に係るポリフェーズフィルタを用いたフィルタ回路を示す回路図である。図8において、このフィルタ回路100Aは、ポリフェーズフィルタ11、ベクトル合成形移相器21、位相検出回路22、位相比較回路23、演算回路24および位相制御用回路25を備えている。
 ポリフェーズフィルタ11は、上記実施の形態1で示したものと同一の構成を有する振幅位相整合型ポリフェーズフィルタであり、入力側に入力端子111、112が接続され、出力側に出力端子113~116が接続されている。出力端子113~116からは、4本の直交差動信号が出力され、分岐してベクトル合成形移相器21に入力される。
 ベクトル合成形移相器21は、VGA_I211およびVGA_Q212から構成されている。ここで、VGAは、Variable Gain Amplifierの略である。VGA_I211およびVGA_Q212は、ポリフェーズフィルタ11からのI/Q直交差動信号および位相制御用回路25からの制御信号がそれぞれ入力され、直交信号を合成して位相検出回路22に出力する。
 位相検出回路22の入力側は、ベクトル合成形移相器21の出力側に接続され、位相検出回路22の出力側は、位相比較回路23の入力側に接続されている。また、位相比較回路23の入力側は、位相検出回路22の出力側に接続され、位相比較回路23の出力側は、演算回路24の入力側に接続されている。
 演算回路24の入力側は、位相比較回路23の出力側に接続され、演算回路24の出力側は、ポリフェーズフィルタ11に接続されている。また、位相制御用回路25の入力側は、演算回路24の出力側に接続され、位相制御用回路25の出力側は、位相比較回路23、VGA_I211およびVGA_Q212に接続されている。
 ここで、演算回路24は、位相比較回路23からの信号が入力され、ポリフェーズフィルタ11に制御信号を出力するとともに、位相制御用回路25にも制御信号を出力する。また、位相制御用回路25は、VGA_I211およびVGA_Q212のみならず、位相比較回路23にも制御信号を出力する。
 以下、上記構成のフィルタ回路100Aの動作について説明する。
 ポリフェーズフィルタ11は、入力端子111、112から入力された差動信号をI/Q直交差動信号に変換する。ここで、ポリフェーズフィルタ11の素子ばらつきにより、振幅誤差εおよび位相誤差θが生じているとする。
 なお、振幅誤差εおよび位相誤差θは、入力信号のばらつきや温度ばらつき、プロセスばらつき等の要因で動的に変動する値であり、入力端子に理想差動信号が入力された場合は、ε=0およびθ=0となる。また、振幅誤差εおよび位相誤差θは、後述するベクトル合成形移相器21および演算回路24等で構成されるループにより補正される。具体的な補正手順は、以下の通りである。
 まず、演算回路24は、ベクトル合成形移相器21の移相量を、0~360度まで複数のポイントでスイープする。また、ベクトル合成形移相器21は、位相制御用回路25を通して与えられたVGAの位相設定値に従って動作し、出力の位相を決定する。ただし、ポリフェーズフィルタ11には、上述したように振幅誤差εおよび位相誤差θが生じているため、出力信号の位相は、位相設定値からの誤差を含んでいる。
 続いて、この振幅誤差εおよび位相誤差θを、位相検出回路22および位相比較回路23により検出する。ここで、位相比較回路23の比較結果を演算回路24に入力することで、ベクトル合成形移相器21の誤差特性を求めることができ、その誤差特性から逆算することで、ポリフェーズフィルタ11の振幅誤差εおよび位相誤差θを算出することができる。
 次に、算出された振幅誤差εおよび位相誤差θを用いて、上記実施の形態1で示した方法により、ポリフェーズフィルタ11の可変抵抗R2および可変容量C1の値を最適化する。これにより、ポリフェーズフィルタ11の振幅誤差および位相誤差を補正することができる。
 なお、動的に変動する振幅誤差εに応じて、これらの可変抵抗R2および可変容量C1を最適化する手順が行われるので、可変抵抗R2および可変容量C1も動的に変動することになる。
 以上のように、実施の形態2によれば、ポリフェーズフィルタにおいて、第1可変抵抗および第2可変抵抗は、互いに等しい抵抗値を有し、この抵抗値は、第1出力端子から第4出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、第1可変容量、第2可変容量、第3可変容量および第4可変容量は、互いに等しい容量値を有し、この容量値は、第1出力端子から第4出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されている。
 そのため、1段構成で低い挿入損失を実現しつつ、振幅整合および位相整合を実現することができる。

Claims (3)

  1.  一端が第1入力端子に、他端が第1出力端子にそれぞれ接続された第1固定抵抗と、
     一端が第1入力端子に、他端が第2出力端子にそれぞれ接続された第1可変抵抗と、
     一端が第2入力端子に、他端が第3出力端子にそれぞれ接続された第2固定抵抗と、
     一端が第2入力端子に、他端が第4出力端子にそれぞれ接続された第2可変抵抗と、
     一端が第2入力端子に、他端が第1出力端子にそれぞれ接続された第1可変容量と、
     一端が第1入力端子に、他端が第2出力端子にそれぞれ接続された第2可変容量と、
     一端が第1入力端子に、他端が第3出力端子にそれぞれ接続された第3可変容量と、
     一端が第2入力端子に、他端が第4出力端子にそれぞれ接続された第4可変容量と、を備え、
     前記第1可変抵抗および前記第2可変抵抗は、互いに等しい抵抗値を有し、この抵抗値は、前記第1出力端子から前記第4出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、
     前記第1可変容量、前記第2可変容量、前記第3可変容量および前記第4可変容量は、互いに等しい容量値を有し、この容量値は、前記第1出力端子から前記第4出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されている
     ポリフェーズフィルタ。
  2.  請求項1に記載されたポリフェーズフィルタを用いたフィルタ回路であって、
     前記第1出力端子から前記第4出力端子までの出力のうち、直交する信号間の振幅を比較して、振幅誤差を検出する振幅比較回路と、
     前記振幅誤差を補正するように、前記第1可変抵抗および前記第2可変抵抗の抵抗値を演算する第1演算回路と、
     前記第1出力端子から前記第4出力端子までの出力のうち、直交する信号間の位相を比較して、位相誤差を検出する振幅比較回路と、
     前記第1可変抵抗および前記第2可変抵抗の抵抗値が設定された後に、前記位相誤差を補正するように、前記第1可変容量、前記第2可変容量、前記第3可変容量および前記第4可変容量の容量値を演算する第2演算回路と、
     を備えたフィルタ回路。
  3.  請求項1に記載されたポリフェーズフィルタを用いたフィルタ回路であって、
     前記第1出力端子から前記第4出力端子までの出力が入力され、直交する信号を合成して出力するベクトル合成形移相器と、
     前記ベクトル合成形移相器で合成された信号の位相を検出する位相検出回路と、
     入力された位相設定値に基づいて、前記ベクトル合成形移相器に制御信号を出力する位相制御用回路と、
     前記位相検出回路からの出力値と、前記ベクトル合成形移相器に設定された位相設定値とを比較する位相比較回路と、
     前記位相比較回路の比較結果に基づいて、前記ポリフェーズフィルタの振幅誤差および位相誤差を算出し、算出された振幅誤差および位相誤差を用いて、前記第1可変抵抗および前記第2可変抵抗の抵抗値、並びに前記第1可変容量、前記第2可変容量、前記第3可変容量および前記第4可変容量の容量値を演算する演算回路と、
     を備えたフィルタ回路。
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