WO2009142201A1 - ポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法 - Google Patents

ポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法 Download PDF

Info

Publication number
WO2009142201A1
WO2009142201A1 PCT/JP2009/059188 JP2009059188W WO2009142201A1 WO 2009142201 A1 WO2009142201 A1 WO 2009142201A1 JP 2009059188 W JP2009059188 W JP 2009059188W WO 2009142201 A1 WO2009142201 A1 WO 2009142201A1
Authority
WO
WIPO (PCT)
Prior art keywords
polyphase filter
band
signal
output
adjustment device
Prior art date
Application number
PCT/JP2009/059188
Other languages
English (en)
French (fr)
Inventor
浩志 兒玉
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2010513025A priority Critical patent/JP5360056B2/ja
Priority to US12/993,431 priority patent/US8526901B2/en
Publication of WO2009142201A1 publication Critical patent/WO2009142201A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0153—Electrical filters; Controlling thereof
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H2007/0192—Complex filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H2210/00—Indexing scheme relating to details of tunable filters
    • H03H2210/02—Variable filter component
    • H03H2210/025—Capacitor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H2210/00—Indexing scheme relating to details of tunable filters
    • H03H2210/02—Variable filter component
    • H03H2210/028—Resistor

Definitions

  • the present invention relates to a band adjustment device of a polyphase filter and a band adjustment method of a polyphase filter.
  • Patent Document 1 discloses a configuration in which an output signal from a VCO is input to a polyphase filter.
  • FIG. 16 is a diagram showing a circuit configuration which is an example of the band adjustment device of the polyphase filter.
  • the band adjustment device of the polyphase filter shown in FIG. 16 comprises a VCO 5001, a polyphase filter 5002, a mixer 5003, a phase comparator 5004, and a phase-control voltage converter 5005.
  • the output signal 5010 of the VCO is converted from the differential signal into the IQ signal 5011 by the polyphase filter.
  • this IQ signal is input to the LO port of the mixer and also input to the phase comparator to detect a phase error from 90 degrees.
  • the output signal 5012 of this phase comparator is converted into a control voltage by the phase-control voltage converter, and the band of the polyphase filter is adjusted so as to reduce the phase error by this control voltage.
  • the number of stages of the polyphase filter is one.
  • the loop operation of the polyphase filter, the phase comparator and the phase-control voltage converter is repeated a plurality of times to generate an IQ signal with a small phase error.
  • the band adjustment device of the polyphase filter of FIG. 16 described above has some problems.
  • the first problem is that it is difficult to reduce the area and reduce the power consumption.
  • the cause of this problem is that a phase comparator and a phase-control voltage converter, which are unnecessary for normal modulation and demodulation operations, are used.
  • the second problem is that it is difficult to speed up the operating frequency.
  • the cause of this problem is that the load of the phase comparator is added to the output of the polyphase filter.
  • the third problem is that it is difficult to widen the signal band.
  • the cause of this problem is that the variable range of the required element value is wide by using one polyphase.
  • the present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a band adjustment device for a polyphase filter and a polyphase filter band adjustment device that can save space and consume less power and operate at high speed To aim.
  • the band adjustment device of the polyphase filter of the present invention receives a voltage control oscillator generating a clock signal and a clock signal output from a voltage control oscillator, and outputs a four-phase signal.
  • a polyphase filter for inputting a four-phase signal output from the polyphase filter, and an external test signal, an envelope detection circuit for inputting a signal output from the mixer, and an output from the envelope detection circuit
  • a band control signal generating circuit for inputting a signal and generating a band control signal for controlling a band of the polyphase filter.
  • the voltage control oscillator generates a clock signal
  • the polyphase filter inputs a clock signal output from the voltage control oscillator and outputs a four-phase signal Step, a step of the mixer inputting a four-phase signal outputted from the polyphase filter, and an external test signal, a step of the envelope detection circuit inputting a signal outputted from the mixer, a band control signal generation And receiving the signal output from the envelope detection circuit and generating a band control signal for controlling the band of the polyphase filter.
  • FIG. 1 is a block diagram showing a configuration of a band adjustment device of a polyphase filter disclosed in Document 1. It is a graph which shows the example of a phase error simulation result in a 2nd embodiment of the present invention.
  • FIG. 1 is a block diagram showing the configuration of a band adjustment device of a polyphase filter according to a first embodiment of the present invention.
  • the band adjustment device of the polyphase filter of the present embodiment includes a voltage controlled oscillator (VCO) 1 generating a differential clock signal, and a polyphase filter 2 generating an IQ signal (four-phase signal) with an output of the VCO as an input.
  • VCO voltage controlled oscillator
  • a mixer 3 receiving the output of the polyphase filter and the test signal
  • an envelope detection circuit (envelope detector) 4 receiving the output of the mixer
  • a band control signal generation circuit 5 receiving the output of the envelope detector It consists of
  • “output of ⁇ ” indicates “signal (data) output from ⁇ ”.
  • the output of the VCO means "a signal output from the VCO".
  • the first polyphase filter is composed of resistance elements 2009-2016 and variable capacitance elements 2001-2008. Capacitance values of these variable capacitance elements are controlled by a signal of control terminals 2023-2030.
  • the differential output signal of the VCO is input to input terminals 2017 and 2018, respectively.
  • this circuit has a two-stage configuration, it can also be a multi-stage configuration by connecting the same configuration in series.
  • the second polyphase filter is composed of variable resistive elements 2109-2116 and capacitive elements 2101-2108.
  • the resistance value of these variable resistance elements is controlled by the signal of the control terminal 2123-2130. Differential output signals of the VCO are input to input terminals 2117 and 2118, respectively.
  • the third polyphase filter is composed of resistance elements 2209-2216 and variable capacitance elements 2201-2208.
  • the capacitance value of these variable capacitance elements is controlled by the signal of the control terminal 2223-2230. Differential output signals of the VCO are input to input terminals 2217 and 2218, respectively. It is not necessary to be AC grounded as in the first polyphase filter shown in FIG.
  • the amount of phase or amplitude shift between the polyphase filter output IQ signals can be determined by the envelope detector output.
  • the band of the polyphase filter is adjusted.
  • the optimal control signal is determined, and the band of the polyphase filter is adjusted to the optimal value.
  • the first effect is that it is possible to realize bandwidth adjustment of a polyphase filter with a small area and low power consumption.
  • the reason why the first effect is obtained is that the envelope detector used for DC offset cancellation of the mixer can be shared instead of the conventional phase comparator.
  • the second effect is that band adjustment of a polyphase filter capable of high speed operation can be realized. The second effect is obtained because the load of the phase comparator in the conventional example is removed.
  • phase comparator since the phase comparator becomes unnecessary, it is possible to provide a band adjustment device and method of a polyphase filter that realizes area saving, low power consumption, and high speed operation.
  • FIG. 2 is a block diagram showing the configuration of a band adjustment device of a polyphase filter according to a second embodiment of the present invention.
  • the band adjustment device of the polyphase filter of this embodiment includes a voltage control oscillator (VCO) 101 generating a differential clock signal, a polyphase filter 102 receiving an output of the VCO as an input and generating an IQ signal, and a polyphase filter. It comprises a mixer 103 which receives an output and a test signal, an envelope detection circuit (envelope detector) 104 which receives the mixer output, and a band control digital signal generation circuit 105 which receives an output of the envelope detector.
  • VCO voltage control oscillator
  • the basic configuration of the polyphase filter is resistance elements 3001, 3010, 3011-3014, variable capacitance elements 3002-3009, and inverter amplifiers 3015-3018.
  • the polyphase filter is configured based on this basic configuration in the same manner as the polyphase filter shown in FIG. 10-22. Capacitance values of these variable capacitance elements are controlled by digital signals at control terminals 3021-2424. At this time, the variable capacitance element is weighted by a thermometer code or a binary code.
  • FIG. 17 is an example of a phase error simulation result when sweeping a digital signal to change the capacitance of the variable capacitance element from the minimum to the maximum in a single-stage polyphase filter.
  • the variable capacitance element is controlled by a digital signal of a 5-bit binary code.
  • the phase error can be minimized by setting the digital signal to "00111" for the frequency of 7.5-GHz and "01010" for the frequency of 8.5-GHz.
  • This minimum phase error is improved by reducing the minimum unit capacitance (variable capacitance per bit) of the variable capacitance element.
  • the number of bits is the same, the range of the adjustment frequency is narrowed, so the number of bits needs to be increased to maintain the range.
  • the element value of the polyphase filter can be controlled by the digital signal, the element value fluctuation of the polyphase filter due to noise, that is, the band fluctuation, as compared with the control by the analog signal. Can be reduced.
  • the variable characteristics of the variable capacitance element have low sensitivity near high and low control voltages and high sensitivity between high and low, which can also reduce band fluctuation due to noise.
  • FIG. 3 is a block diagram showing the configuration of a band adjustment device of a polyphase filter according to a third embodiment of the present invention.
  • the band adjustment device of the polyphase filter of the present embodiment includes a voltage controlled oscillator (VCO) 201 generating a differential clock signal, a polyphase filter 202 receiving an output of the VCO as an input and generating an IQ signal, and a polyphase filter.
  • VCO voltage controlled oscillator
  • a mixer 203 which receives an output and a test signal
  • an envelope detection circuit (envelope detector) 204 which receives the mixer output
  • a band control digital signal generation circuit 205 which receives an output of the envelope detector and a desired frequency switching control signal.
  • FIG. 14 is a diagram showing the adjustment operation of the pole frequency of the polyphase filter in the case of switching two desired frequencies.
  • the polyphase filter is configured in two stages.
  • the first pole frequency 4004 exists in the vicinity of the first desired frequency 4002
  • the second pole frequency 4005 exists in the vicinity of the second desired frequency 4003.
  • the pole frequency is mainly determined from the time constant of the resistance value and the capacitance value of each stage constituting the polyphase filter.
  • a test signal is input to the mixer to search for a first pole frequency at which the amplitude or phase error detected from the envelope detector is less than a desired value.
  • the first pole frequency remains unchanged, and similarly, the second pole frequency at which the amplitude or phase error becomes less than a desired value is searched.
  • the opposite operation is performed.
  • a signal that controls which pole frequency is moved and optimized in this manner is a control signal 217.
  • this structure can be easily expanded also in a two or more-stage structure or two or more desired frequencies.
  • the present embodiment it is possible to narrow the movable ranges 4000 and 4001 of the poles compared to the movable range 4014 of the pole in the case of a single-stage polyphase filter. That is, wide-band adjustment is possible with a small variable fluctuation range of elements.
  • Such a configuration is particularly useful in IQ signal generation of a wideband wireless transceiver such as UWB (Ultra Wide Band) as shown in FIG.
  • UWB Ultra Wide Band
  • the first VCO has frequencies of 6600-MHz and 8184-MHz
  • the second VCO has 7128-MHz and 8712-.
  • the third VCO is used to generate high precision IQ signals at frequencies of 7656-MHz and 9240-MHz.
  • the envelope detector can be shared between the first to third VCOs.
  • FIG. 4 is a block diagram showing the configuration of a band adjustment device of a polyphase filter according to a fourth embodiment of the present invention.
  • the band adjustment device of the polyphase filter of the present embodiment includes a voltage control oscillator (VCO) 301 generating a differential clock signal, a polyphase filter 302 receiving an output of the VCO as an input and generating an IQ signal, and a polyphase filter.
  • VCO voltage control oscillator
  • Mixer 303 receiving output and test signal
  • envelope detection circuit (envelope detector) 304 receiving mixer output
  • band control digital signal generating circuit 305 receiving output of envelope detector, analog baseband circuit And 306.
  • a test signal of an analog waveform is generated by an analog baseband circuit, and this test signal is input to the mixer.
  • the analog baseband circuit can be shared for test signal generation and baseband signal generation.
  • FIG. 5 is a block diagram showing the configuration of a band adjustment device of a polyphase filter according to a fifth embodiment of the present invention.
  • the band adjustment device of the polyphase filter of the present embodiment includes a voltage controlled oscillator (VCO) 401 generating a differential clock signal, a polyphase filter 402 receiving an output of the VCO as an input and generating an IQ signal, and a polyphase filter.
  • VCO voltage controlled oscillator
  • Mixer 403 which receives output and test signal
  • envelope detection circuit (envelope detector) 404 which receives mixer output
  • band control digital signal generation circuit 405 which receives output of envelope detector
  • analog baseband circuit And a digital baseband circuit 407.
  • a test signal of digital waveform is generated by the digital baseband circuit, and this test signal is input to the mixer through the analog baseband circuit 406.
  • the digital baseband circuit can be shared for test signal generation and baseband signal generation. Also, the test signal is less susceptible to noise.
  • FIG. 6 is a block diagram showing a configuration of a band adjustment device of a polyphase filter according to a sixth embodiment of the present invention.
  • the band adjustment device of the polyphase filter of the present embodiment includes a voltage controlled oscillator (VCO) 501 generating a differential clock signal, a polyphase filter 502 receiving an output of the VCO as an input and generating an IQ signal, and a polyphase filter.
  • VCO voltage controlled oscillator
  • a mixer 503 that receives an output and a test signal
  • an envelope detection circuit (envelope detector) 504 that receives the mixer output
  • a band control digital signal generation circuit 505 that receives an output of the envelope detector
  • a memory circuit 506 Switches 507-509.
  • the digital control signal 518 optimal for the desired frequency determined in the loop by the envelope detector is stored in the memory circuit with the switch 519 turned on.
  • the optimal digital control signal is stored in the memory circuit by the same operation for other desired frequencies.
  • the switches 508 and 509 are turned off to stop the loop and the switch 507 is turned on, so that the stored digital control is output from the memory circuit and the band adjustment of the polyphase filter is performed.
  • the optimal digital control signal at each desired frequency is selected by signal 517. At this time, the power supply of the envelope detector and the band control digital signal generation circuit is turned off.
  • the bandwidth adjustment since the bandwidth adjustment is performed in the open loop, the bandwidth adjustment can be performed at high speed. In addition, the power of the envelope detector and the band control digital signal generation circuit can be reduced.
  • FIG. 7 is a block diagram showing the configuration of a band adjustment device of a polyphase filter according to a seventh embodiment of the present invention.
  • the band adjustment device of the polyphase filter of the present embodiment includes a voltage control oscillator (VCO) 601 generating a differential clock signal, a polyphase filter 602 receiving an output of the VCO as an input and generating an IQ signal, and a polyphase filter.
  • VCO voltage control oscillator
  • Amplifier 606 with output as input
  • Mixer 603 with input of amplifier output and test signal
  • Envelope detection circuit (envelope detector) 604 with mixer output as input
  • Band control with output of envelope detector as input It comprises the digital signal generation circuit 605.
  • band adjustment device of the polyphase filter according to the seventh embodiment of the present invention (band adjustment method of the polyphase filter) will be described in detail with reference to the drawings.
  • the output signal of the polyphase filter is limited in amplitude by the amplifier.
  • the amplitude error included in the output signal of the polyphase filter can be reduced.
  • the attenuated amplitude can be amplified by passing through the polyphase filter.
  • FIG. 8 is a block diagram showing the configuration of a band adjustment device of a polyphase filter according to an eighth embodiment of the present invention.
  • the band adjustment device of the polyphase filter of the present embodiment includes a voltage controlled oscillator (VCO) 701 generating a differential clock signal, a polyphase filter 702 receiving an output of the VCO as an input and generating an IQ signal, and a polyphase filter.
  • VCO voltage controlled oscillator
  • Mixer 703 which receives output and test signal
  • envelope detection circuit (envelope detector) 704 which receives mixer output
  • band control digital signal generation circuit 705 which receives output of envelope detector
  • the band of the polyphase filter is adjusted by the delta sigma modulated control signal 720.
  • the band of the polyphase filter can be changed from discrete adjustment to continuous adjustment with such a configuration, so that more accurate band adjustment can be performed.
  • FIG. 9 is a block diagram showing the configuration of a band adjustment device of a polyphase filter according to a ninth embodiment of the present invention.
  • the band adjustment device of the polyphase filter according to the present embodiment includes a voltage controlled oscillator (VCO) 801 that generates a differential clock signal, a polyphase filter 802 that generates an IQ signal with an output of the VCO as an input, and an output of the VCO.
  • VCO voltage controlled oscillator
  • Divider 806 for input, selector 807 for switching and outputting the output of polyphase filter or divider output, mixer 803 for input of selector output and test signal, and envelope for mixer output
  • a linear detection circuit (envelope detector) 804 and a band control digital signal generation circuit 805 to which the output of the envelope detector is input.
  • an IQ signal having the same frequency as that of the VCO is generated by a polyphase filter, while an IQ signal having a 1 / N frequency of the VCO is generated by a divider and input to the mixer.
  • the former IQ signal is selected, the amplitude and phase shift are corrected by the loop using the envelope detector, whereas when the latter IQ signal is selected, the loop is stopped.
  • the IQ signal input to the mixer can be made into a wide band according to this configuration. Also, when using the IQ signal on the divider side, the power on the polyphase filter side can be reduced. Such a configuration is useful, for example, when the IQ signal of the first band group of UWB is generated by the divider side and the IQ signals of the third to fourth band groups are generated by the polyphase filter side.
  • a program in which the processing sequence is recorded may be installed and executed in a memory in a computer incorporated in dedicated hardware.
  • the program may be installed and executed on a general-purpose computer that can execute various processes.
  • the program can be recorded in advance in a hard disk or a ROM (Read Only Memory) as a recording medium.
  • the program may be temporarily or permanently stored in a removable recording medium such as a compact disc read only memory (CD-ROM), a magneto optical (MO) disc, a digital versatile disc (DVD), a magnetic disc, or a semiconductor memory. It is possible to store (record).
  • a removable recording medium such as a compact disc read only memory (CD-ROM), a magneto optical (MO) disc, a digital versatile disc (DVD), a magnetic disc, or a semiconductor memory. It is possible to store (record).
  • Such removable recording media can be provided as so-called package software.
  • the program may be installed on the computer from the removable recording medium as described above, or may be wirelessly transferred from the download site to the computer. Alternatively, it may be transferred by wire to a computer via a network such as a LAN (Local Area Network) or the Internet.
  • the computer can receive the transferred program and install it on a recording medium such as a built-in hard disk.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　無線トランシーバ向けの省面積、低消費電力、高速動作可能なポリフェーズフィルタの帯域調整装置及び方法を提供する。 　本発明のポリフェーズフィルタの帯域調整装置は、電圧制御発振器（ＶＣＯ）と、ＶＣＯの出力を入力とするポリフェーズフィルタと，ポリフェーズフィルタの出力を入力とするミキサーと、ミキサーの出力を入力とする包絡線検波回路（エンベロープディテクター）と、エンベロープディテクターの出力を入力とする帯域制御信号発生回路とを備える構成である。

Description

ポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法
　本発明は、ポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法に関する。
　ポリフェーズフィルタの帯域調整方法の一例が、「ヨーロピアンソリッドステートサーキッツ（IEEE EUROPIAN SOLID STATES CIRCUITS、２００２）」の８１０頁の図７に示されている。この例は、ポリフェーズフィルタにより電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillators）の出力差動信号が変換された出力ＩＱ信号間の位相差を正確に９０度に調整するために用いられる。なお、特許文献１には、ＶＣＯからの出力信号をポリフェーズフィルタに入力する構成が開示されている。
　図１６は、ポリフェーズフィルタの帯域調整装置の一例である回路構成を示す図である。図１６に示すポリフェーズフィルタの帯域調整装置は、ＶＣＯ５００１と、ポリフェーズフィルタ５００２と、ミキサー５００３と、位相比較器５００４と、位相－制御電圧変換器５００５とから構成される。このような構成において、まず、ポリフェーズフィルタにより、ＶＣＯの出力信号５０１０は差動信号からＩＱ信号５０１１へと変換される。次に、このＩＱ信号は、ミキサーのＬＯポートに入力されるとともに、位相比較器にも入力されて９０度からの位相誤差が検出される。そして、この位相比較器の出力信号５０１２は、位相－制御電圧変換器により制御電圧へ変換されて、この制御電圧により位相誤差を低減するようにポリフェーズフィルタの帯域が調整される。このとき、ポリフェーズフィルタの段数は１段である。このポリフェーズフィルタと位相比較器と位相－制御電圧変換器とのループ動作が複数回繰り返されることにより、位相誤差の少ないＩＱ信号が発生される。
特開２００６－３３９７００号公報
　しかしながら、上述した図１６のポリフェーズフィルタの帯域調整装置にはいくつかの問題がある。第１の問題点は、省面積化および低消費電力化が困難なことである。この問題が発生する原因は、通常の変復調動作には不要な位相比較器および位相－制御電圧変換器を用いていることである。第２の問題点は、動作周波数の高速化が困難なことである。この問題が発生する原因は、ポリフェーズフィルタの出力部に位相比較器の負荷が追加されることである。第３の問題点は、信号の広帯域化が困難なことである。この問題が発生する原因は、１段のポリフェーズを用いていることにより、必要とされる素子値の可変範囲が広いことである。
　本発明は、上記事情に鑑みてなされたものであり、無線トランシーバ向けの省面積、低消費電力、高速動作可能なポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法を提供することを目的とする。
　かかる目的を達成するために、本発明のポリフェーズフィルタの帯域調整装置は、クロック信号を発生する電圧制御発振器と、電圧制御発信器から出力されるクロック信号を入力し、４相信号を出力するポリフェーズフィルタと、ポリフェーズフィルタから出力される４相信号と、外部テスト信号とを入力するミキサーと、ミキサーから出力される信号を入力する包絡線検波回路と、包絡線検波回路から出力される信号を入力し、ポリフェーズフィルタの帯域を制御する帯域制御信号を発生する帯域制御信号発生回路と、を備えることを特徴とする。
　本発明のポリフェーズフィルタの帯域調整方法は、電圧制御発振器が、クロック信号を発生するステップと、ポリフェーズフィルタが、電圧制御発信器から出力されるクロック信号を入力し、４相信号を出力するステップと、ミキサーが、ポリフェーズフィルタから出力される４相信号と、外部テスト信号とを入力するステップと、包絡線検波回路が、ミキサーから出力される信号を入力するステップと、帯域制御信号発生回路が、包絡線検波回路から出力される信号を入力し、ポリフェーズフィルタの帯域を制御する帯域制御信号を発生するステップと、を備えることを特徴とする。
　本発明によれば、省面積、低消費電力、高速動作可能なポリフェーズフィルタの帯域調整を実現することが可能となる。
本発明の第１の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。 本発明の第２の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。 本発明の第３の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。 本発明の第４の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。 本発明の第５の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。 本発明の第６の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。 本発明の第７の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。 本発明の第８の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。 本発明の第９の実施形態におけるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。 本発明の第１の実施形態における、ポリフェーズフィルタの具体的な第１の回路を示す図である。 本発明の第１の実施形態における、ポリフェーズフィルタの具体的な第２の回路を示す図である。 本発明の第１の実施形態における、ポリフェーズフィルタの具体的な第３の回路を示す図である。 本発明の第２の実施形態における、ポリフェーズフィルタの具体的な回路を示す図である。 本発明の第３の実施形態における、周波数調整の具体的な動作を示す図である。 本発明の第３の実施形態における、ＵＷＢへの具体的な応用例を示す図である。 文献１に開示されたポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。 本発明の第２の実施形態における、位相誤差シミュレーション結果の例を示すグラフである。
　以下、本発明を実施するための最良の形態について添付図面を参照して詳細に説明する。
　［第１の実施形態］
　図１は、本発明の第１の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）１と、ＶＣＯの出力を入力としてＩＱ信号（４相信号）を発生するポリフェーズフィルタ２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー３と、ミキサーの出力を入力とする包絡線検波回路（エンベロープディテクター）４と、エンベロープディテクターの出力を入力とする帯域制御信号発生回路５とで構成される。なお本明細書において、「○○の出力」とは「○○から出力される信号（データ）」を示す。例えば、「ＶＣＯの出力」とは「ＶＣＯから出力される信号」のことである。
　次に、ポリフェーズフィルタの具体的な第１、２、３の回路について図面を参照して詳細に説明する。
　図１０に示すように、第１のポリフェーズフィルタは、抵抗素子２００９－２０１６と可変容量素子２００１－２００８とから構成される。これら可変容量素子の容量値は、制御端子２０２３－２０３０の信号により制御される。ＶＣＯの差動出力信号は、入力端子２０１７、２０１８へそれぞれ入力される。なお、本回路では２段構成としているものの、同構成を直列に接続することで多段構成にもできる。
　また、図１１に示すように、第２のポリフェーズフィルタは、可変抵抗素子２１０９－２１１６と容量素子２１０１－２１０８とから構成される。これら可変抵抗素子の抵抗値は、制御端子２１２３－２１３０の信号により制御される。ＶＣＯの差動出力信号は、入力端子２１１７、２１１８へそれぞれ入力される。
　さらに、図１２に示すように、第３のポリフェーズフィルタは、抵抗素子２２０９－２２１６と可変容量素子２２０１－２２０８とから構成される。これら可変容量素子の容量値は、制御端子２２２３－２２３０の信号により制御される。ＶＣＯの差動出力信号は、入力端子２２１７、２２１８へそれぞれ入力される。図１０に示される第１のポリフェーズフィルタのようにＡＣ接地する必要はない。
　次に、本発明の第１の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。
　ミキサーにテスト信号を入力したとき、エンベロープディテクター出力により、ポリフェーズフィルタ出力ＩＱ信号間の位相や振幅のずれ量を判別することができる。このずれ量を元に生成された制御信号により、ポリフェーズフィルタを構成する素子値が変えられることで、ポリフェーズフィルタの帯域が調整される。この動作を繰り返すことにより、最適な制御信号が決定されるとともに、ポリフェーズフィルタの帯域は最適な値に調整される。
　以上説明したように、本実施形態によれば、以下の効果が得られる。
　第１の効果は、省面積および低消費電力なポリフェーズフィルタの帯域調整を実現することができることである。第１の効果が得られる理由は、従来例の位相比較器に変えて、ミキサーのＤＣオフセットキャンセルに用いられるエンベロープディテクターを共用できることによる。
　第２の効果は、高速動作可能なポリフェーズフィルタの帯域調整を実現することができることである。第２の効果が得られる理由は、従来例の位相比較器の負荷が除去されていることによる。
　すなわち、本実施形態によれば、位相比較器が不要になるため、省面積、低消費電力、高速動作を実現するポリフェーズフィルタの帯域調整装置及び方法を提供することができる。
　［第２の実施形態］
　図２は、本発明の第２の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）１０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ１０２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー１０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）１０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路１０５とで構成される。
　次に、ポリフェーズフィルタの具体的な回路について図面を参照して詳細に説明する。図１３に示すように、ポリフェーズフィルタの基本構成は、抵抗素子３００１、３０１０、３０１１－３０１４と可変容量素子　３００２－３００９とインバータアンプ３０１５－３０１８とである。なお、ポリフェーズフィルタは、この基本構成をもとに、図１０－２２に示されるポリフェーズフィルタと同様に構成される。これら可変容量素子の容量値は、制御端子３０２１－３０２４のデジタル信号により制御される。このとき、可変容量素子は、サーモメータコードあるいはバイナリコード等で重み付けされている。
　ここで、図１３に示す回路構成においてどのように位相誤差の調整がされるのかについて、図１７に示す例を用いて説明する。図１７は、１段のポリフェーズフィルタにおいて、デジタル信号をスイープして可変容量素子の容量を最小から最大へ変化させたときの位相誤差シミュレーション結果の例である。なお、この例では、可変容量素子は５ビットのバイナリコードのデジタル信号で制御される。このとき、7.5-GHzの周波数の場合はデジタル信号を“00111”に、8.5-GHzの周波数の場合は“01010”にすれば、位相誤差を最少にできる。この最少位相誤差は、可変容量素子の最少単位容量（1ビットで可変する容量）を小さくすることで改善される。このとき、ビット数が同じであると調整周波数の範囲が狭まるため、その範囲を維持するにはビット数を増やす必要がある。
　次に、本発明の第２の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。
　エンベロープディテクターの出力信号に含まれる、ポリフェーズフィルタ出力ＩＱ信号間の位相や振幅のずれ量の情報は、帯域制御デジタル信号発生回路によってデジタル信号に変換されて、ポリフェーズフィルタを構成する素子値が変えられる。
　以上説明したように、本実施形態によれば、ポリフェーズフィルタの素子値をデジタル信号で制御できるため、アナログ信号で制御する場合に比べて、ノイズによるポリフェーズフィルタの素子値変動、つまり帯域変動を低減できる。また、一般に可変容量素子の可変特性は、制御電圧がＨｉｇｈ、Ｌｏｗ付近で感度が小さく、ＨｉｇｈからＬｏｗの中間で感度が高いため、このこともノイズによる帯域変動を低減できる。
　［第３の実施形態］
　図３は、本発明の第３の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）２０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ２０２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー２０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）２０４と、エンベロープディテクターの出力および所望周波数切り替え制御信号を入力とする帯域制御デジタル信号発生回路２０５とで構成される。
　次に、本発明の第３の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。
　図１４は、２つの所望周波数を切り替える場合のポリフェーズフィルタの極周波数の調整動作を示した図である。このとき、ポリフェーズフィルタは２段で構成されるとする。初期状態において、第１の極周波数４００４は第１の所望周波数４００２近傍に存在するのに対して、第２の極周波数４００５は第２の所望周波数４００３近傍に存在するとする。なお、この極周波数は、ポリフェーズフィルタを構成する各段の抵抗値と容量値の時定数から主に決定される。ポリフェーズフィルタの帯域を第１の所望周波数に調整するとき、まず、遠方にある第２の極周波数は動かさず、近傍にある第１の極周波数のみを動かす。なお、第２の極周波数を最も遠方になるようあらかじめ調整することが望ましい。そして、テスト信号をミキサーへ入力することでエンベロープディテクターから検出された振幅または位相誤差が、所望の値以下になる第１の極周波数を探索する。このとき、環境温度変化に伴う素子値変動による帯域変動に対する余裕を見込んで、第１の極周波数を設定することが望ましい。このように第１の極周波数を決定後、次に第１の極周波数はそのままで、同様に振幅または位相誤差が所望の値以下になる第２の極周波数を探索する。片側だけの第２の所望周波数に調整するときは逆の動作となる。このようにどの極周波数を動かして最適化させるかを制御する信号が、制御信号２１７である。なお、この構成は２段以上の構成や２つ以上の所望周波数においても容易に拡張できる。
　以上説明したように、本実施形態によれば、１段のポリフェーズフィルタで構成した場合の極の可動範囲４０１４に比べて、極の可動範囲４０００、４００１を狭めることができる。つまり、素子の少ない可変変動範囲で広帯域の調整が可能となる。このような構成は、特に、図１５に示すような、ＵＷＢ（Ultra Wide Band）のような広帯域無線トランシーバのＩＱ信号発生において、有用である。具体的には、周波数ホッピングさせるバンドグループ３と４とのＩＱ信号を発生するために、第１のＶＣＯでは６６００－ＭＨｚと８１８４－ＭＨｚの周波数で、第２のＶＣＯでは７１２８－ＭＨｚと８７１２－ＭＨｚの周波数で、第３のＶＣＯでは７６５６－ＭＨｚと９２４０－ＭＨｚの周波数で高精度のＩＱ信号を発生するために用いる。このとき、本発明のポリフェーズフィルタの調整方法は常時動作させる必要はないため、第１－３のＶＣＯ間でエンベロープディテクターを共用できる。
　［第４の実施形態］
　図４は、本発明の第４の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）３０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ３０２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー３０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）３０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路３０５と、アナログベースバンド回路３０６とで構成される。
　次に、本発明の第４の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。
　図４に示すように、アナログベースバンド回路によりアナログ波形のテスト信号を発生させて、このテスト信号をミキサーへ入力する。
　以上説明したように、本実施形態によれば、アナログベースバンド回路をテスト信号発生とベースバンド信号発生とで共用化できる。
　［第５の実施形態］
　図５は、本発明の第５の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）４０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ４０２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー４０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）４０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路４０５と、アナログベースバンド回路４０６と、デジタルベースバンド回路４０７とで構成される。
　次に、本発明の第５の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。
　図５に示すように、デジタルベースバンド回路によりデジタル波形のテスト信号を発生させて、アナログベースバンド回路４０６を介して、このテスト信号をミキサーへ入力する。
　以上説明したように、本実施形態によれば、デジタルベースバンド回路をテスト信号発生とベースバンド信号発生とで共用化できる。また、テスト信号はノイズの影響を受けにくくなる。
　［第６の実施形態］
　図６は、本発明の第６の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）５０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ５０２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー５０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）５０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路５０５と、メモリ回路５０６と、スイッチ５０７－５０９とで構成される。
　次に、本発明の第６の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。
　図６に示すように、エンベロープディテクターによるループで決定された所望周波数に対して最適なデジタル制御信号５１８は、スイッチ５１９をオンにしてメモリ回路に蓄えられる。他所望周波数に対しても同様の動作により、最適なデジタル制御信号をメモリ回路に蓄える。その後、スイッチ５０８、５０９をオフにすることで、ループを停止させるとともに、スイッチ５０７をオンにすることで、蓄積されたデジタル制御がメモリ回路から出力されてポリフェーズフィルタの帯域調整がされる。また、各所望周波数での最適なデジタル制御信号は、信号５１７により選択される。このとき、エンベロープディテクターおよび帯域制御デジタル信号発生回路の電源をオフとする。
　以上説明したように、本実施形態によれば、オープンループで帯域調整されるため、高速な帯域調整が可能となる。また、エンベロープディテクターおよび帯域制御デジタル信号発生回路の電力を削減できる。
　［第７の実施形態］
　図７は、本発明の第７の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）６０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ６０２と、ポリフェーズフィルタの出力を入力とするアンプ６０６と、アンプの出力およびテスト信号を入力とするミキサー６０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）６０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路６０５とで構成される。
　次に、本発明の第７の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。
　図７に示すように、ポリフェーズフィルタの出力信号は、アンプにより振幅が制限される。
　以上説明したように、本実施形態によれば、このような構成により、ポリフェーズフィルタの出力信号に含まれる振幅誤差を低減できる。また、ポリフェーズフィルタを通過することで減衰した振幅を増幅できる。
　［第８の実施形態］
　図８は、本発明の第８の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）７０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ７０２と、ポリフェーズフィルタの出力およびテスト信号を入力とするミキサー７０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）７０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路７０５と、デルタシグマ変調回路７０６と、スイッチ７０７－７０９とで構成される。
　次に、本発明の第８の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。
　図８に示すように、デルタシグマ変調された制御信号７２０により、ポリフェーズフィルタの帯域が調整される。
　以上説明したように、本実施形態によれば、このような構成により、ポリフェーズフィルタの帯域を離散調整から連続調整にすることができるため、より高精度の帯域調整ができる。
　［第９の実施形態］
　図９は、本発明の第９の実施形態によるポリフェーズフィルタの帯域調整装置の構成を示すブロック図である。本実施形態のポリフェーズフィルタの帯域調整装置は、差動クロック信号を発生する電圧制御発振器（ＶＣＯ）８０１と、ＶＣＯの出力を入力としてＩＱ信号を発生するポリフェーズフィルタ８０２と、ＶＣＯの出力を入力とする分周器８０６と、ポリフェーズフィルタの出力または分周器の出力を切り替えて出力するセレクタ８０７と、セレクタの出力およびテスト信号を入力とするミキサー８０３と、ミキサー出力を入力とする包絡線検波回路（エンベロープディテクター）８０４と、エンベロープディテクターの出力を入力とする帯域制御デジタル信号発生回路８０５とで構成される。
　次に、本発明の第９の実施形態によるポリフェーズフィルタの帯域調整装置の動作（ポリフェーズフィルタの帯域調整方法）について図面を参照して詳細に説明する。
　図９に示すように、ＶＣＯと同周波数のＩＱ信号はポリフェーズフィルタにより、一方、ＶＣＯの１/Ｎ周波数のＩＱ信号は分周器により生成されてミキサーへ入力される。このとき、前者のＩＱ信号が選択されるときにはエンベロープディテクターを用いたループにより振幅や位相ずれが補正されるのに対して、後者のＩＱ信号が選択されるときにはループは停止される。
　以上説明したように、本実施形態によれば、このような構成により、ミキサーに入力されるＩＱ信号を広帯域化できる。また、分周器側のＩＱ信号を用いるときは、ポリフェーズフィルタ側の電力を削減できる。このような構成は、例えば、ＵＷＢの第１バンドグループのＩＱ信号を分周器側により、第３～４バンドグループのＩＱ信号をポリフェーズフィルタ側により発生する場合等に有用である。
　以上、本発明の各実施形態について説明したが、上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変形が可能である。また、上記各実施形態の構成及び動作は、任意に組み合わせることも可能である。
　例えば、上述した各実施形態における動作は、ハードウェア、または、ソフトウェア、あるいは、両者の複合構成によって実行することも可能である。
　ソフトウェアによる処理を実行する場合には、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれているコンピュータ内のメモリにインストールして実行させてもよい。あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させてもよい。
　例えば、プログラムは、記録媒体としてのハードディスクやＲＯＭ（Read Only Memory）に予め記録しておくことが可能である。あるいは、プログラムは、ＣＤ－ＲＯＭ(Compact Disc Read Only Memory)、ＭＯ(Magneto optical)ディスク、ＤＶＤ(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体に、一時的、あるいは、永続的に格納（記録）しておくことが可能である。このようなリムーバブル記録媒体は、いわゆるパッケージソフトウエアとして提供することが可能である。
　なお、プログラムは、上述したようなリムーバブル記録媒体からコンピュータにインストールする他、ダウンロードサイトから、コンピュータに無線転送してもよい。または、ＬＡＮ(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送してもよい。コンピュータでは、転送されてきたプログラムを受信し、内蔵するハードディスク等の記録媒体にインストールすることが可能である。
　また、上記実施形態で説明した処理動作に従って時系列的に実行されるのみならず、処理を実行する装置の処理能力、あるいは、必要に応じて並列的にあるいは個別に実行するように構築することも可能である。
　この出願は、２００８年５月１９日に出願された日本出願特願２００８－１３０６７６を基礎とする優先権を主張し、その開示を全てここに取り込む。
　１、１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１　　電圧制御発振器（ＶＣＯ）
　２、１０２、２０２、３０２、４０２、５０２、６０２、７０２、８０２　　ポリフェーズフィルタ
　３、１０３、２０３、３０３、４０３、５０３、６０３、７０３、８０３　　ミキサー　４、１０４、２０４、３０４、４０４、５０４、６０４、７０４、８０４　　包絡線検波回路（エンベロープディテクター）
　５、８０５　　帯域制御信号発生回路
　１１、１１１、２１１、３１１、４１１、５１１、６１１、７１１、８１１　　ＶＣＯの出力信号
　１２、１１２、２１２、３１２、４１２、５１２、６１７、７１２、８１８　　ポリフェーズフィルタの出力信号
　１３、１１３、２１３、３１３、４１３、５１３、６１３、７１３、８１３　　ミキサーの出力信号
　１４、１１４、２１４、３１４、４１４、５１４、６１４、７１４、８１４　　エンベロープディテクターの出力信号
　１５、８１５　　帯域制御信号発生回路の出力信号
　１６、１１６、２１６、３１６、４１６、５１６、６１６、７１６、８１６　　ミキサーの入力信号
　１０５、２０５、３０５、４０５、５０５、６０５、７０５　　帯域制御デジタル信号発生回路
　１１５、２１５、３１５、４１５、５１８、６１５、７１８　　帯域制御デジタル信号発生回路の出力信号
　２１７　　帯域制御デジタル信号発生回路の制御信号
　３０６、４０６　　アナログベースバンド回路
　４０７　　デジタルベースバンド回路
　５０６　　メモリ回路
　５０７、７０７　　第１のスイッチ
　５０８、７０８　　第２のスイッチ
　５０９、７０９　　第３のスイッチ
　５１５、７１５　　ポリフェーズフィルタの制御信号
　５１７　　メモリ回路の制御信号
　５１９　　メモリ回路の入力信号
　５２０　　メモリ回路の出力信号
　６０６　　アンプ
　６１８　　アンプの出力信号
　７０６　　デルタシグマ変調回路
　７１７　　デルタシグマ変調回路の制御信号
　７１９　　デルタシグマ変調回路の入力信号
　７２０　　デルタシグマ変調回路の出力信号
　８０６　　分周器
　８０７　　セレクタ
　８１２　　セレクタの出力信号
　８１７　　分周器の出力信号
　２００１、２２０１、３００２　　第１の可変容量素子
　２００２、２２０２、３００３　　第２の可変容量素子
　２００３、２２０３、３００４　　第３の可変容量素子
　２００４、２２０４、３００５　　第４の可変容量素子
　２００５、２２０５、３００６　　第５の可変容量素子
　２００６、２２０６、３００７　　第６の可変容量素子
　２００７、２２０７、３００８　　第７の可変容量素子
　２００８、２２０８、３００９　　第８の可変容量素子
　２００９、２２０９、３００１　　第１の抵抗素子
　２０１０、２２１０、３０１０　　第２の抵抗素子
　２０１１、２２１１、３０１１　　第３の抵抗素子
　２０１２、２２１２、３０１２　　第４の抵抗素子
　２０１３、２２１３、３０１３　　第５の抵抗素子
　２０１４、２２１４、３０１４　　第６の抵抗素子
　２０１５、２２１５　　第７の抵抗素子
　２０１６、２２１６　　第８の抵抗素子
　２０１７、２１１７、２２１７　　第１の入力端子
　２０１８、２１１８、２２１８　　第２の入力端子
　２０１９、２１１９、２２１９、３０２０　　第１の出力端子
　２０２０、２１２０、２２２０、３０２５　　第２の出力端子
　２０２１、２１２１、２２２１　　第３の出力端子
　２０２２、２１２２、２２２２　　第４の出力端子
　２０２３、２１２３、２２２３、３０２１　　第１の制御端子
　２０２４、２１２４、２２２４、３０２２　　第２の制御端子
　２０２５、２１２５、２２２５、３０２３　　第３の制御端子
　２０２６、２１２６、２２２６、３０２４　　第４の制御端子
　２０２７、２１２７、２２２７　　第５の制御端子
　２０２８、２１２８、２２２８　　第６の制御端子
　２０２９、２１２９、２２２９　　第７の制御端子
　２０３０、２１３０、２２３０　　第８の制御端子
　２１０１　　第１の容量素子
　２１０２　　第２の容量素子
　２１０３　　第３の容量素子
　２１０４　　第４の容量素子
　２１０５　　第５の容量素子
　２１０６　　第６の容量素子
　２１０７　　第７の容量素子
　２１０８　　第８の容量素子
　２１０９　　第１の可変抵抗素子
　２１１０　　第２の可変抵抗素子
　２１１１　　第３の可変抵抗素子
　２１１２　　第４の可変抵抗素子
　２１１３　　第５の可変抵抗素子
　２１１４　　第６の可変抵抗素子
　２１１５　　第７の可変抵抗素子
　２１１６　　第８の可変抵抗素子
　３０１５　　第１のインバータアンプ
　３０１６　　第２のインバータアンプ
　３０１７　　第３のインバータアンプ
　３０１８　　第４のインバータアンプ
　３０１９　　入力端子
　４０００　　第１の極の可動周波数範囲
　４００１　　第２の極の可動周波数範囲
　４００２　　第１の所望周波数
　４００３　　第２の所望周波数
　４００４　　第１の極周波数
　４００５　　第２の極周波数
　４００６　　第１の所望周波数
　４００７　　第２の所望周波数
　４００８　　第１の極周波数
　４００９　　第２の極周波数
　４０１０　　第１の所望周波数
　４０１１　　第２の所望周波数
　４０１２　　第１の極周波数
　４０１３　　第２の極周波数
　４０１４　　第１の極の可動周波数範囲
　４０１５　　第１の所望周波数
　４０１６　　第２の所望周波数
　４０１７　　第１の極周波数
　５００１　　電圧制御発振器（ＶＣＯ）
　５００２　　ポリフェーズフィルタ
　５００３　　ミキサー
　５００４　　位相比較器
　５００５　　位相－制御電圧変換器
　５０１０　　ＶＣＯの出力信号
　５０１１　　ポリフェーズフィルタの出力信号
　５０１２　　位相比較器の出力信号
　５０１３　　位相－制御電圧変換器の出力信号
　５０１４　　ミキサーの出力信号
　

Claims (27)

  1. 　クロック信号を発生する電圧制御発振器と、
    　前記電圧制御発信器から出力されるクロック信号を入力し、４相信号を出力するポリフェーズフィルタと、
    　前記ポリフェーズフィルタから出力される４相信号と、外部テスト信号とを入力するミキサーと、
    　前記ミキサーから出力される信号を入力する包絡線検波回路と、
    　前記包絡線検波回路から出力される信号を入力し、前記ポリフェーズフィルタの帯域を制御する帯域制御信号を発生する帯域制御信号発生回路と、
    　を備えることを特徴とするポリフェーズフィルタの帯域調整装置。
  2. 　前記ポリフェーズフィルタの帯域は、可変容量素子により調整されることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
  3. 　前記ポリフェーズフィルタの帯域は、可変抵抗素子により調整されることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
  4. 　前記電圧制御発信器から出力されるクロック信号は、差動（２相）であることを特徴とする請求項第１記載のポリフェーズフィルタの帯域調整装置。
  5. 　前記帯域制御信号発生回路は、前記帯域制御信号としてデジタル信号を発生することを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
  6. 　前記ポリフェーズフィルタの帯域は、可変容量素子端に印可されるデジタル信号により調整されることを特徴とする請求項５記載のポリフェーズフィルタの帯域調整装置。
  7. 　前記可変容量素子は、複数のバイナリコードで重み付けされた可変容量素子で構成されることを特徴とする請求項６記載のポリフェーズフィルタの帯域調整装置。
  8. 　前記可変容量素子は、複数のサーモメータコードで重み付けされた可変容量素子で構成されることを特徴とする請求項６記載のポリフェーズフィルタの帯域調整装置。
  9. 　前記帯域制御信号発生回路は、前記帯域制御信号としてデジタル信号を発生するとともに、前記ポリフェーズフィルタの複数の所望周波数に応じて、外部制御信号により前記デジタル信号発生のアルゴリズムを切り替えることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
  10. 　前記アルゴリズムは、所望周波数の近傍にあるポリフェーズフィルタの極周波数を主に決める可変素子値の探索後に、遠方にあるポリフェーズフィルタの極周波数を主に決める可変素子値の探索をするとともに、所望周波数に応じて制御する素子が切り替えられるものであることを特徴とする請求項９記載のポリフェーズフィルタの帯域調整装置。
  11. 　アナログ波形のテスト信号を発生し、前記テスト信号を前記ミキサーへ入力するアナログベースバンド回路をさらに備えることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
  12. 　デジタル波形のテスト信号を発生し、前記テスト信号を前記ミキサーへ入力するデジタルベースバンド回路をさらに備えることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
  13. 　前記帯域制御信号発生回路により発生される前記帯域制御信号を蓄積するメモリ回路と、
    　前記帯域制御信号発生回路の出力あるいは前記メモリ回路の出力を切り替えるスイッチと、
    　をさらに備えることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
  14. 　前記メモリ回路は、複数の所望周波数に対するデジタル信号を蓄積することを特徴とする請求項１３記載のポリフェーズフィルタの帯域調整装置。
  15. 　前記包絡線検波回路と前記帯域制御信号発生回路とは、前記メモリ回路のデータが読み出されているときに、電源が遮断されることを特徴とする請求項１３または１４記載のポリフェーズフィルタの帯域調整装置。
  16. 　前記ポリフェーズフィルタから出力される信号を入力して振幅制限するアンプをさらに備え、
    　前記ミキサーは、前記外部テキスト信号とともに、前記アンプから出力される信号を入力することを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
  17. 　前記帯域制御信号発生回路により発生される前記帯域制御信号をデルタシグマ変調するデルタシグマ変調回路をさらに備えることを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
  18. 　前記電圧制御発信器から出力されるクロック信号を入力し、分周された４相信号を出力する分周器回路と、
    　前記ポリフェーズフィルタから出力される４相信号あるいは前記分周器回路から出力される４相信号を選択するセレクタと、をさらに備え、
    　前記ミキサーは、前記外部テキスト信号とともに、前記セレクタにて選択される信号を入力することを特徴とする請求項１記載のポリフェーズフィルタの帯域調整装置。
  19. 　電圧制御発振器が、クロック信号を発生するステップと、
    　ポリフェーズフィルタが、前記電圧制御発信器から出力されるクロック信号を入力し、４相信号を出力するステップと、
    　ミキサーが、前記ポリフェーズフィルタから出力される４相信号と、外部テスト信号とを入力するステップと、
    　包絡線検波回路が、前記ミキサーから出力される信号を入力するステップと、
    　帯域制御信号発生回路が、前記包絡線検波回路から出力される信号を入力し、前記ポリフェーズフィルタの帯域を制御する帯域制御信号を発生するステップと、
    　を備えることを特徴とするポリフェーズフィルタの帯域調整方法。
  20. 　前記帯域制御信号としてデジタル信号が発生されることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
  21. 　前記帯域制御信号としてデジタル信号を発生するとともに、前記ポリフェーズフィルタの複数の所望周波数に応じて、外部制御信号により前記デジタル信号発生のアルゴリズムを切り替えるステップをさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
  22. 　アナログ波形のテスト信号を発生し、前記テスト信号を前記ミキサーへ入力するステップをさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
  23. 　デジタル波形のテスト信号を発生し、前記テスト信号を前記ミキサーへ入力するステップをさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
  24. 　前記帯域制御信号発生回路により発生される前記帯域制御信号をメモリ回路に蓄積するステップと、
    　前記帯域制御信号発生回路の出力あるいは前記メモリ回路の出力を切り替えるステップと、
    　をさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
  25. 　前記ポリフェーズフィルタから出力される信号を入力して振幅制限し、前記外部テキスト信号とともに前記ミキサーに入力するステップをさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
  26. 　前記帯域制御信号発生回路により発生される前記帯域制御信号をデルタシグマ変調するステップをさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
  27. 　前記分周器回路が、前記電圧制御発信器から出力されるクロック信号を入力し、分周された４相信号を出力するステップと、
    　前記ポリフェーズフィルタから出力される４相信号あるいは前記分周器回路から出力される４相信号を選択し、前記外部テキスト信号とともに前記ミキサーに入力するステップと、
    　をさらに備えることを特徴とする請求項１９記載のポリフェーズフィルタの帯域調整方法。
PCT/JP2009/059188 2008-05-19 2009-05-19 ポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法 WO2009142201A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010513025A JP5360056B2 (ja) 2008-05-19 2009-05-19 ポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法
US12/993,431 US8526901B2 (en) 2008-05-19 2009-05-19 Band adjustment device of polyphase filter and band adjustment method of polyphase filter

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-130676 2008-05-19
JP2008130676 2008-05-19

Publications (1)

Publication Number Publication Date
WO2009142201A1 true WO2009142201A1 (ja) 2009-11-26

Family

ID=41340134

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/059188 WO2009142201A1 (ja) 2008-05-19 2009-05-19 ポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法

Country Status (3)

Country Link
US (1) US8526901B2 (ja)
JP (1) JP5360056B2 (ja)
WO (1) WO2009142201A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146861A (ja) * 2010-01-13 2011-07-28 Fujitsu Ltd フィルタ回路
WO2017141367A1 (ja) * 2016-02-17 2017-08-24 三菱電機株式会社 ポリフェーズフィルタおよびフィルタ回路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011004423A1 (ja) * 2009-07-06 2011-01-13 富士通株式会社 ポリフェーズフィルタ及びそれを有するシングルサイドバンドミキサ
US9252743B2 (en) * 2012-09-28 2016-02-02 Intel Corporation Distributed polyphase filter
US9559792B1 (en) * 2015-08-31 2017-01-31 Xillinx, Inc. Broadband in-phase and quadrature phase signal generation
US10840889B2 (en) 2016-01-05 2020-11-17 Psemi Corporation Low loss reflective passive phase shifter using time delay element with double resolution
US10062946B2 (en) 2016-01-05 2018-08-28 Psemi Corporation Reflection-based RF phase shifter
CN109150207B (zh) * 2018-09-29 2023-09-29 扬州海科电子科技有限公司 一种自混频变频装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160643A (ja) * 1991-12-04 1993-06-25 Fujitsu Ten Ltd 位相差発振回路
JPH08130416A (ja) * 1994-10-31 1996-05-21 Toshiba Corp ミキサー回路
WO2005122394A1 (en) * 2004-06-07 2005-12-22 Koninklijke Philips Electronics N.V. Signal processing arrangement comprising a filter
JP2006339700A (ja) * 2005-05-31 2006-12-14 Sanyo Electric Co Ltd 周波数逓倍器、及びそれを用いた周波数シンセサイザ並びに通信システム

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004022324A1 (de) * 2004-05-06 2005-12-01 Infineon Technologies Ag Signalaufbereitungsschaltung, insbesondere für eine Empfängeranordnung für den Mobilfunk

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160643A (ja) * 1991-12-04 1993-06-25 Fujitsu Ten Ltd 位相差発振回路
JPH08130416A (ja) * 1994-10-31 1996-05-21 Toshiba Corp ミキサー回路
WO2005122394A1 (en) * 2004-06-07 2005-12-22 Koninklijke Philips Electronics N.V. Signal processing arrangement comprising a filter
JP2006339700A (ja) * 2005-05-31 2006-12-14 Sanyo Electric Co Ltd 周波数逓倍器、及びそれを用いた周波数シンセサイザ並びに通信システム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"Solid-State Circuits Conference, 2002. ESSCIRC 2002. Proceedings of the 28th European", 26 September 2002, article SUNG HO WANG ET AL.: "A 5-GHz band I/Q clock generator using a self- calibration technique", pages: 807 - 810 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146861A (ja) * 2010-01-13 2011-07-28 Fujitsu Ltd フィルタ回路
WO2017141367A1 (ja) * 2016-02-17 2017-08-24 三菱電機株式会社 ポリフェーズフィルタおよびフィルタ回路
JP6242553B1 (ja) * 2016-02-17 2017-12-06 三菱電機株式会社 ポリフェーズフィルタおよびフィルタ回路

Also Published As

Publication number Publication date
US8526901B2 (en) 2013-09-03
JPWO2009142201A1 (ja) 2011-09-29
US20110068843A1 (en) 2011-03-24
JP5360056B2 (ja) 2013-12-04

Similar Documents

Publication Publication Date Title
WO2009142201A1 (ja) ポリフェーズフィルタの帯域調整装置及びポリフェーズフィルタの帯域調整方法
US9154143B2 (en) Semiconductor device
EP2371064B1 (en) Duty cycle adjustment for a local oscillator signal
US7872542B2 (en) Variable capacitance with delay lock loop
US20060255872A1 (en) Oscillator and a PLL circuit using the oscillator
JP4356659B2 (ja) 電圧制御型発振回路およびｐｌｌ回路
JP2006319393A (ja) 通信用半導体集積回路および無線通信装置
Bashir et al. A digitally controlled injection-locked oscillator with fine frequency resolution
JP5015210B2 (ja) 高周波信号生成回路
US7012472B2 (en) Digital control loop to improve phase noise performance and RX/TX linearity
JP4477520B2 (ja) キャリアリーク低減送信回路
US11356106B2 (en) Phase locked loop and electronic device including the same
JP2002076969A (ja) 高周波受信装置
WO2009096413A1 (ja) 電圧制御発振器、位相ロックループ回路、クロック・データ再生回路及び制御方法
JP4653000B2 (ja) プリスケーラ及びバッファ
JP4448002B2 (ja) 無線送信機、送信信号電力調整装置および送信信号電力調整方法
JP6950043B2 (ja) 無線送信装置及び無線送信方法
Hu et al. A Novel Waveform-Tracking BLE Receiver
JP5509935B2 (ja) 電力増幅器およびその制御方法
JP4679814B2 (ja) Ｐｌｌ回路
JP5971102B2 (ja) クロック位相調整回路および受信回路
JP3101497U (ja) 位相ロックループ回路
JP2008005272A (ja) Ｐｌｌシステムおよび送受信装置
KR101344399B1 (ko) 가변 대역 위상 동기 회로를 포함하는 위상 변조 장치 및 방법
Masuch et al. Implementation of the Low Power Transceiver

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09750563

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010513025

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 12993431

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09750563

Country of ref document: EP

Kind code of ref document: A1