JP5346254B2 - 半導体製造装置の制御装置及び制御方法 - Google Patents
半導体製造装置の制御装置及び制御方法 Download PDFInfo
- Publication number
- JP5346254B2 JP5346254B2 JP2009195049A JP2009195049A JP5346254B2 JP 5346254 B2 JP5346254 B2 JP 5346254B2 JP 2009195049 A JP2009195049 A JP 2009195049A JP 2009195049 A JP2009195049 A JP 2009195049A JP 5346254 B2 JP5346254 B2 JP 5346254B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- cpu
- semiconductor manufacturing
- output circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Plasma Technology (AREA)
- Drying Of Semiconductors (AREA)
Description
本発明はプラズマエッチング装置などの半導体製造装置の制御装置及び制御方法に関する。
プラズマエッチング装置などの半導体製造装置は、マスフローコントローラ、ターボ分子ポンプ、などのプロセスガス制御装置、直流電源、ＲＦ電源などのプロセス電源装置、ウエハ搬送用ロボットなどの搬送装置など、多くの機器により構成され、これらを同期させて制御することが要求される。これらの機器は半導体製造装置を統括して制御するコントローラと、アナログ入出力回路、ディジタル入出力回路、シリアル通信インターフェースなどの各種の入出力回路で接続される。
例えば、特許文献１に示される半導体製造装置の制御装置においては、Ｉ／Ｏユニットと呼ばれる各入出力回路を実装したユニットが装置内に実装され各機器と接続される。Ｉ／ＯユニットとコントローラはＩ／Ｏチャンネルバスと呼ばれるバスで接続される。
図１に、従来の半導体製造装置の制御装置を示すブロック図を示す。装置の制御を統括するコントローラ２１がＩ／Ｏチャンネルバス１５０を介してＩ／Ｏユニット３２０と接続されている。Ｉ／Ｏユニット３２０は、通信制御部３２２と入出力回路３２６により構成され、入出力回路３２６は、アナログ入出力基板、ディジタル入出力基板などの、機能ごとに分けられた複数の基板により構成されている。この入出力回路３２６と各機器が配線により接続される。
上記の構成において、Ｉ／Ｏユニット３２０は複数の基板を実装した箱形状のユニットになっており、装置内の実装スペースの多くの部分を占有している。また、Ｉ／Ｏユニット３２０と各機器とを接続する配線が煩雑になることが多い。
半導体製造装置はプロセス電源装置などの補機類が多く、制御機器や配線が占有するスペースを極力低減させたいという課題がある。
上記の課題を解決するため、本発明の半導体製造装置の制御装置は、コントローラと複数の入出力回路を実装した回路基板とを有してこの回路基板と前記コントローラとの間はフィールドネットワークで通信可能に接続され、前記回路基板は、通信プログラムに基づいて前記コントローラとの間での前記通信を行うＣＰＵとこのＣＰＵと前記入出力回路との間でこれらと通信可能に構成されデータをやり取りする回路素子とを備え、この回路素子に配置され前記入出力回路の点数が変更可能に書き込まれるメモリであって前記通信プログラムに従って前記ＣＰＵが前記点数を読出すメモリとを備える。また、本発明の半導体製造装置の制御装置の制御方法は、コントローラと複数の入出力回路を実装した回路基板とを有してこの回路基板と前記コントローラとの間はフィールドネットワークで通信可能に接続され、前記回路基板は、通信プログラムに基づいて前記コントローラとの間での前記通信を行うＣＰＵとこのＣＰＵと前記入出力回路との間でこれらと通信可能に構成されデータをやり取りする回路素子とを備えた半導体製造装置の制御装置による制御方法であって、前記回路素子に配置され前記入出力回路の点数が変更可能に書き込まれるメモリから前記通信プログラムに従って前記ＣＰＵが前記点数を読出す。
これにより、前記基板と各機器の間の配線を単純化し、また、前記基板とコントローラとの間は１本のフィールドネットワークの配線で接続することにより、配線のボリュームを少なくする。また、入出力回路を基板で実現し、装置内に分散配置することにより、実装の自由度を増化させ、装置内のスペースを有効に活用し、ひいては、制御機器が占有するスペースを低減する。
前記基板において、入出力回路の種類、および、点数は接続される機器に合わせて変更する。これにより前記基板を最適なサイズ、および、コストで実現する。
また、前記基板において、入出力回路の種類については、一般に半導体製造装置に使用される機器に使用される入出力回路の種類に限定して準備し、点数については、接続される機器に合わせて変更するものとする。
また、前記基板において、入出力回路の種類については、一般に半導体製造装置に使用される機器に使用される入出力回路の種類に限定して準備し、点数については、接続される機器に合わせて変更するものとする。
各入出力回路の点数は、ＣＰＵに接続されるハードウェア回路にその情報を書き込んでおき、通信プログラムには書き込まないことにする。これにより、各入出力回路の点数を接続される機器に合わせて変更しても通信プログラムを変更する必要が無く、通信プログラムのバージョン管理と入出力回路の点数の変更を独立して実施する。
本発明の構成により、半導体製造装置において、装置内の配線のボリュームを少なくすることができ、かつ、制御機器が占有するスペースを低減することができる。
また、上記基板に実装されるＣＰＵに実装される通信プログラムのバージョン管理と入出力回路の点数の変更を独立して実施することができる。
以下、本発明の実施の形態について図面を参照して説明する。
図２に、本発明の半導体製造装置の制御装置の一実施例を示すブロック図を示す。接続される機器に合わせて入出力回路を実装したＩ／Ｏ基板２３〜２６を装置内に分散させて実装する。
各Ｉ／Ｏ基板２３〜２６はフィールドネットワーク２２によりコントローラ２１と接続する。尚、図２では、Ｉ／Ｏ基板２３〜２６が４枚のケースを示したが、これは４枚より多くても、また、少なくてもよく、装置内の機器の配置に合わせて実装するのがよい。
Ｉ／Ｏ基板２３〜２６は、ＣＰＵ１、ＦＰＧＡ（ユーザにより再構成可能な論理回路素子：Field Programmable Gate Array）２、アナログ入力回路１１、アナログ出力回路１２、ディジタル入力回路１３、ディジタル出力回路１４、シリアル通信インターフェース１５、パルスモータインターフェース１６により構成される。
入出力回路として、アナログ入力回路１１、アナログ出力回路１２、ディジタル入力回路１３、ディジタル出力回路１４、シリアル通信インターフェース１５、パルスモータインターフェース１６の６種類の入出力回路を設けた理由は、半導体製造装置に使用されるほとんどの機器について、これらの入出力回路があれば接続可能だからである。
尚、本実施例では入出力回路を上記の６種類としたが、予め使用することが分かっている入出力回路が他にあれば、上記以外の入出力回路を実装できるようにしてもよい。
各入出力回路１１〜１６の点数は、接続される機器に合わせて変更する。無論、入出力回路のうちのいくつかについて実装されない場合（即ち、点数がゼロの場合）があってもよい。
ＣＰＵ１には、通信プログラム４が搭載され、トランシーバ３を介してフィールドネットワーク２２のインターフェースを実現し、コントローラ２１と入出力データのやり取りをし、コントローラ２１は、Ｉ／Ｏチャンネルバス１５０を介して操作表示手段２００と入出力データのやり取りを行う。
また、これらの入出力データを、ＦＰＧＡ２を介して、各入出力回路１１〜１６の入出力の処理を実施する。
ＦＰＧＡ２は、ＣＰＵ１と入出力データをやり取りする入出力データメモリ５と、インターフェース回路７、および、各入出力回路の点数が書き込まれた入出力回路点数メモリ６より構成される。
入出力回路の点数が変更される場合にはインターフェース回路７を書き換えることになるが、各入出力回路の点数が書き込まれた入出力回路点数メモリ６の内容も合わせて変更する。
図３に、本発明におけるＩ／Ｏ基板２３〜２６内に実装され通信インターフェースを実現する通信プログラム４の一実施例を示すフロー図を示す。
通信プログラム４は、コントローラ２１との通信及び各入出力回路１１〜１６の入出力の処理を開始する前に、ステップ３１において各入出力回路１１〜１６の点数を入出力回路点数メモリ６から読み出す。
続いて、ステップ３２〜４２により、コントローラ２１との通信、および、各入出力回路１１〜１６の入出力の処理を開始する。
まず、ステップ３２において、コントローラ２１との通信により出力データを読み出す。
続いて、ステップ３３〜３６のアナログ入力の処理を実施する。ステップ３３においてカウンタｉの値を１にリセットする。続いて、ステップ３４においてカウンタｉとステップ３１において読み出したアナログ入力回路１１の点数を比較し、読み出していないアナログ入力回路１１の信号が無いかどうか判別する。
読み出していないアナログ入力回路の信号がある場合は、ステップ３５においてアナログ入力のｉ番目の信号を読み出し、ステップ３６においてカウンタｉを１進めてステップ３４に戻る。ステップ３４において読み出していないアナログ入力回路の信号が無いと判別される場合は、アナログ入力の処理を終了する。
続いて、ステップ３７〜４１においてアナログ入力の処理と同様に各入出力回路１２〜１６の入出力の処理を実施し、最後にステップ４２によりコントローラ２１に入力データを送信する。ステップ４２の終了後はステップ３２に戻り、ステップ３２〜４２の処理を繰り返す。
１ ＣＰＵ
２ ＦＰＧＡ
３ トランシーバ
４ 通信プログラム
５ 入出力データメモリ
６ 入出力回路点数メモリ
７ インターフェース回路
１１ アナログ入力回路
１２ アナログ出力回路
１３ ディジタル入力回路
１４ ディジタル出力回路
１５ シリアル通信インターフェース
１６ パルスモータインターフェース
２１ コントローラ
２２ フィールドネットワーク
２３〜２６ Ｉ／Ｏ基板
１５０ Ｉ／Ｏチャンネルバス
２００ 操作表示手段
２ ＦＰＧＡ
３ トランシーバ
４ 通信プログラム
５ 入出力データメモリ
６ 入出力回路点数メモリ
７ インターフェース回路
１１ アナログ入力回路
１２ アナログ出力回路
１３ ディジタル入力回路
１４ ディジタル出力回路
１５ シリアル通信インターフェース
１６ パルスモータインターフェース
２１ コントローラ
２２ フィールドネットワーク
２３〜２６ Ｉ／Ｏ基板
１５０ Ｉ／Ｏチャンネルバス
２００ 操作表示手段
Claims (3)
- 半導体製造装置の制御装置であって、
コントローラと複数の入出力回路を実装した回路基板とを有してこの回路基板と前記コントローラとの間はフィールドネットワークで通信可能に接続され、前記回路基板は、通信プログラムに基づいて前記コントローラとの間での前記通信を行うＣＰＵとこのＣＰＵと前記入出力回路との間でこれらと通信可能に構成されデータをやり取りする回路素子とを備え、この回路素子に配置され前記入出力回路の点数が変更可能に書き込まれるメモリであって前記通信プログラムに従って前記ＣＰＵが前記点数を読出すメモリとを備えた半導体製造装置の制御装置。 - 請求項１に記載の半導体製造装置の制御装置であって、
前記回路素子はユーザにより再構成可能な論理回路素子により実現することを特徴とする半導体製造装置の制御装置。 - コントローラと複数の入出力回路を実装した回路基板とを有してこの回路基板と前記コントローラとの間はフィールドネットワークで通信可能に接続され、前記回路基板は、通信プログラムに基づいて前記コントローラとの間での前記通信を行うＣＰＵとこのＣＰＵと前記入出力回路との間でこれらと通信可能に構成されデータをやり取りする回路素子とを備えた半導体製造装置の制御装置による制御方法であって、
前記回路素子に配置され前記入出力回路の点数が変更可能に書き込まれるメモリから前記通信プログラムに従って前記ＣＰＵが前記点数を読出すことを特徴とする半導体製造装置の制御装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009195049A JP5346254B2 (ja) | 2009-08-26 | 2009-08-26 | 半導体製造装置の制御装置及び制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009195049A JP5346254B2 (ja) | 2009-08-26 | 2009-08-26 | 半導体製造装置の制御装置及び制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011049268A JP2011049268A (ja) | 2011-03-10 |
| JP5346254B2 true JP5346254B2 (ja) | 2013-11-20 |
Family
ID=43835341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009195049A Active JP5346254B2 (ja) | 2009-08-26 | 2009-08-26 | 半導体製造装置の制御装置及び制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5346254B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6246606B2 (ja) * | 2014-01-31 | 2017-12-13 | 株式会社Ｓｃｒｅｅｎホールディングス | 基板処理装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3924014B2 (ja) * | 1995-09-18 | 2007-06-06 | 株式会社日立製作所 | 半導体製造装置の制御装置 |
| JPH09321117A (ja) * | 1996-05-29 | 1997-12-12 | Hitachi Ltd | 真空処理装置 |
| JP2002015968A (ja) * | 2000-06-28 | 2002-01-18 | Tokyo Electron Ltd | 半導体製造装置における入出力ボードの自動認識方法及び半導体製造装置 |
| JP5275606B2 (ja) * | 2007-10-12 | 2013-08-28 | 株式会社日立国際電気 | 基板処理装置及び画面表示プログラム並びに基板処理装置の表示方法 |
| JP5424628B2 (ja) * | 2008-12-11 | 2014-02-26 | 株式会社日立ハイテクノロジーズ | 真空処理装置 |
| JP5579397B2 (ja) * | 2009-02-27 | 2014-08-27 | 株式会社日立ハイテクノロジーズ | 真空処理装置 |
| JP5383265B2 (ja) * | 2009-03-17 | 2014-01-08 | 株式会社日立ハイテクノロジーズ | エッチング装置、分析装置、エッチング処理方法、およびエッチング処理プログラム |
-
2009
- 2009-08-26 JP JP2009195049A patent/JP5346254B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011049268A (ja) | 2011-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20120136489A1 (en) | Rack server system | |
| KR20100102924A (ko) | 아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체메모리 장치 및 터미네이션 제어 방법 | |
| JP2019503588A (ja) | チップレットを取り付けるためのサイトのパターンを有するインターポーザ | |
| EP2899640B1 (en) | Servo drive device | |
| KR101268099B1 (ko) | 차량의 전자 제어 장치를 리프로그래밍하는 데이터 업데이트 장치, 연결 수단 및 데이터 업데이트 장치의 동작 방법 | |
| US20050193178A1 (en) | Systems and methods for flexible extension of SAS expander ports | |
| US20050114581A1 (en) | Universal controller for peripheral devices in a computing system | |
| TWI388987B (zh) | 背板互連系統，背板互連方法，電腦程式產品，積體電路，及包含它們的電信設備 | |
| JP5346254B2 (ja) | 半導体製造装置の制御装置及び制御方法 | |
| JP3992702B2 (ja) | 非同期回路設計に使用可能なプログラマブルロジックブロック | |
| US11822505B2 (en) | Systems and methods for remote management of a network device | |
| JP2006303730A (ja) | 半導体集積回路装置および半導体集積回路装置の設計装置 | |
| CN104424137B (zh) | 服务器单元与虚拟媒体装置及其存取方法数据 | |
| JP4346539B2 (ja) | 制御装置 | |
| US7668985B2 (en) | Information processing apparatus with upgradeable modular components including processor, system memory, and hard disk drives | |
| JP4153955B2 (ja) | 論理モジュール | |
| JP2019068677A (ja) | インターフェース装置 | |
| JP2005025613A (ja) | 信号処理回路モジュール | |
| JP2006304385A (ja) | モータ制御装置 | |
| JP2006253815A (ja) | 回路デバイスシステムおよびコンフィギュレーション方法 | |
| KR100613498B1 (ko) | 비휘발성 메모리의 데이터 저장장치 및 방법 | |
| JPH0555381A (ja) | 半導体集積回路設計方法および装置 | |
| KR20130047702A (ko) | 차량의 전자 제어 장치를 리프로그래밍하는 데이터 업데이트 장치, 연결 수단 및 데이터 업데이트 장치의 동작 방법 | |
| JP2007079760A (ja) | Ｐｃコントロールシステム | |
| TWI510927B (zh) | 伺服器系統 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120817 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130514 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130521 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130708 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130730 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130816 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5346254 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |