JP5343678B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP5343678B2 JP5343678B2 JP2009095977A JP2009095977A JP5343678B2 JP 5343678 B2 JP5343678 B2 JP 5343678B2 JP 2009095977 A JP2009095977 A JP 2009095977A JP 2009095977 A JP2009095977 A JP 2009095977A JP 5343678 B2 JP5343678 B2 JP 5343678B2
- Authority
- JP
- Japan
- Prior art keywords
- physical quantity
- wafer
- quantity sensor
- mold resin
- circuit chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Micromachines (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
信号処理回路部(23)が複数形成された第1ウェハ(50)を用意する工程と、
物理量センサ(10)を用意する工程と、
物理量センサ(10)と信号処理回路部(23)とが電気的に接続されるように、第1ウェハ(50)の表面(51)に物理量センサ(10)を複数実装するとともに、配線部が複数形成された第2ウェハを用意する工程と、前記第2ウェハを前記第1ウェハ(50)の裏面(52)に積層することにより、前記複数の信号処理回路部(23)と前記複数の配線部とをそれぞれ電気的に接続する工程とを含んでいる実装工程と、
実装工程後、第1ウェハ(50)の表面(51)にモールド樹脂(30)を形成することにより、複数の物理量センサ(10)それぞれを回路チップ(20)のウェハレベルでモールド樹脂(30)により封止する封止工程と、
封止工程後、第2ウェハ、第1ウェハ(50)およびモールド樹脂(30)を回路チップ(20)および下部チップ(70)ごとにダイシングカットするカット工程とを含んでいることを特徴とする。
これによると、請求項1に記載の発明と同様の効果が得られることに加えて、回路チップ(20)を物理量センサ(10)と下部チップ(70)とのインターポーザとすることができ、外部に対する半導体装置の接続信頼性を向上させることができる。
請求項3に記載の発明では、請求項1または2に記載の半導体装置の製造方法において、実装工程では、第1ウェハ(50)のダイシングライン(53)に沿って第1ウェハ(50)に溝(26)を形成し、封止工程では、第1ウェハ(50)の表面(51)および溝(26)内にモールド樹脂(30)を形成し、カット工程では、溝(26)の壁面にモールド樹脂(30)が残されるようにダイシングライン(53)に沿って前記ダイシングカットを行うことを特徴とする。
物理量センサ(10)が複数形成された第1ウェハを用意する工程と、
回路チップ(20)を用意する工程と、
物理量センサ(10)と信号処理回路部(23)とが電気的に接続されるように、第1ウェハの表面に回路チップ(20)を複数実装するとともに、配線部が複数形成された第2ウェハを用意する工程と、第2ウェハを第1ウェハの裏面に積層することにより、複数の物理量センサ(10)と複数の配線部とをそれぞれ電気的に接続する工程とを含んでいる実装工程と、
実装工程後、第1ウェハの表面にモールド樹脂(30)を形成することにより、複数の回路チップ(20)それぞれを物理量センサ(10)のウェハレベルでモールド樹脂(30)により封止する封止工程と、
封止工程後、第2ウェハ、第1ウェハおよびモールド樹脂(30)を物理量センサ(10)および下部チップ(70)ごとにダイシングカットするカット工程とを含んでいることを特徴とする。
これによると、請求項4に記載の発明と同様の効果が得られることに加えて、物理量センサ(10)を回路チップ(20)と下部チップ(70)とのインターポーザとすることができ、外部に対する半導体装置の接続信頼性を向上させることができる。
請求項6に記載の発明では、請求項4または5に記載の半導体装置の製造方法において、実装工程では、第1ウェハのダイシングラインに沿って第1ウェハに溝(18)を形成し、封止工程では、第1ウェハの表面および溝(18)内にモールド樹脂(30)を形成し、カット工程では、溝(18)の壁面にモールド樹脂(30)が残されるようにダイシングラインに沿って前記ダイシングカットを行うことを特徴とする。
以下、本発明の第1実施形態について図を参照して説明する。図1は、本実施形態に係る半導体装置の断面図である。この図に示されるように、半導体装置は、物理量センサ10と、回路チップ20と、モールド樹脂30とを備えて構成されている。
本実施形態では、第1実施形態と異なる部分についてのみ説明する。図5は、本実施形態に係る半導体装置の断面図である。この図に示されるように、半導体装置は、回路チップ20の他面22側に積層された下部チップ70を備えている。
本実施形態では、第1、第2実施形態と異なる部分についてのみ説明する。上記各実施形態では、回路チップ20の平面サイズが物理量センサ10の平面サイズよりも大きいものについて説明したが、本実施形態では回路チップ20の平面サイズが物理量センサ10の平面サイズよりも小さい構造になっていることが特徴となっている。
本実施形態では、第3実施形態と異なる部分についてのみ説明する。図7は、本実施形態に係る半導体装置の断面図である。この図に示されるように、半導体装置は、物理量センサ10の一面10aとは反対側の他面10bに積層された下部チップ70を備えている。下部チップ70は、第2実施形態で示されたものと同じものである。
上記各実施形態で示された物理量センサ10や回路チップ20の構成は一例であり、他の構成であっても良い。
10a 物理量センサの一面
10b 物理量センサの他面
14 可動部
18 物理量センサの溝
19a ダイヤフラム
20 回路チップ
21 回路チップの一面
22 回路チップの他面
23 信号処理回路部
26 回路チップの溝
30 モールド樹脂
50 回路チップ用ウェハ
51 回路チップ用ウェハの表面
52 回路チップ用ウェハの裏面
53 ダイシングライン
70 下部チップ
Claims (8)
- 変位部(14、19a)を有し、この変位部(14、19a)に物理量が印加されたとき、前記変位部(14、19a)の変位量に基づいて前記物理量を検出する物理量センサ(10)と、
前記物理量センサ(10)よりもサイズが大きいと共に前記物理量センサ(10)が実装された一面(21)を有し、前記物理量センサ(10)に電気的に接続された信号処理回路部(23)を備えた回路チップ(20)と、
前記物理量センサ(10)を封止するように前記回路チップ(20)の一面(21)に形成されたモールド樹脂(30)とを備えた半導体装置の製造方法であって、
前記信号処理回路部(23)が複数形成され、かつ、前記信号処理回路部(23)を外部に電気接続するためのバンプ(25)が形成された第1ウェハ(50)であって、前記バンプ(25)は、前記第1ウェハ(50)のうち、前記回路チップ(20)の一面(21)とは反対側の他面(52)にて外部へ露出するように形成されている第1ウェハ(50)を用意する工程と、
前記物理量センサ(10)を用意する工程と、
前記物理量センサ(10)と前記信号処理回路部(23)とが電気的に接続されるように、前記第1ウェハ(50)のうち前記回路チップ(20)の一面(21)側に位置する一面(51)に前記物理量センサ(10)を複数実装する実装工程と、
前記実装工程後、前記第1ウェハ(50)の一面(51)に前記モールド樹脂(30)を形成することにより、前記複数の物理量センサ(10)それぞれを前記回路チップ(20)のウェハレベルで前記モールド樹脂(30)により封止する封止工程と、
前記封止工程後、前記第1ウェハ(50)および前記モールド樹脂(30)を前記回路チップ(20)ごとにダイシングカットするカット工程とを含んでいることを特徴とする半導体装置の製造方法。 - 変位部(14、19a)を有し、この変位部(14、19a)に物理量が印加されたとき、前記変位部(14、19a)の変位量に基づいて前記物理量を検出する物理量センサ(10)と、
前記物理量センサ(10)よりもサイズが大きいと共に前記物理量センサ(10)が実装された一面(21)を有し、前記物理量センサ(10)に電気的に接続された信号処理回路部(23)を備えた回路チップ(20)と、
前記物理量センサ(10)を封止するように前記回路チップ(20)の一面(21)に形成されたモールド樹脂(30)と、
前記回路チップ(20)の一面(21)とは反対側の他面(22)に積層され、前記信号処理回路部(23)に電気的に接続された配線部を有する下部チップ(70)とを備えた半導体装置の製造方法であって、
前記信号処理回路部(23)が複数形成された第1ウェハ(50)を用意する工程と、
前記物理量センサ(10)を用意する工程と、
前記物理量センサ(10)と前記信号処理回路部(23)とが電気的に接続されるように、前記第1ウェハ(50)の表面(51)に前記物理量センサ(10)を複数実装するとともに、前記配線部が複数形成された第2ウェハを用意する工程と、前記第2ウェハを前記第1ウェハ(50)の裏面(52)に積層することにより、前記複数の信号処理回路部(23)と前記複数の配線部とをそれぞれ電気的に接続する工程とを含んでいる実装工程と、
前記実装工程後、前記第1ウェハ(50)の表面(51)に前記モールド樹脂(30)を形成することにより、前記複数の物理量センサ(10)それぞれを前記回路チップ(20)のウェハレベルで前記モールド樹脂(30)により封止する封止工程と、
前記封止工程後、前記第2ウェハ、前記第1ウェハ(50)および前記モールド樹脂(30)を前記回路チップ(20)および前記下部チップ(70)ごとにダイシングカットするカット工程とを含んでいることを特徴とする半導体装置の製造方法。 - 前記実装工程では、前記第1ウェハ(50)のダイシングライン(53)に沿って前記第1ウェハ(50)に溝(26)を形成し、
前記封止工程では、前記第1ウェハ(50)の表面(51)および前記溝(26)内に前記モールド樹脂(30)を形成し、
前記カット工程では、前記溝(26)の壁面に前記モールド樹脂(30)が残されるように前記ダイシングライン(53)に沿って前記ダイシングカットを行うことを特徴とする請求項1または2に記載の半導体装置の製造方法。 - 一面(10a)および変位部(14、19a)を有し、前記変位部(14、19a)に物理量が印加されたとき、前記変位部(14、19a)の変位量に基づいて前記物理量を検出する物理量センサ(10)と、
前記物理量センサ(10)よりもサイズが小さいと共に前記物理量センサ(10)の一面(10a)に実装され、前記物理量センサ(10)に電気的に接続された信号処理回路部(23)を備えた回路チップ(20)と、
前記回路チップ(20)を封止するように前記物理量センサ(10)の一面(10a)に形成されたモールド樹脂(30)とを備えた半導体装置の製造方法であって、
前記物理量センサ(10)が複数形成され、かつ、前記物理量センサ(10)を外部に電気接続するためのバンプ(12e)が形成された第1ウェハであって、前記バンプ(12e)は、前記第1ウェハのうち前記物理量センサ(10)の一面(10a)とは反対側の他面にて外部へ露出するように形成されている第1ウェハを用意する工程と、
前記回路チップ(20)を用意する工程と、
前記物理量センサ(10)と前記信号処理回路部(23)とが電気的に接続されるように、前記第1ウェハのうち前記物理量センサ(10)の一面(10a)側に位置する一面に前記回路チップ(20)を複数実装する実装工程と、
前記実装工程後、前記第1ウェハの一面に前記モールド樹脂(30)を形成することにより、前記複数の回路チップ(20)それぞれを前記物理量センサ(10)のウェハレベルで前記モールド樹脂(30)により封止する封止工程と、
前記封止工程後、前記第1ウェハおよび前記モールド樹脂(30)を前記物理量センサ(10)ごとにダイシングカットするカット工程とを含んでいることを特徴とする半導体装置の製造方法。 - 一面(10a)および変位部(14、19a)を有し、前記変位部(14、19a)に物理量が印加されたとき、前記変位部(14、19a)の変位量に基づいて前記物理量を検出する物理量センサ(10)と、
前記物理量センサ(10)よりもサイズが小さいと共に前記物理量センサ(10)の一面(10a)に実装され、前記物理量センサ(10)に電気的に接続された信号処理回路部(23)を備えた回路チップ(20)と、
前記回路チップ(20)を封止するように前記物理量センサ(10)の一面(10a)に形成されたモールド樹脂(30)と、
前記物理量センサ(10)の一面(10a)とは反対側の他面(10b)に積層され、前記物理量センサ(10)に電気的に接続された配線部を有する下部チップ(70)とを備えた半導体装置の製造方法であって、
前記物理量センサ(10)が複数形成された第1ウェハを用意する工程と、
前記回路チップ(20)を用意する工程と、
前記物理量センサ(10)と前記信号処理回路部(23)とが電気的に接続されるように、前記第1ウェハの表面に前記回路チップ(20)を複数実装するとともに、前記配線部が複数形成された第2ウェハを用意する工程と、前記第2ウェハを前記第1ウェハの裏面に積層することにより、前記複数の物理量センサ(10)と前記複数の配線部とをそれぞれ電気的に接続する工程とを含んでいる実装工程と、
前記実装工程後、前記第1ウェハの表面に前記モールド樹脂(30)を形成することにより、前記複数の回路チップ(20)それぞれを前記物理量センサ(10)のウェハレベルで前記モールド樹脂(30)により封止する封止工程と、
前記封止工程後、前記第2ウェハ、前記第1ウェハおよび前記モールド樹脂(30)を前記物理量センサ(10)および前記下部チップ(70)ごとにダイシングカットするカット工程とを含んでいることを特徴とする半導体装置の製造方法。 - 前記実装工程では、前記第1ウェハのダイシングラインに沿って前記第1ウェハに溝(18)を形成し、
前記封止工程では、前記第1ウェハの表面および前記溝(18)内に前記モールド樹脂(30)を形成し、
前記カット工程では、前記溝(18)の壁面に前記モールド樹脂(30)が残されるように前記ダイシングラインに沿って前記ダイシングカットを行うことを特徴とする請求項4または5に記載の半導体装置の製造方法。 - 変位部(14、19a)を有し、この変位部(14、19a)に物理量が印加されたとき、前記変位部(14、19a)の変位量に基づいて前記物理量を検出する物理量センサ(10)と、
前記物理量センサ(10)よりもサイズが大きいと共に前記物理量センサ(10)が実装された一面(21)を有し、前記物理量センサ(10)に電気的に接続された信号処理回路部(23)を備えた回路チップ(20)と、
前記物理量センサ(10)を封止するように前記回路チップ(20)の一面(21)に形成されたモールド樹脂(30)とを備えた半導体装置であって、
前記信号処理回路部(23)が複数形成され、かつ、前記信号処理回路部(23)を外部に電気接続するためのバンプ(25)が形成された第1ウェハ(50)であって、前記バンプ(25)は、前記第1ウェハ(50)のうち、前記回路チップ(20)の一面(21)とは反対側の他面(52)にて外部へ露出するように形成されている第1ウェハ(50)を用意し、前記物理量センサ(10)を用意し、前記物理量センサ(10)と前記信号処理回路部(23)とが電気的に接続されるように前記第1ウェハ(50)のうち前記回路チップ(20)の一面(21)側に位置する一面(51)に前記物理量センサ(10)を複数実装し、この後、前記第1ウェハ(50)の一面(51)に前記モールド樹脂(30)を形成することにより、前記複数の物理量センサ(10)それぞれを前記回路チップ(20)のウェハレベルで前記モールド樹脂(30)により封止し、さらに、前記第1ウェハ(50)および前記モールド樹脂(30)を前記回路チップ(20)ごとにダイシングカットしたことにより得られたものであることを特徴とする半導体装置。 - 一面(10a)および変位部(14、19a)を有し、前記変位部(14、19a)に物理量が印加されたとき、前記変位部(14、19a)の変位量に基づいて前記物理量を検出する物理量センサ(10)と、
前記物理量センサ(10)よりもサイズが小さいと共に前記物理量センサ(10)の一面(10a)に実装され、前記物理量センサ(10)に電気的に接続された信号処理回路部(23)を備えた回路チップ(20)と、
前記回路チップ(20)を封止するように前記物理量センサ(10)の一面(10a)に形成されたモールド樹脂(30)とを備えた半導体装置であって、
前記物理量センサ(10)が複数形成され、かつ、前記物理量センサ(10)を外部に電気接続するためのバンプ(12e)が形成された第1ウェハであって、前記バンプ(12e)は、前記第1ウェハのうち前記物理量センサ(10)の一面(10a)とは反対側の他面にて外部へ露出するように形成されている第1ウェハを用意し、前記回路チップ(20)を用意し、前記物理量センサ(10)と前記信号処理回路部(23)とが電気的に接続されるように、前記第1ウェハのうち前記物理量センサ(10)の一面(10a)側に位置する一面に前記回路チップ(20)を複数実装し、この後、前記第1ウェハの一面に前記モールド樹脂(30)を形成することにより、前記複数の回路チップ(20)それぞれを前記物理量センサ(10)のウェハレベルで前記モールド樹脂(30)により封止し、さらに、前記第1ウェハおよび前記モールド樹脂(30)を前記物理量センサ(10)ごとにダイシングカットしたことにより得られたものであることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009095977A JP5343678B2 (ja) | 2009-04-10 | 2009-04-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009095977A JP5343678B2 (ja) | 2009-04-10 | 2009-04-10 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010251365A JP2010251365A (ja) | 2010-11-04 |
JP5343678B2 true JP5343678B2 (ja) | 2013-11-13 |
Family
ID=43313421
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009095977A Expired - Fee Related JP5343678B2 (ja) | 2009-04-10 | 2009-04-10 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5343678B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013096872A (ja) * | 2011-11-01 | 2013-05-20 | Denso Corp | センサ装置 |
JP6064814B2 (ja) * | 2013-07-05 | 2017-01-25 | 富士通株式会社 | Memsモジュール及びmemsモジュールの製造方法 |
US10315915B2 (en) * | 2015-07-02 | 2019-06-11 | Kionix, Inc. | Electronic systems with through-substrate interconnects and MEMS device |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3137322B2 (ja) * | 1996-07-12 | 2001-02-19 | 富士通株式会社 | 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置 |
JP2006119042A (ja) * | 2004-10-22 | 2006-05-11 | Oki Electric Ind Co Ltd | 加速度センサチップパッケージ及びその製造方法 |
JP5130845B2 (ja) * | 2007-09-19 | 2013-01-30 | 大日本印刷株式会社 | センサーパッケージおよびその製造方法 |
-
2009
- 2009-04-10 JP JP2009095977A patent/JP5343678B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010251365A (ja) | 2010-11-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5092462B2 (ja) | 力学量センサ | |
US9790089B2 (en) | MEMS sensor with side port and method of fabricating same | |
US9046546B2 (en) | Sensor device and related fabrication methods | |
US9090455B2 (en) | MEMS pressure transducer assembly | |
US9676614B2 (en) | MEMS device with stress relief structures | |
JP4165360B2 (ja) | 力学量センサ | |
US9643837B1 (en) | Sensor device and method for making thereof | |
CN106517079B (zh) | 有减少的应力灵敏度的微电机传感器器件和对应制造工艺 | |
JP2009074979A (ja) | 半導体装置 | |
EP2816005A2 (en) | Packaging method for MEMS devices for reducing thermal stress | |
JP5343678B2 (ja) | 半導体装置およびその製造方法 | |
US9073750B2 (en) | Manufacturing method of micro-electro-mechanical system device and micro-electro-mechanical system device made thereby | |
US20170057810A1 (en) | Strain Reduction and Sensing on Package Substrates | |
US10131535B2 (en) | Monolithic fabrication of thermally isolated microelectromechanical system (MEMS) devices | |
JP2008244317A (ja) | 半導体装置 | |
KR101753087B1 (ko) | 미소 전자 기계 디바이스 및 제조 방법 | |
JP5859133B2 (ja) | 半導体装置 | |
JP2009265012A (ja) | 半導体センサ | |
JP2008122304A (ja) | 静電容量式加速度センサ | |
JP5541208B2 (ja) | 力学量センサ | |
JP3354459B2 (ja) | 半導体形複合センサ | |
JP6032046B2 (ja) | 半導体装置およびその製造方法 | |
JP3140804U (ja) | 3軸加速度センサー | |
JPH09196966A (ja) | 半導体加速度センサ | |
JP2014128842A (ja) | Mems素子を有する半導体パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130315 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130716 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130729 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5343678 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |