JP5324760B2 - 傾斜側壁表面を備えたソース／ドレイン陥凹部を有するｍｏｓｆｅｔおよびこれを形成するための方法 - Google Patents

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Description

本発明は、相補型金属酸化膜半導体（ＣＭＯＳ：complementarymetal-oxide-semiconductor）回路で使用できる半導体デバイスに関する。より具体的には、本発明は、傾斜側壁表面を備えたソースおよびドレイン（Ｓ／Ｄ）陥凹部とこのような陥凹部の傾斜側壁表面の上に位置する応力誘導誘電体層（stress-inducing dielectric layer）とを有する、改良された金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal-oxide-semiconductor field effect transistor）ならびに結晶エッチングによりこのようなＳ／Ｄ陥凹部を形成するための方法に関する。
半導体デバイス基板内の機械的応力はデバイス・パフォーマンスを調節するために広く使用されてきた。たとえば、シリコンでは、チャネル膜が電流方向の圧縮応力またはシリコン膜の垂線方向（direction normal）の引張応力あるいはその両方を受けているときに、正孔移動度（hole mobility）が強化され、シリコン膜が電流方向の引張応力またはシリコン膜の垂線方向の圧縮応力あるいはその両方を受けているときに電子移動度（electron mobility）が強化される。したがって、このようなデバイスのパフォーマンスを強化するために、ｐチャネル電界効果トランジスタ（ｐ−ＦＥＴ）またはｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）あるいはその両方のチャネル領域で圧縮応力または引張応力あるいはその両方を有利に生成することができる。
望ましい応力を受けたシリコン・チャネル領域を形成するために可能な手法の１つは、窒化シリコン膜などの圧縮応力または引張応力あるいはその両方を受けた誘電体膜でＦＥＴデバイスを覆うことである。たとえば、２００３年２月２７日に発行された「ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＴＨＥ ＳＡＭＥ」に関する米国特許出願公報第２００３／００４０１５８号には、それぞれｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴに引張応力と圧縮応力を加えるために、ｎ−ＭＯＳＦＥＴのチャネル領域の表面を覆う第１の引張応力を受けた窒化物層と、ｐ−ＭＯＳＦＥＴのチャネル領域の表面を覆う第２の圧縮応力を受けた窒化物層とを含む半導体デバイスが記載されている。しかし、このように表面を覆い応力を受けた窒化物層は、ＭＯＳＦＥＴデバイスのチャネル領域で限られた両方応力しか生成できない。
ＭＯＳＦＥＴチャネル領域内の応力プロファイルを改善するために、応力を受けた窒化物層とともに、陥凹させたソースおよびドレイン領域が使用されてきた。具体的には、垂直側壁と実質的に平らな底面とを備えた陥凹部を形成するために、ＭＯＳＦＥＴデバイスのソースおよびドレイン領域がエッチバックされる。応力を受けた窒化物層は、ＭＯＳＦＥＴチャネル領域の上だけでなく、ソースおよびドレイン陥凹部内ならびにＭＯＳＦＥＴチャネル領域の垂直側壁の上にも形成され、ＭＯＳＦＥＴチャネル領域の上にのみ形成された同様の窒化物層と比較すると、チャネル領域で応力を生成する際に著しく効果的である。しかし、垂直側壁を備え、このように陥凹させたソースおよびドレイン領域は、ＭＯＳＦＥＴ内のソースおよびドレイン拡張領域をアンダカットし、その結果、短チャネル効果の増加、接合漏れの増加、デバイス・パフォーマンスの劣化がもたらされる。
したがって、ＭＯＳＦＥＴの短チャネル効果および接合漏れを増加せずに、チャネル領域内の応力プロファイルが強化され、改良されたＭＯＳＦＥＴデバイス構造が必要である。
米国特許出願公報第２００３／００４０１５８号 「２００５ ＶＬＳＩ」の１５６ページに掲載されたＯ．Ｗｅｂｅｒ他による「Ａ Ｎｏｖｅｌ Ｌｏｃａｌｌｙ Ｅｎｇｉｎｅｅｒｅｄ （１１１） Ｖ−ｃｈａｎｎｅｌ ｐＭＯＳＦＥＴ Ａｒｃｈｉｔｅｃｔｕｒｅ ｗｉｔｈ Ｉｍｐｒｏｖｅｄ Ｄｒｉｖａｂｉｌｉｔｙ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｆｏｒ Ｌｏｗ−Ｓｔａｎｄｂｙ Ｐｏｗｅｒ （ＬＳＴＰ） ＣＭＯＳ Ａｐｐｌｉｃａｔｉｏｎｓ」 ２００４年発行の「Ｊ． ＭＩＣＲＯＭＥＣＨ． ＭＩＣＲＯＥＮＧ．」の第１４巻、３１７〜３２３ページに掲載されたＡ．Ｔａｒｒａｆ他による「Ｓｔｒｅｓｓ Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ ＰＥＣＶＤ Ｄｉｅｌｅｃｔｒｉｃ Ｌａｙｅｒｓ ｆｏｒ Ａｄｖａｎｃｅｄ Ｏｐｔｉｃａｌ ＭＥＭＳ」
本発明の発明者らは、ＭＯＳＦＥＴデバイス構造のチャネル領域でより多くの応力を生成するために、表面を覆う応力誘導誘電体層とともに、傾斜側壁表面を備えたソースおよびドレイン陥凹部を使用できることを発見した。ソースおよびドレイン陥凹部の傾斜側壁表面は、ＭＯＳＦＥＴデバイス構造のソースおよびドレイン拡張領域内のアンダカットを最小限にするように機能し、次にそれがＭＯＳＦＥＴ内の短チャネル効果および接合漏れを最小限にする。
一態様では、本発明は、半導体基板内に位置するソースおよびドレイン領域を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有する半導体デバイスに関する。ソースおよびドレイン領域は、半導体基板の上部表面に対して傾斜している１つまたは複数の側壁表面を備えた陥凹部を有する。ソースおよびドレイン領域の陥凹部の傾斜側壁表面の上には応力誘導誘電体層が位置する。
好ましくは、応力誘導誘電体層は、引張応力または圧縮応力を受けた窒化シリコンを含むが、必ずしもそうであるわけではない。
半導体基板の上部表面は、好ましくは、第１の組の同等結晶面（equivalent crystal plane）の１つに沿って配向され、陥凹部の１つまたは複数の側壁表面は、好ましくは、第２の異なる組の同等結晶面に沿って配向される。
単結晶半導体材料では、ミラー指数（MillerIndex）として知られる数学的記述によって、単結晶材料の単位格子内のすべての格子方向および格子面を記述することができる。一方では、ミラー指数の［ｈｋｌ］という表記は、単結晶シリコンの立方単位格子内の［００１］、［１００］、［０１０］、［１１０］、および［１１１］方向などの結晶方向または方位を定義する。他方では、［ｈｋｌ］方向に対して垂直である特定の結晶面または切子面（facet）を指すミラー指数の（ｈｋｌ）という表記によって、単結晶シリコンの単位格子の結晶面または切子面が定義される。たとえば、単結晶シリコンの単位格子の結晶面（１００）、（１１０）、および（１１１）は、それぞれ、［１００］、［１１０］、および［１１１］方向に対して垂直である。その上、単位格子は半導体結晶内で周期的であるので、複数の系（family）または組の同等結晶方向および結晶面が存在する。したがって、ミラー指数の＜ｈｋｌ＞という表記は、１つの系または組の同等結晶方向または方位を定義する。たとえば、＜１００＞方向は［１００］、［０１０］、および［００１］の同等結晶方向を含み、＜１１０＞方向は［１１０］、［０１１］、［１０１］、［−１−１０］、［０−１−１］、［−１０−１］、［−１１０］、［０−１１］、［−１０１］、［１−１０］、［０１−１］、および［１０−１］の同等結晶方向を含み、＜１１１＞方向は［１１１］、［−１１１］、［１−１１］、および［１１−１］の同等結晶方向を含む。同様に、｛ｈｋｌ｝という表記は、それぞれ、＜ｈｋｌ＞方向に対して垂直である１つの系または組の同等結晶面または切子面を定義する。たとえば、｛１００｝面は、それぞれ、＜１００＞方向に対して垂直である１組の同等結晶面を含む。
これに対応して、本発明で使用する「同等結晶面」という用語は、上述の通り、ミラー指数によって定義された１つの系の同等結晶面または切子面を指す。
本発明の具体的な一実施形態では、半導体基板は単結晶シリコンを含み、第１および第２の組の同等結晶面は、｛１００｝、｛１１０｝、および｛１１１｝シリコン面からなるグループから選択される。
本発明の具体的な一実施形態では、ＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴである。これに対応して、半導体基板の上部表面は｛１１０｝シリコン面の１つに沿って配向され、陥凹部の１つまたは複数の側壁表面は｛１１１｝シリコン面に沿って配向される。
本発明の代替一実施形態では、ＭＯＳＦＥＴはｎチャネルＭＯＳＦＥＴである。半導体基板の上部表面は｛１００｝シリコン面の１つに沿って配向され、陥凹部の１つまたは複数の側壁表面は｛１１１｝シリコン面に沿って配向される。
前述のソースおよびドレイン陥凹部は、台形断面、すなわち、半導体基板の上部表面に対して平行である底面を備えた断面、または三角形の断面、すなわち、底面のない断面を有することができる。
本発明の特に好ましいが必要であるわけではない一実施形態では、ＭＯＳＦＥＴのソースおよびドレイン領域は、陥凹部の傾斜側壁表面の上であるが応力誘導誘電体層の下に位置する金属シリサイド層をさらに有する。
前述の半導体基板は、絶縁体上半導体（ＳＯＩ：semiconductor-on-insulator）構成を有することができ、すなわち、（下から上へ）基礎半導体基板層と埋め込み絶縁体層と半導体デバイス層とを有することができる。陥凹部は半導体デバイス層内に位置する。代わって、半導体基板は、陥凹部がそこに位置するバルク半導体構造を有することができる。
他の態様では、本発明は、半導体デバイスを形成するための方法に関する。このような方法は、
ＭＯＳＦＥＴの選択されたソースおよびドレイン領域において半導体基板に結晶エッチングを施して、そこに陥凹部を形成するステップであって、その陥凹部が半導体基板の上部表面に対して傾斜している１つまたは複数の側壁表面を有するステップと、
ＭＯＳＦＥＴのソースおよびドレイン領域において陥凹部の傾斜側壁表面の上に応力誘導誘電体層を形成するステップと、
を含む。
好ましくは、この方法は、応力誘導誘電体層の形成前にＭＯＳＦＥＴのソースおよびドレイン領域において陥凹部の傾斜側壁表面の上に金属シリサイド層を形成するステップをさらに含む。
好ましくは、結晶エッチングは、アンモニア、水酸化テトラメチルアンモニウム、水酸化カリウム、エチレンジアミン・ピロカテコール（ＥＤＰ：ethylenediamine pyrocatechol）、およびこれらの組み合わせからなるグループから選択されたエッチング液を使用するウェット・エッチング・ステップによって実行される。これらのエッチング液は、シリコン・エッチングのために効果的かつ非常に選択的であり、すべての結晶方向に沿ってシリコンにエッチングを施すことができるが、異なる方向に沿って異なるエッチング速度でエッチングを施すことができる。異なる結晶方向に沿った異なるエッチング速度はシリコンの結晶構造によって引き起こされ、すなわち、結晶方位によっては他の結晶方位よりエッチングに対する抵抗力が大きいものがある。エッチング反応が＜１００＞方向に進行し、エッチングの最前部が｛１１１｝面に当たったときに停止する場合、典型的な角錐形またはＶ溝は前述のエッチング液の１つによって＜１００＞配向のシリコン・ウェハ内に形成される。
本発明のその他の態様、特徴、および利点は、以下の開示内容および特許請求の範囲からより完全に明らかになるであろう。
以下の説明では、本発明を十分理解するために、特定の構造、構成要素、材料、寸法、処理ステップ、および技法など、多数の具体的な詳細が示される。しかし、当業者であれば、このような具体的な詳細がなくても本発明を実施できることが分かるであろう。その他の事例では、本発明を曖昧にするのを回避するため、周知の構造または処理ステップについては詳細に記載されていない。
層、領域、または基板としての要素が他の要素「上（on）」または他の要素「の上（over）」にあるものとして言及される場合、それは他の要素のすぐ上にある可能性があるか、または介在要素が存在する可能性もあることが理解されるであろう。対照的に、ある要素が他の要素の「すぐ上（directly on）」または「まっすぐ上（directlyover）」にあるものとして言及される場合、いかなる介在要素も存在しない。また、ある要素が他の要素の「下方（beneath）」または「下（under）」にあるものとして言及される場合、それは他の要素のまっすぐ下方またはすぐ下にある可能性があるか、または介在要素が存在する可能性があることも理解されるであろう。対照的に、ある要素が他の要素の「まっすぐ下方（directly beneath）」または「すぐ下（directlyunder）」にあるものとして言及される場合、いかなる介在要素も存在しない。
本発明は、ＭＯＳＦＥＴデバイスの短チャネル効果および接合漏れを増加せずに、ＭＯＳＦＥＴデバイスのチャネル領域内の応力プロファイルを改善するために応力誘導誘電体層とともに使用可能な傾斜側壁表面を備えたソースおよびドレイン（Ｓ／Ｄ）陥凹部を提供する。具体的には、Ｓ／Ｄ陥凹部は、Ｓ／Ｄ陥凹部が位置する半導体基板の上部表面に対してチルト（tilt）または傾斜（slant）している側壁表面を有する。
図１は、半導体基板１０内に位置するソース領域２Ｓ、ドレイン領域２Ｄ、およびチャネル領域２Ｃを有する、改良されたＭＯＳＦＥＴ２の断面図を示している。半導体基板１０は、絶縁体上半導体（ＳＯＩ）構成を有し、下から上へ、基礎半導体基板層１２と埋め込み絶縁体層１４と半導体デバイス層１６とを有する。隣接デバイスからＭＯＳＦＥＴ２を分離するために、半導体基板１０内に分離領域１１が設けられている。
半導体デバイス層１６は、ソースおよびドレイン（Ｓ／Ｄ）領域２Ｓおよび２Ｄに位置する台形表面陥凹部を含む。このような台形Ｓ／Ｄ陥凹部のそれぞれは、半導体デバイス層１６の上部表面１６Ａに対して傾斜またはチルトしている側壁表面１６Ｂと、半導体デバイス層１６の上部表面１６Ａに対して平行である実質的に平らな底面１６Ｃとを有する。台形Ｓ／Ｄ陥凹部の側壁表面１６Ｂおよび底面１６Ｃの上に任意選択の金属シリサイド層１８および２０を形成することができる。
チャネル領域２Ｃは、Ｓ／Ｄ領域２Ｓと２Ｄとの間の半導体デバイス層１６内に位置する。チャネル領域２Ｃにはいかなる陥凹部も形成されない。その代わりに、チャネル領域２Ｃにおいて半導体デバイス層１６の上部表面１６Ａの上に、ゲート誘電体層２２とゲート導体２４と任意選択のゲート・シリサイド層２６と任意選択のスペーサ２８とを有するゲート・スタックが形成される。
台形Ｓ／Ｄ陥凹部の傾斜側壁表面１６Ｂを含む、構造全体の上に、応力誘導誘電体層３０が形成される。このような応力誘導誘電体層３０は、それに対応してＭＯＳＦＥＴ２のチャネル領域２Ｃに引張応力または圧縮応力を加えるための引張応力または圧縮応力のいずれかを有することができる。
一方では、傾斜側壁表面１６Ｂを備えた台形Ｓ／Ｄ陥凹部は、応力誘導誘電体層３０によってＭＯＳＦＥＴ２のチャネル領域２Ｃ内に生成された応力プロファイルを改善する。他方では、台形Ｓ／Ｄ陥凹部は、ＭＯＳＦＥＴ２のソース／ドレイン拡張領域（典型的には、スペーサ２８の下に位置し、チャネル領域２Ｃ内に伸びるもの）をアンダカットせず、したがって、ＭＯＳＦＥＴ２内の短チャネル効果または漏れ電流を増加しない。
同様に、図２は、半導体デバイス層１７内に（台形の代わりに）三角形のＳ／Ｄ陥凹部を含むことを除いて、図１に図示されているものと同様の他のＭＯＳＦＥＴデバイス４の断面図を示している。三角形のＳ／Ｄ陥凹部のそれぞれは、平らな底面なしにデバイス層１７の上部表面１７Ａから傾斜している側壁表面１７Ｂを有する。応力誘導誘電体層３０は、ＭＯＳＦＥＴ４のチャネル領域４Ｃに（引張または圧縮のいずれかの）応力を加えるために、このような三角形のＳ／Ｄ陥凹部の傾斜側壁表面１７Ｂの上に位置する。
図２に図示されている三角形のＳ／Ｄ陥凹部も、応力誘導誘電体層３０によってＭＯＳＦＥＴ４のチャネル領域４Ｃ内に生成された応力プロファイルを改善するが、ＭＯＳＦＥＴ４内で短チャネル効果または漏れ電流を増加しない。
具体的には、ＭＯＳＦＥＴ４は、Ｓ／Ｄ領域４Ｓ、４Ｄと、半導体基板１０内の分離領域１１間に位置するチャネル領域４Ｃとを有する。チャネル領域４Ｃの上には、ゲート誘電体層２２とゲート導体２４と誘電体キャップ層２６と任意選択の側壁スペーサ２７および２８とを有するゲート・スタックが形成される。
本発明の好ましい一実施形態では、図１〜図２に図示されている半導体デバイス層１６および１７は単結晶シリコンを含み、その上部表面１６Ａおよび１７Ａは｛１１０｝シリコン面に沿って配向される。このように、ＭＯＳＦＥＴ２および４は好ましくはｐチャネルＭＯＳＦＥＴであり、したがって、このようなｐチャネルＭＯＳＦＥＴ２および４のチャネル領域２Ｃおよび４Ｃは｛１１０｝シリコン面に沿って配向され、そのシリコン面はチャネル領域２Ｃおよび４Ｃ内の正孔移動度を強化するように機能する。さらに、Ｓ／Ｄ陥凹部の表面を覆う応力誘導誘電体層３０は固有の圧縮応力を含み、次にその圧縮応力が正孔移動度をさらに強化するためにチャネル領域２Ｃおよび４Ｃに加えられることが好ましい。
本発明の代替一実施形態では、図１〜図２に図示されている半導体デバイス層１６および１７は単結晶シリコンを含み、その上部表面１６Ａおよび１７Ａは｛１００｝シリコン面に沿って配向される。このように、ＭＯＳＦＥＴ２および４は好ましくはｎチャネルＭＯＳＦＥＴであり、したがって、このようなｎチャネルＭＯＳＦＥＴ２および４のチャネル領域２Ｃおよび４Ｃは｛１００｝シリコン面に沿って配向され、そのシリコン面はチャネル領域２Ｃおよび４Ｃ内の電子移動度を強化するように機能する。Ｓ／Ｄ陥凹部の表面を覆う応力誘導誘電体層３０は好ましくは固有の引張応力を含み、次にその引張応力が電子移動度をさらに強化するためにチャネル領域２Ｃおよび４Ｃに加えられる。
図１〜図２に図示されているＳ／Ｄ陥凹部は結晶エッチングによって容易に形成することができ、その結晶エッチングはすべての結晶方向に沿って半導体基板１０にエッチングを施すが、異なる結晶面または方位に沿って著しく異なる速度でエッチングを施す。したがって、このような結晶エッチング・プロセスによって形成されたエッチング・パターンは、高速エッチングが施された結晶面に沿って進行し、最終的に、低速エッチングが施された結晶面で終了する。たとえば、図１〜図２の半導体デバイス層１６および１７が｛１１０｝シリコン面に沿って配向された上部表面１６Ａおよび１７Ａを有する場合、アンモニアベースまたは水酸化テトラメチルアンモニウムベースのエッチング液を使用して結晶エッチングを実行することができ、それは、｛１１１｝面に沿った場合より｛１１０｝面に沿った場合の方がかなり高速でエッチングを施す。したがって、このように形成されたエッチング・パターンは低速エッチングが施された｛１１１｝結晶面で終了することになり、その結晶面は、｛１１０｝面から傾斜しており、それにより、Ｓ／Ｄ陥凹部の傾斜側壁表面１６Ｂおよび１７Ｂを形成する。
図３〜図６は、本発明の一実施形態により、図１のＭＯＳＦＥＴデバイスを形成するために使用できる模範的な処理ステップを例示している。
まず、図３に図示されている通り、半導体基板１０の上にゲート誘電体層２２が形成される。ゲート誘電体層２２の上に、ゲート導体２４と誘電体キャップ層２５とを有するパターン・ゲート・スタックが形成される。
半導体基板１０は、バルク半導体構造を有する場合もあれば、図３に図示されている通り、基礎半導体基板層１２と埋め込み絶縁体層１４と半導体デバイス層１６とを備えた絶縁体上半導体（ＳＯＩ）構成を有する場合もある。
基礎半導体基板層１２は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびにその他のＩＩＩ−ＶまたはＩＩ−ＶＩの化合物半導体を含むが、これらに限定されない任意の適切な単結晶半導体材料を含むことができる。また、基礎半導体基板層１２は、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、またはＳｉＧｅオン・インシュレータ（ＳＧＯＩ）などの層状半導体も含むことができる。好ましくは、基礎半導体基板層１２は、Ｓｉ含有半導体材料、すなわち、シリコンを含む半導体材料から構成される。より好ましくは、基礎半導体基板層１２は、本質的に、バルク単結晶シリコンから構成される。代わって、基礎半導体基板層１２は、１つまたは複数の埋め込み絶縁体層（図示せず）をそこに有することもできる。基礎半導体基板層１２は、ドープありであるか、ドープなしであるか、またはドープあり領域およびドープなし領域（図示せず）の両方をそこに含むことができる。
埋め込み絶縁体層１４は、任意の適切な絶縁体材料（複数も可）を含むことができ、典型的には、結晶相または非結晶相のいずれかで酸化物、窒化物、または酸窒化物を含む。埋め込み絶縁体層１４の物理的厚さは、典型的には、約１０ｎｍ〜約４００ｎｍの範囲であり、より典型的には、約２０ｎｍ〜約２００ｎｍの範囲である。
半導体デバイス層１６は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびにその他のＩＩＩ−ＶまたはＩＩ−ＶＩの化合物半導体を含むが、これらに限定されない任意の単結晶半導体材料を含むことができる。好ましくは、半導体デバイス層１６は、Ｓｉ含有半導体材料、すなわち、シリコンを含む半導体材料から構成される。より好ましくは、半導体デバイス層１６は、本質的に、単結晶シリコンから構成され、第１の組の同等シリコン結晶面の１つに沿って配向される上部表面１６Ａを有する。本発明の具体的な一実施形態では、半導体デバイス層１６の上部表面１６Ａは、図３の矢印によって図示されている通り、｛１１０｝シリコン面の１つに沿って配向され、したがって、ｐ−ＦＥＴデバイス用のチャネル領域を形成するために半導体デバイス層１６を使用することができる。本発明の代替一実施形態では、半導体デバイス層１６の上部表面１６Ａは、｛１００｝シリコン面（図示せず）の１つに沿って配向され、したがって、ｎ−ＦＥＴデバイス用のチャネル領域を形成するために半導体デバイス層１６を使用することができる。半導体デバイス層１６および基礎半導体基板層１２は、同じ半導体材料または互いに異なるタイプの半導体材料で形成できることに留意されたい。
図３に図示されているＳＯＩ基板構造１０は、化学的気相堆積、熱酸化、またはこれらの組み合わせを介して基礎半導体基板層１２の上に埋め込み絶縁体層１４を付着させ、続いて、半導体デバイス層１６の付着を行うことにより、その場で形成することができる。代わって、図３のＳＯＩ基板構造１０は、その間に所定の深さのバルク半導体基板内に酸素イオンが注入されるシリコン注入酸化物（ＳＩＭＯＸ：silicon implanted oxide）プロセスと、続いて、半導体材料と注入酸素イオンとの反応を遂行するための高温アニールを行い、それにより、所定の深さの半導体基板内に酸化物層を形成することにより、その場で形成することができる。さらに、図３のＳＯＩ基板構造１０は、ウェハ結合または層転写技法により予成形絶縁体および半導体層から形成することができる。
隣接デバイス領域からＭＯＳＦＥＴ２用のデバイス領域を分離するために、ＳＯＩ基板１０の半導体デバイス層１６内に、たとえば、トレンチ分離領域１１などの少なくとも１つの分離領域を設けることができる。この分離領域は、トレンチ分離領域１１（図３に図示されているもの）またはフィールド酸化膜分離領域にすることができる。トレンチ分離領域１１は、当業者にとって周知の従来のトレンチ分離プロセスを使用して形成される。たとえば、トレンチ分離領域１１を形成する際に、リソグラフィ、エッチング、およびトレンチ誘電体によるトレンチの充填を使用することができる。任意選択で、トレンチ充填の前にトレンチ内にライナを形成することができ、トレンチ充填後に焼きしまり（densification）ステップを実行することができ、トレンチ充填に続いて平坦化プロセスも実行することができる。フィールド酸化膜は、いわゆる選択酸化（local oxidation of silicon）プロセスを使用して形成することができる。
本発明のゲート誘電体層２２は、酸化物、窒化物、酸窒化物、または、シリケート（金属シリケートおよび窒化金属シリケートを含む）、あるいはこれらの組み合わせを含むが、これらに限定されない任意の適切な誘電体材料から構成することができる。一実施形態では、ゲート誘電体層２２は、たとえば、ＳｉＯ2、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、ＴｉＯ2、Ｌａ2Ｏ3、ＳｒＴｉＯ3、ＬａＡｌＯ3、およびこれらの混合物などの酸化物から構成されることが好ましい。ゲート誘電体層２２の物理的厚さは、使用される具体的な付着技法に応じて、非常に様々になる可能性がある。典型的には、ゲート誘電体層２２は約０．５〜約１０ｎｍの厚さを有し、約１〜約５ｎｍの厚さがより典型的である。ゲート誘電体層２２は、たとえば、酸化、窒化、または酸窒化などの熱成長プロセスによって形成することができる。代わって、ゲート誘電体層２２は、たとえば、化学的気相堆積（ＣＶＤ）、プラズマ利用ＣＶＤ、原子層付着（ＡＬＤ）、蒸着、反応スパッタリング、化学溶液付着、およびその他の同様の付着プロセスなどの付着プロセスによって形成することができる。また、ゲート誘電体層２２は、上記のプロセスの任意の組み合わせを使用して形成することもできる。
パターン付きゲート・スタックは、ゲート導体２４と任意選択の誘電体キャップ層２５とを有し、まずゲート誘電体層２２の上にブランケット・ゲート導体層（図示せず）およびブランケット誘電体キャップ層（図示せず）を付着させ、続いて、従来のリソグラフィおよびエッチングを使用してゲート導体２４および任意選択の誘電体キャップ層２５内にブランケット・ゲート導体層（図示せず）および誘電体キャップ層（図示せず）をパターン形成することにより、ゲート誘電体層２２の上に形成される。リソグラフィ・ステップ、好ましくは、逆ゲート・レベル（ＰＣ）リソグラフィは、ブランケット誘電体キャップ層（図示せず）の上部表面にフォトレジスト（図示せず）を塗布することと、所望の放射パターンにフォトレジスト（図示せず）をさらすことと、従来のレジスト現像剤を使用して露光したフォトレジスト（図示せず）を現像することを含む。次に、フォトレジスト（図示せず）のパターンは、１つまたは複数のドライ・エッチング・ステップを使用して、下にある誘電体キャップ層（図示せず）、ブランケット・ゲート導体層（図示せず）、およびブランケット・ゲート誘電体層（図示せず）に転写される。本発明で使用できる適切なドライ・エッチング・プロセスとしては、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・アブレーションを含むが、これらに限定されない。好ましくは、ゲート導体層２４は多結晶シリコン（ｐｏｌｙ−Ｓｉ）を含み、誘電体キャップ層２５は窒化シリコンを含むが、必ずしもそうであるわけではない。エッチング・ステップは、好ましくは、ＲＩＥ技法によって実行される。次に、エッチングが完了した後、レジスト剥離により、パターン付きフォトレジスト（図示せず）が除去される。
次に、パターン付きゲート・スタックをマスクとして使用して半導体デバイス層１６内にＳ／Ｄ拡張領域（図示せず）およびハロー領域（図示せず）を形成するために、従来のドーパント注入を実行することができる。代わって、結晶エッチング・ステップ後に、Ｓ／Ｄ拡張およびハロー注入を実行することもできる。
その後、図４に図示されている通り、構造全体の上にブランケット誘電体層（図示せず）を付着させ、次にゲート・スタックの側壁に沿って誘電体スペーサ２８内にパターン形成することができる。好ましくは、誘電体スペーサ２８は、ブランケット窒化シリコン層から形成され、反応性イオン・エッチング（ＲＩＥ）によってパターン形成される。ゲート導体２４全体を覆う連続誘電体構造を形成するために、誘電体スペーサ２８は、ゲート導体２４の上に位置する誘電体キャップ層２５と一体化することができる。
誘電体スペーサ２８の形成後、図５に図示されている通り、ゲート・スタックに隣接する領域の半導体デバイス層１６内に表面陥凹部１３を形成するために、結晶エッチング・プロセスが実行される。
結晶エッチング・プロセスは、当技術分野で知られている任意の適切なドライ・エッチングまたはウェット・エッチングあるいはその両方の技法によって実行することができる。好ましくは、半導体デバイス層１６の結晶エッチングは、アンモニアベースのエッチング液、水酸化テトラメチルアンモニウム（ＴＭＡＨ）ベースのエッチング液、水酸化物ベースのエッチング液、エチレンジアミン・ピロカテコール（ＥＤＰ）ベースのエッチング液などのエッチング液を使用する１つまたは複数のウェット・エッチング・プロセスによって実行されるが、必ずしもそうであるわけではない。
ウェット・エッチング・プロセスは、典型的には、すべての結晶方向に沿って半導体デバイス層１６にエッチングを施すが、異なる結晶面または方位に沿って著しく異なる速度でエッチングを施す。したがって、結晶エッチングによって形成されたエッチング・パターンは、高速エッチングが施された結晶面に沿って進行し、最終的に、低速エッチングが施された結晶面で終了する。たとえば、約２３．４％のＫＯＨと１３．３％のイソプロピル・アルコール（ＩＰＡ）と６３．６％の水とを含むエッチング液は、約８０℃まで加熱されると、｛１００｝面に沿って約１．０μｍ／分のエッチング速度で単結晶シリコンにエッチングを施すが、｛１１０｝面に沿って約０．０６μｍ／分のエッチング速度でエッチングを施す。換言すれば、このエッチング液は、｛１１０｝面より｛１００｝面に対する方が約１７倍速くエッチングを施すものである。したがって、｛１００｝表面を備えたシリコン基板にエッチングを施して｛１１０｝面で終了する陥凹部を形成するために、このようなエッチング液を使用することができる。対照的に、約４４％のＫＯＨと５６％の水とを含むエッチング液は、約１２０℃まで加熱されると、｛１１０｝面に沿って約１１．７μｍ／分、｛１００｝面に沿って約５．８μｍ／分、｛１１１｝面に沿って約０．０２μｍ／分のエッチング速度で単結晶シリコンにエッチングを施す。換言すれば、このエッチング液は、｛１１１｝面より｛１１０｝面および｛１００｝面に対する方が著しく速く（それぞれ５５０倍および２５０倍を超える速さで）エッチングを施すものである。したがって、｛１００｝表面または｛１１０｝表面を備えたシリコン基板にエッチングを施して｛１１１｝面で終了する陥凹部を形成するために、このようなエッチング液を使用することができる。
最も好ましくは、半導体デバイス層１６の結晶エッチングは、｛１１１｝面より｛１１０｝に沿ってかなり高速でシリコン層にエッチングを施し、したがって、｛１１０｝上部表面を備えたシリコン半導体デバイス層上で｛１１１｝面にそって配向された傾斜側壁を備えた表面陥凹部を形成するために使用できる水性エッチング液を使用することによって実行される。エッチング液に関する詳細については、「２００５ ＶＬＳＩ」の１５６ページに掲載されたＯ．Ｗｅｂｅｒ他による「Ａ Ｎｏｖｅｌ Ｌｏｃａｌｌｙ Ｅｎｇｉｎｅｅｒｅｄ （１１１） Ｖ−ｃｈａｎｎｅｌ ｐＭＯＳＦＥＴ Ａｒｃｈｉｔｅｃｔｕｒｅ ｗｉｔｈ Ｉｍｐｒｏｖｅｄ Ｄｒｉｖａｂｉｌｉｔｙ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｆｏｒ Ｌｏｗ−Ｓｔａｎｄｂｙ Ｐｏｗｅｒ （ＬＳＴＰ） ＣＭＯＳ Ａｐｐｌｉｃａｔｉｏｎｓ」を参照されたい。
結晶エッチング・プロセスが被制御方式で進行し、比較的短い期間（Ｔ１）内に終了する場合、図５に示されている通り、表面陥凹部１３はそれぞれ、半導体デバイス層１６の上部表面１６Ａに対して平行である比較的平らな底面１６Ｃと、半導体デバイス層１６の上部表面１６Ａから傾斜またはチルトしている１つまたは複数の側壁表面１６Ｂとを備えた台形断面を有することになる。具体的には、半導体デバイス層１６の上部表面１６Ａが｛１１０｝シリコン面の１つに沿って配向されると、陥凹部１３の側壁表面１６Ｂは｛１１１｝シリコン面に沿って配向され、そのシリコン面は｛１１０｝結晶面に対してチルトまたは傾斜している。
半導体デバイス層１６内の表面陥凹部１３の形成後、ソースおよびドレイン注入（図示せず）を形成するために第２のドーパント注入ステップを実行し、続いて、注入されたドーパント種を活性化するために高温アニールを実行することができる。次に、ゲート導体２４の上から窒化シリコン材料を除去するために窒化ＲＩＥステップを実行することができ、その後、図６に図示されている通り、Ｓ／Ｄ金属シリサイド層１８および２０ならびにゲート金属シリサイド層２６を形成するためにサリサイド化（salicidation）ステップを実行することができる。Ｓ／Ｄ注入ステップ、窒化ＲＩＥステップ、サリサイド化ステップは、当技術分野で周知のものであり、したがって、本明細書では説明しない。
次に、図１に図示されている通り、完全なＭＯＳＦＥＴを形成するために、構造全体の上に応力誘導誘電体層３０を付着させる。応力誘導誘電体層３０は、好ましくは、引張応力または圧縮応力を受けた窒化シリコンを有し、これは任意の適切な誘電体付着方法によって容易に形成することができる。具体的には、圧縮応力または引張応力を受けた窒化シリコン層は、たとえば、米国特許出願公報第２００３／００４０１５８号または２００４年発行の「Ｊ． ＭＩＣＲＯＭＥＣＨ． ＭＩＣＲＯＥＮＧ．」の第１４巻、３１７〜３２３ページに掲載されたＡ．Ｔａｒｒａｆ他による「Ｓｔｒｅｓｓ Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ ＰＥＣＶＤ Ｄｉｅｌｅｃｔｒｉｃ Ｌａｙｅｒｓ ｆｏｒ Ａｄｖａｎｃｅｄ Ｏｐｔｉｃａｌ ＭＥＭＳ」によって開示されている低圧化学気相堆積（ＬＰＣＶＤ）プロセスまたはプラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）プロセス、あるいは、たとえば、高密度プラズマ（ＨＤＰ）付着技法などの当技術分野で周知の任意の他の適切な付着技法によって形成することができる。好ましくは、圧縮応力または引張応力を受けた窒化シリコン層は、約１０ｎｍ〜約５００ｎｍ、より好ましくは約２０ｎｍ〜約２００ｎｍ、最も好ましくは約４０ｎｍ〜約１００ｎｍの範囲の厚さを有する。
前述の結晶エッチング・プロセスが比較的長い期間（Ｔ２、Ｔ２＞Ｔ１）の間、進行することが可能である場合、上部表面１７Ａを有する半導体デバイス層１７内に、図７に図示されている表面陥凹部１５を形成することができる。具体的には、表面陥凹部１５はそれぞれ、図７に図示されている通り、平らな底面がなく、半導体デバイス層１７の上部表面１７Ａから傾斜またはチルトしている側壁表面１７Ｂを備えた（台形の代わりに）三角形の断面を有する。具体的には、半導体デバイス層１７の上部表面１７Ａが｛１１０｝シリコン面の１つに沿って配向されると、陥凹部１５の側壁表面１７Ｂは｛１１１｝シリコン面に沿って配向され、そのシリコン面は｛１１０｝結晶面に対してチルトまたは傾斜している。エッチングが比較的長い期間（Ｔ２）の間、進行することが可能であることを除いて、三角形の陥凹部１５を形成するために、前述と同じエッチング液を使用することができる。
半導体デバイス層１７内の表面陥凹部１５の形成後、図８に図示されている通り、ソースおよびドレイン注入（図示せず）、Ｓ／Ｄ金属シリサイド層１８および２０、ならびにゲート金属シリサイド層２６を形成するために、上述の通り、Ｓ／Ｄドーパント注入、窒化ＲＩＥ、およびサリサイド化を実行することができる。その後、図２に図示されている完全なＭＯＳＦＥＴを形成するために、構造全体の上に応力誘導誘電体層３０を付着させる。
図１〜図８は本発明の具体低な諸実施形態により模範的なＭＯＳＦＥＴデバイス構造およびこのようなデバイス構造を形成するための模範的な処理ステップを例示的に実証しているが、当業者であれば、上記の説明と一貫した具体的な適用要件に適合させるためにこのようなデバイス構造および処理ステップを容易に変更できることは明らかであることに留意されたい。たとえば、図１〜図８に図示されている半導体基板は絶縁体上半導体（ＳＯＩ）基板を表しているが、本出願を実施するためにバルク半導体基板も使用できることが分かるはずである。さらに、図１〜図８により単結晶シリコンの｛１１０｝および｛１１１｝結晶面が主に例示されているが、上述の精神および原理と一貫した本発明の任意の適切な組み合わせにおいて、｛１００｝、｛１１１｝、｛２１１｝、｛３１１｝、｛５１１｝、および｛７１１｝単結晶シリコン面などのその他の適切な結晶面も使用することができる。
本発明の図面は例示のために提供されており、一定の縮尺で描かれていないことは留意すべきである。
本発明は具体的な諸実施形態、特徴、および態様に関して本明細書に記載されているが、本発明はこのように限定されず、むしろ、有用性の点で他の変更例、変形例、適用例、および実施形態に及び、したがって、このような他の変更例、変形例、適用例、および実施形態はいずれも本発明の精神及び範囲の範囲内にあると見なされることが認識されるであろう。
本発明の一実施形態により、傾斜側壁表面を備えた台形のソースおよびドレイン（Ｓ／Ｄ）陥凹部と、このような台形Ｓ／Ｄ陥凹部の傾斜側壁表面の上に位置する応力誘導誘電体層とを有する、改良されたＭＯＳＦＥＴデバイスの断面図である。 本発明の一実施形態により、傾斜側壁表面を備えた三角形のソースおよびドレイン（Ｓ／Ｄ）陥凹部と、このような三角形のＳ／Ｄ陥凹部の傾斜側壁表面の上に位置する応力誘導誘電体層とを有する、改良されたＭＯＳＦＥＴデバイスの断面図である。 本発明の一実施形態により、図１の改良されたＭＯＳＦＥＴデバイスを形成するための模範的な処理ステップを例示する断面図である。 本発明の一実施形態により、図１の改良されたＭＯＳＦＥＴデバイスを形成するための模範的な処理ステップを例示する断面図である。 本発明の一実施形態により、図１の改良されたＭＯＳＦＥＴデバイスを形成するための模範的な処理ステップを例示する断面図である。 本発明の一実施形態により、図１の改良されたＭＯＳＦＥＴデバイスを形成するための模範的な処理ステップを例示する断面図である。 本発明の一実施形態により、図２の改良されたＭＯＳＦＥＴデバイスを形成するための模範的な処理ステップを例示する断面図である。 本発明の一実施形態により、図２の改良されたＭＯＳＦＥＴデバイスを形成するための模範的な処理ステップを例示する断面図である。
符号の説明
２：金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
２Ｃ：チャネル領域
２Ｄ：ドレイン領域
２Ｓ：ソース領域
１０：半導体基板
１１：分離領域
１２：基礎半導体基板層
１４：埋め込み絶縁体層
１６：半導体デバイス層
１６Ａ：上部表面
１６Ｂ：側壁表面
１６Ｃ：底面
１８：金属シリサイド層
２０：金属シリサイド層
２２：ゲート誘電体層
２４：ゲート導体
２６：ゲート・シリサイド層
２８：スペーサ
３０：応力誘導誘電体層

Claims (13)

  1. 基礎半導体基板層と当該基礎半導体基板上に配置された埋め込み絶縁体層と当該埋め込み絶縁体層上に配置された半導体デバイス層とを有する半導体基板内に位置するソース領域、チャネル領域、及びドレイン領域を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有する半導体デバイスであって、前記半導体基板が絶縁体上半導体（ＳＯＩ）構成を有し、
    前記ソース領域及び前記ドレイン領域が前記チャネル領域によって分離されており、
    前記チャネル領域はゲート構造をさらに有しており、
    前記ソース領域及び前記ドレイン領域がそれぞれ、前記半導体基板の上部表面に対して傾斜している１つまたは複数の側壁表面を備えた陥凹部を有し、前記陥凹部が前記半導体デバイス層内に位置し、前記陥凹部全体は、前記ゲート構造に接する少なくとも１つのスペーサの下方にある前記半導体基板の一部によって前記ゲート構造の下方にある前記半導体基板の一部から分離されており、前記チャネル領域及び前記スペーサ、並びに、前記ソース領域及び前記ドレイン領域の前記陥凹部の前記傾斜側壁表面の上に亘って応力誘導誘電体層が位置しており、前記半導体基板の前記上部表面上における前記応力誘導誘電体層の一部が前記チャネル領域に応力を与える、前記半導体デバイス。
  2. 前記応力誘導誘電体層が、引張応力または圧縮応力を受けた窒化シリコンを含む、請求項１に記載の半導体デバイス。
  3. 前記半導体基板の前記上部表面が第１の組の同等結晶面の１つに沿って配向され、前記陥凹部の前記１つまたは複数の側壁表面が第２の異なる組の同等結晶面に沿って配向される、請求項１又は２に記載の半導体デバイス。
  4. 前記半導体基板が単結晶シリコンを含み、前記第１及び第２の組の同等結晶面が｛１００｝、｛１１０｝、及び｛１１１｝シリコン面からなるグループから選択される、請求項３に記載の半導体デバイス。
  5. 前記ＭＯＳＦＥＴがｐチャネルＭＯＳＦＥＴであり、前記半導体基板の前記上部表面が前記｛１１０｝シリコン面の１つに沿って配向され、前記陥凹部の前記１つまたは複数の側壁表面が前記｛１１１｝シリコン面に沿って配向される、請求項４に記載の半導体デバイス。
  6. 前記ＭＯＳＦＥＴがｎチャネルＭＯＳＦＥＴであり、前記半導体基板の前記上部表面が前記｛１００｝シリコン面の１つに沿って配向され、前記陥凹部の前記１つまたは複数の側壁表面が前記｛１１１｝シリコン面に沿って配向される、請求項４に記載の半導体デバイス。
  7. 前記陥凹部のそれぞれが、前記半導体基板の前記上部表面に対して平行である底面を備えた台形断面を有する、請求項１〜６のいずれか一項に記載の半導体デバイス。
  8. 前記陥凹部のそれぞれが、底面のない三角形の断面を有する、請求項１〜７のいずれか一項に記載の半導体デバイス。
  9. 前記ＭＯＳＦＥＴの前記ソース領域及び前記ドレイン領域が、前記陥凹部の前記傾斜側壁表面の上であるが前記応力誘導誘電体層の下に位置する金属シリサイド層をさらに有する、請求項１〜８のいずれか一項に記載の半導体デバイス。
  10. 前記半導体基板がバルク半導体構造を有する、請求項１〜９のいずれか一項に記載の半導体デバイス。
  11. 基礎半導体基板層と当該基礎半導体基板上に配置された埋め込み絶縁体層と当該埋め込み絶縁体層上に配置された半導体デバイス層とを有する半導体基板内に位置するソース領域、チャネル領域、及びドレイン領域を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有する半導体デバイスを形成するための方法であって、前記半導体基板が絶縁体上半導体（ＳＯＩ）構成を有し、前記方法が、
    半導体基板内に第１の分離領域及び第２の分離領域を形成するステップであって、前記第１の分離領域部分と前記第２の分離領域部分との間に平面上部上面を有する半導体デバイス層が用意される、前記形成するステップと、
    前記平面上部上面の一部上にゲート構造を形成するステップであって、前記チャネル領域が前記ゲート構造を有する、前記ゲート構造を形成するステップと、
    前記ゲート構造に接する少なくとも１つのスペーサを形成するステップと、
    前記分離領域と前記スペーサとの間の前記半導体デバイス層に結晶エッチングを施して、そこに陥凹部を形成するステップであって、前記結晶エッチングが高速エッチングが施された結晶面に沿って前記結晶性半導体材料の一部を除去し、且つ、前記陥凹部の傾斜している側壁表面を構成する低速エッチングが施された結晶面で終了され、前記ソース領域及び前記ドレイン領域がそれぞれ、前記半導体基板の上部表面に対して傾斜している１つまたは複数の側壁表面を備えた陥凹部を有し、前記陥凹部が前記半導体デバイス層内に位置し、前記陥凹部全体は、前記ゲート構造に接する少なくとも１つのスペーサの下方にある前記半導体基板の一部によって前記ゲート構造の下方にある前記半導体基板の一部から分離される、前記陥凹部を形成するステップと、
    前記チャネル領域及び前記スペーサ、並びに、前記ソース領域及び前記ドレイン領域の前記陥凹部の前記傾斜側壁表面の上に亘って応力誘導誘電体層を形成するステップであって、前記半導体基板の前記上部表面上における前記応力誘導誘電体層の一部が前記チャネル領域に応力を与える、前記応力誘導誘電体層を形成するステップと
    を含む、前記方法。
  12. 前記応力誘導誘電体層の形成前に前記ソース領域及び前記ドレイン領域において前記陥凹部の前記傾斜側壁表面の上に金属シリサイド層を形成するステップをさらに含む、請求項１１に記載の方法。
  13. 前記結晶エッチングが、アンモニア、水酸化テトラメチルアンモニウム、及びこれらの組み合わせからなるグループから選択されたエッチング液を使用するウェット・エッチング・ステップによって実行される、請求項１１又は１２に記載の方法。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7696019B2 (en) * 2006-03-09 2010-04-13 Infineon Technologies Ag Semiconductor devices and methods of manufacturing thereof
US7485524B2 (en) * 2006-06-21 2009-02-03 International Business Machines Corporation MOSFETs comprising source/drain regions with slanted upper surfaces, and method for fabricating the same
US20080237634A1 (en) * 2007-03-30 2008-10-02 International Business Machines Corporation Crystallographic recess etch for embedded semiconductor region
TW200910470A (en) * 2007-05-03 2009-03-01 Dsm Solutions Inc Enhanced hole mobility p-type JFET and fabrication method therefor
US7825003B2 (en) * 2007-06-26 2010-11-02 International Business Machines Corporation Method of doping field-effect-transistors (FETs) with reduced stress/strain relaxation and resulting FET devices
US7851313B1 (en) * 2007-11-09 2010-12-14 Xilinx, Inc. Semiconductor device and process for improved etch control of strained silicon alloy trenches
US7994014B2 (en) * 2008-10-10 2011-08-09 Advanced Micro Devices, Inc. Semiconductor devices having faceted silicide contacts, and related fabrication methods
JP4875115B2 (ja) * 2009-03-05 2012-02-15 株式会社東芝 半導体素子及び半導体装置
US8143131B2 (en) 2009-03-31 2012-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating spacers in a strained semiconductor device
US8093665B2 (en) * 2009-05-18 2012-01-10 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same
US8105887B2 (en) * 2009-07-09 2012-01-31 International Business Machines Corporation Inducing stress in CMOS device
US7994062B2 (en) * 2009-10-30 2011-08-09 Sachem, Inc. Selective silicon etch process
US9299664B2 (en) * 2010-01-18 2016-03-29 Semiconductor Components Industries, Llc Method of forming an EM protected semiconductor die
US8278164B2 (en) 2010-02-04 2012-10-02 International Business Machines Corporation Semiconductor structures and methods of manufacturing the same
US8716091B2 (en) * 2010-03-30 2014-05-06 International Business Machines Corporation Structure for self-aligned silicide contacts to an upside-down FET by epitaxial source and drain
CN102222692B (zh) 2010-04-14 2013-06-12 中国科学院微电子研究所 半导体器件及其制造方法
US8368147B2 (en) * 2010-04-16 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained semiconductor device with recessed channel
US8222673B2 (en) 2010-06-08 2012-07-17 International Business Machines Corporation Self-aligned embedded SiGe structure and method of manufacturing the same
US9184050B2 (en) * 2010-07-30 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Inverted trapezoidal recess for epitaxial growth
US8405155B2 (en) 2010-09-23 2013-03-26 United Microelectronics Corp. Semiconductor structure with gate structure, source/drain region and recess filling with epitaxial layer
DE102010063772B4 (de) * 2010-12-21 2016-02-04 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zum Einbetten einer sigma-förmigen Halbleiterlegierung in Transistoren durch Anwenden einer gleichmäßigen Oxidschicht vor dem Ätzen der Aussparungen
US8669146B2 (en) 2011-01-13 2014-03-11 International Business Machines Corporation Semiconductor structures with thinned junctions and methods of manufacture
CN102709162B (zh) * 2011-03-28 2015-10-14 中芯国际集成电路制造(上海)有限公司 形成锗硅沟道以及pmos晶体管的方法
US8324059B2 (en) 2011-04-25 2012-12-04 United Microelectronics Corp. Method of fabricating a semiconductor structure
US8426284B2 (en) 2011-05-11 2013-04-23 United Microelectronics Corp. Manufacturing method for semiconductor structure
CN102412203A (zh) * 2011-05-13 2012-04-11 上海华力微电子有限公司 一种提高半导体器件应力记忆技术效果的方法
US8481391B2 (en) 2011-05-18 2013-07-09 United Microelectronics Corp. Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure
US8431460B2 (en) 2011-05-27 2013-04-30 United Microelectronics Corp. Method for fabricating semiconductor device
DE102011076695B4 (de) * 2011-05-30 2013-05-08 Globalfoundries Inc. Transistoren mit eingebettetem verformungsinduzierenden Material, das in durch einen Oxidationsätzprozess erzeugten Aussparungen ausgebildet ist
US8975672B2 (en) * 2011-11-09 2015-03-10 United Microelectronics Corp. Metal oxide semiconductor transistor and manufacturing method thereof
US9847225B2 (en) * 2011-11-15 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
CN102544103B (zh) * 2012-01-10 2014-09-03 复旦大学 一种InP反型n沟道场效应管及其制备方法
US10163724B2 (en) * 2012-03-01 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method of manufacturing same
US8841190B2 (en) 2012-03-30 2014-09-23 The Institute of Microelectronics Chinese Academy of Science MOS device for making the source/drain region closer to the channel region and method of manufacturing the same
CN103367151B (zh) * 2012-03-30 2015-12-16 中国科学院微电子研究所 使源/漏区更接近沟道区的mos器件及其制作方法
CN103383962B (zh) * 2012-05-03 2016-06-29 中国科学院微电子研究所 半导体结构及其制造方法
CN103545212B (zh) 2012-07-16 2016-09-21 中国科学院微电子研究所 半导体器件制造方法
US9012999B2 (en) * 2012-08-21 2015-04-21 Stmicroelectronics, Inc. Semiconductor device with an inclined source/drain and associated methods
CN104241357A (zh) * 2013-06-18 2014-12-24 中芯国际集成电路制造(上海)有限公司 一种晶体管、集成电路以及集成电路的制造方法
US10903330B2 (en) 2013-11-27 2021-01-26 General Electric Company Tapered gate electrode for semiconductor devices
US9627480B2 (en) * 2014-06-26 2017-04-18 Globalfoundries Inc. Junction butting structure using nonuniform trench shape
US9287377B2 (en) * 2014-08-04 2016-03-15 Infineon Technologies Ag Semiconductor device and manufacturing method
US9536945B1 (en) * 2015-07-30 2017-01-03 International Business Machines Corporation MOSFET with ultra low drain leakage
CN108807176B (zh) * 2017-05-03 2021-07-13 中芯国际集成电路制造(北京)有限公司 隧穿场效应晶体管及其形成方法
CN113097151A (zh) * 2021-03-31 2021-07-09 浙江大学 GaN器件结构及其制备方法
US20230178621A1 (en) * 2021-12-07 2023-06-08 International Business Machines Corporation Wraparound contact with reduced distance to channel
CN118043972A (zh) * 2022-04-14 2024-05-14 英诺赛科(苏州)半导体有限公司 氮化物基半导体装置及其制造方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4877749A (en) * 1986-02-28 1989-10-31 Polyfet Re Devices, Inc. Method of forming a low loss FET
US5323053A (en) * 1992-05-28 1994-06-21 At&T Bell Laboratories Semiconductor devices using epitaxial silicides on (111) surfaces etched in (100) silicon substrates
US5365531A (en) * 1992-11-24 1994-11-15 Hewlett-Packard Company Apparatus and method for initializing an optical-fiber laser for mode locking
JPH06333954A (ja) * 1993-05-26 1994-12-02 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
US5448579A (en) * 1993-12-09 1995-09-05 Hewlett-Packard Company Polarization independent picosecond fiber laser
US5436925A (en) * 1994-03-01 1995-07-25 Hewlett-Packard Company Colliding pulse mode-locked fiber ring laser using a semiconductor saturable absorber
US5491712A (en) * 1994-10-31 1996-02-13 Lin; Hong Integration of surface emitting laser and photodiode for monitoring power output of surface emitting laser
JPH08340106A (ja) * 1995-06-12 1996-12-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2904090B2 (ja) * 1996-01-10 1999-06-14 日本電気株式会社 単一電子素子
US6097741A (en) * 1998-02-17 2000-08-01 Calmar Optcom, Inc. Passively mode-locked fiber lasers
US6100159A (en) * 1997-11-06 2000-08-08 Advanced Micro Devices, Inc. Quasi soi device
US5972762A (en) * 1998-01-05 1999-10-26 Texas Instruments--Acer Incorporated Method of forming mosfets with recessed self-aligned silicide gradual S/D junction
US6291861B1 (en) * 1998-06-30 2001-09-18 Sharp Kabushiki Kaisha Semiconductor device and method for producing the same
US6292549B1 (en) * 1999-01-13 2001-09-18 Altigen Communications, Inc. Analog caller identification transmission method and apparatus
US6480756B1 (en) * 1999-10-12 2002-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Real-time monitor mechanism for heterogeneous production lines
US6420218B1 (en) * 2000-04-24 2002-07-16 Advanced Micro Devices, Inc. Ultra-thin-body SOI MOS transistors having recessed source and drain regions
US6845108B1 (en) * 2001-05-14 2005-01-18 Calmar Optcom, Inc. Tuning of laser wavelength in actively mode-locked lasers
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
US6660598B2 (en) * 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
US6743669B1 (en) * 2002-06-05 2004-06-01 Lsi Logic Corporation Method of reducing leakage using Si3N4 or SiON block dielectric films
US6746925B1 (en) * 2003-03-25 2004-06-08 Lsi Logic Corporation High-k dielectric bird's beak optimizations using in-situ O2 plasma oxidation
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US6864152B1 (en) * 2003-05-20 2005-03-08 Lsi Logic Corporation Fabrication of trenches with multiple depths on the same substrate
US6794304B1 (en) * 2003-07-31 2004-09-21 Lsi Logic Corporation Method and apparatus for reducing microtrenching for borderless vias created in a dual damascene process
US20050054210A1 (en) * 2003-09-04 2005-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple exposure method for forming patterned photoresist layer
US6939751B2 (en) * 2003-10-22 2005-09-06 International Business Machines Corporation Method and manufacture of thin silicon on insulator (SOI) with recessed channel
US7545001B2 (en) * 2003-11-25 2009-06-09 Taiwan Semiconductor Manufacturing Company Semiconductor device having high drive current and method of manufacture therefor
US7923782B2 (en) * 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors
JP4700295B2 (ja) * 2004-06-08 2011-06-15 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP2006024809A (ja) * 2004-07-09 2006-01-26 Renesas Technology Corp 半導体装置及びその製造方法
US7365015B2 (en) * 2004-07-13 2008-04-29 Lsi Logic Corporation Damascene replacement metal gate process with controlled gate profile and length using Si1-xGex as sacrificial material
US7405131B2 (en) * 2005-07-16 2008-07-29 Chartered Semiconductor Manufacturing, Ltd. Method and structure to prevent silicide strapping of source/drain to body in semiconductor devices with source/drain stressor
US7385258B2 (en) * 2006-04-25 2008-06-10 International Business Machines Corporation Transistors having v-shape source/drain metal contacts
US7485524B2 (en) * 2006-06-21 2009-02-03 International Business Machines Corporation MOSFETs comprising source/drain regions with slanted upper surfaces, and method for fabricating the same

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