JP5324477B2 - 圧力センサ - Google Patents

Description

本発明は、特に、ＭＥＭＳ技術を用いて形成されたピエゾ抵抗型圧力センサに関する。

ＭＥＭＳ（微小電気機械システム：Micro ElectroMechanical System）技術を用いて形成された圧力センサには、ダイアフラムの歪みに応じて抵抗値が変化するピエゾ素子を用いたピエゾ抵抗型圧力センサが知られている。

従来のピエゾ抵抗型圧力センサでは、ピエゾ抵抗の製造上でのばらつき等によりブリッジ抵抗を適切に調整できずに圧力特性の悪化を招き、さらに温度特性の悪化やばらつきが大きくなるといった問題があった。

そして従来では、圧力特性と温度特性の改善の双方を同時に解決したピエゾ抵抗型圧力センサは存在しなかった。
特開昭６１−２６７３７２号公報 特開平１１−６８１１８号公報

そこで本発明は上記従来の課題を解決するためのものであり、特に、従来に比べて、圧力特性と温度特性の改善の双方を可能とした圧力センサを提供することを目的としている。

本発明は、シリコン基板に形成されたダイアフラムと、前記ダイアフラムの歪みに応じて抵抗値が変化する複数のピエゾ素子とを有する圧力センサにおいて、
第１ピエゾ素子と第２ピエゾ素子とが第１出力端子を介して直列接続され、第３ピエゾ素子と第４ピエゾ素子とが第２出力端子を介して直列接続され、前記第１ピエゾ素子と第３ピエゾ素子とが入力端子を介して、及び第２ピエゾ素子と第４ピエゾ素子とがグランド端子を介して、夫々接続されており、
各ピエゾ素子は、ダイアフラムの表面にＰ⁺型半導体層を備えて形成され、前記ダイアフラムが歪んだときに、前記第２ピエゾ素子及び前記第３ピエゾ素子は抵抗値が大きくなるように、また前記第１ピエゾ素子及び前記第４ピエゾ素子は抵抗値が小さくなるように、各ピエゾ素子が形成されており、
各ピエゾ素子の両端には前記Ｐ⁺型半導体層よりドープ量が多く、前記Ｐ⁺型半導体層に比べて抵抗率が小さいＰ⁺⁺型半導体層からなる一対のＰ⁺⁺型配線層が接続されており、各Ｐ⁺⁺型配線層のうち一方の前記Ｐ ⁺⁺ 型配線層は他方の前記Ｐ ⁺⁺ 配線層よりも引き出し長さが長く形成され、ブリッジ抵抗調整のために引き出し長さが長い一方の前記Ｐ ⁺⁺ 型配線層は引き出し長さが短い他方の前記Ｐ ⁺⁺ 配線層よりも幅寸法が大きく形成されており、前記Ｐ⁺⁺型配線層の少なくとも一部は前記ダイアフラムの表面に延出形成されており、
前記ダイアフラムの周囲の前記シリコン基板は圧力が作用しても歪みが生じない固定領域であり、前記固定領域の表面には、前記第１ピエゾ素子と前記第２ピエゾ素子との間、及び第３ピエゾ素子と前記第４ピエゾ素子との間に、夫々、Ｐ⁺型半導体層を備えて構成され、各ピエゾ素子と直列接続されるブリッジ抵抗調整用としての複数の第１調整抵抗が形成され、前記第１出力端子及び第２出力端子は、夫々、各ピエゾ素子と前記第１調整抵抗との間、及び各第１調整抵抗間の複数箇所に設けられており、
さらに前記固定領域の表面には、前記第２ピエゾ素子に回路上最も近い位置に設けられた前記第１出力端子と前記グランド端子との間に、及び、前記第３ピエゾ素子に回路上最も近い位置に設けられた前記第２出力端子と前記入力端子との間に、夫々、Ｐ⁺型半導体層を備えて構成され、前記第２ピエゾ素子及び前記第３ピエゾ素子と直列接続される温度特性調整用としての第２調整抵抗が形成されており、
夫々の前記第１調整抵抗及び夫々の前記第２調整抵抗はともに、一対のＰ ⁺⁺ 型半導体層と、前記Ｐ ⁺⁺ 型半導体層の間に介在するＰ ⁺ 型半導体層とを備えて構成されており、前記Ｐ ⁺ 型半導体層のアスペクト比が前記第１調整抵抗と前記第２調整抵抗とで異なり、夫々の前記第２調整抵抗の抵抗値が、夫々の前記第１調整抵抗よりも大きくされていることを特徴とするものである。

本発明では、前記第２調整抵抗は、前記第２ピエゾ素子と前記グランド端子との間、及び、前記第３ピエゾ素子と前記入力端子との間の夫々に設けられることが好ましい。

また本発明では、前記第２調整抵抗は、前記第１調整抵抗よりも抵抗値が大きいことが好ましい。
上記構成により、従来に比べて、圧力特性と温度特性の双方を改善できる。

本発明の圧力センサでは、従来に比べて、圧力特性と温度特性の双方を改善できる。

図１は、本実施形態における圧力センサの平面図、図２は、第１調整抵抗をＡ−Ａ線に沿って切断し矢印方向から見た部分拡大断面図、図３は本実施形態の圧力センサの回路図、である。なお圧力センサの上面には保護層等が形成されているが、図面上省略している（図３に積層構成を詳しく図示した）。

以下、「Ｐ⁺型半導体層」、「Ｐ⁺⁺型半導体層」という用語を使用する。「Ｐ⁺型半導体層」、及び「Ｐ⁺⁺型半導体層」は共にシリコン基板に例えばホウ素をドープしてなるＰ型半導体を指す。「Ｐ⁺⁺型半導体層」は「Ｐ⁺型半導体層」に比べてドープ量が多く、「Ｐ⁺型半導体層」でのドープ量（不純物濃度）は、１０¹⁸ｃｍ^-3程度であり、一方、「Ｐ⁺⁺型半導体層」でのドープ量（不純物濃度）は、１０²⁰ｃｍ^-3程度である。また、「Ｐ⁺⁺型半導体層」のほうが「Ｐ⁺型半導体層」に比べて抵抗率が小さい。

図１に示す圧力センサ１は絶対圧検知用やゲージ圧検知用等として用いられる。
図１に示す圧力センサ１は、ＳＯＩ（Silicon on Insulator）基板を用いて形成される。ＳＯＩ基板は、第１シリコン基板と第２シリコン基板とが酸化層（例えばＳｉＯ₂）を挟んで積層された構成である。

第１シリコン基板２が上面側で、第２シリコン基板が下面側であり、第２シリコン基板にはキャビティ（凹部）が形成されており、キャビティ上の酸化層及び第１シリコン基板２によりダイアフラム３が形成されている。図１では、ダイアフラム３の領域を点線で示している。ダイアフラム３の周囲は第１シリコン基板２に圧力が作用しても歪みが生じない固定領域４である。

ダイアフラム３は平面視にて矩形状で形成される。ダイアフラム３の各縁部の略中央には、ピエゾ素子Ｂ〜Ｅが形成される。図１，図３に示すように、第１ピエゾ素子Ｂと第２ピエゾ素子Ｃとが第１出力端子（出力パッド）１０を介して直列接続される。また、第３ピエゾ素子Ｄと第４ピエゾ素子Ｅとが第２出力端子（出力パッド）１１を介して直列接続される。

第１ピエゾ素子Ｂと第３ピエゾ素子Ｄは入力端子（入力パッド）１２を介して、及び、第２ピエゾ素子Ｃと第４ピエゾ素子Ｅはグランド端子（グランドパッド）１３を介して、夫々接続される。

図１に示すように、上記した第１出力端子（出力パッド）１０、第２出力端子（出力パッド）１１、入力端子（入力パッド）１２、及びグランド端子（グランドパッド）１３はいずれも固定領域４の表面に形成されている。

第１出力端子（出力パッド）１０、第２出力端子（出力パッド）１１、入力端子（入力パッド）１２、グランド端子（グランドパッド）１３及び各パッドから延出する接続配線はＡｌやＡｕ等の良導体のメッキ層やスパッタ層で形成される。

各ピエゾ素子Ｂ〜Ｅはダイアフラム３の表面にＰ⁺型半導体層を備えて形成される。図１に示す実施形態では、各ピエゾ素子Ｂ〜Ｅは、３本のＰ⁺型半導体層２０が間隔を空けて並設され、各Ｐ⁺型半導体層２０が、Ｐ⁺⁺半導体層２１にて連結されたミアンダ形状で形成される。各Ｐ⁺型半導体層２０は、細長形状で形成される。

各ピエゾ素子Ｂ〜Ｅを構成するＰ⁺型半導体２０の長手方向の向きは、ダイアフラム３が圧力を受けて歪んだときに、第２ピエゾ素子Ｃ及び第３ピエゾ素子Ｄは抵抗値が大きくなるように、また第１ピエゾ素子Ｂ及び第４ピエゾ素子Ｅは抵抗値が小さくなるように、規制されている。
各ピエゾ素子Ｂ〜Ｅの抵抗値（歪みのないとき）は、３〜７ｋΩ程度である。

図１に示すように、ミアンダ形状で形成された各ピエゾ素子Ｂ〜Ｅの両端には、Ｐ⁺⁺型半導体層からなる一対のＰ⁺⁺型配線層２５，２６が接続されている。各Ｐ⁺⁺型配線層２５，２６は、ブリッジ抵抗調整のためにアスペクト比が規制されている。一対のＰ⁺⁺型配線層２５，２６のうち一方のＰ⁺⁺型配線層２５は他方のＰ⁺⁺型配線層２６よりもダイアフラム３の端からダイアフラム３の中心方向へ離れた側のピエゾ素子Ｂ〜Ｅの端部に接続されるため引き出し長さが長くなる。また図１のようにＰ⁺⁺型配線層２５の幅寸法はＰ⁺⁺型配線層２６の幅寸法よりも大きく形成されている。各Ｐ⁺⁺型配線層２５，２６の抵抗値は、１２０〜２５０Ω程度である。

図１に示すように少なくとも一方のＰ⁺⁺型配線層２５の一部は、ダイアフラム３の表面に延出して形成されている。

図１，図３に示すように、圧力を受けても歪まない固定領域４の表面には、第１ピエゾ素子Ｂと第２ピエゾ素子Ｃとの接続配線間、及び第３ピエゾ素子Ｄと第４ピエゾ素子Ｅとの接続配線間に夫々２個ずつ、Ｐ⁺型半導体層を備えて構成され、各ピエゾ素子Ｂ〜Ｅと直列接続されるブリッジ抵抗調整用としての第１調整抵抗２８が形成されている。各第１調整抵抗２８の抵抗値は、３０〜４０Ω程度である。

図１，図３に示すように、第１出力端子（出力パッド）１０は、第１ピエゾ素子Ｂと一方の第１調整抵抗２８との接続配線間、第２ピエゾ素子Ｃと他方の第１調整抵抗２８との接続配線間、及び各第１調整抵抗２８の接続配線間の夫々に設けられる。すなわち第１出力端子（出力パッド）１０は合計で３個設けられる。

また、図１，図３に示すように、第２出力端子（出力パッド）１１は、第３ピエゾ素子Ｄと一方の第１調整抵抗２８との接続配線間、第４ピエゾ素子Ｅと他方の第１調整抵抗２８との接続配線間、及び各第１調整抵抗２８の接続配線間の夫々に設けられる。すなわち第２出力端子（出力パッド）１１は合計で３個設けられる。

外部回路（図示しない）と、どの第１出力端子１０及び第２出力端子１１とを接続するかを、ブリッジ抵抗調整の観点から適宜選択できる。なお、いずれか一つの第１出力端子１０及び第２出力端子１１を選択する以外に、２つの出力端子１０、１１間を短絡させることで、その間に位置する第１調整抵抗２８を不使用にしてブリッジ抵抗調整を行うことも出来る。本実施形態では、第１出力端子１０及び第２出力端子１１の接続選択に基づくブリッジ抵抗調整では調整しきれない微調整を上記したＰ⁺⁺型配線層２５，２６のアスペクト比の調整にて行っている。

第１調整抵抗２８は、図２に示す断面構造で形成される。図２に示すように、第１シリコン基板２の表面２ａ下には、例えばホウ素がドープされて、Ｐ⁺⁺型半導体層３５，３５と、Ｐ⁺⁺型半導体層３５の間に介在するＰ⁺型半導体層３６とが形成される。例えば、Ｐ⁺⁺型半導体層３５は平面視にて略矩形状であり、Ｐ⁺型半導体層３６は平面視にてＰ⁺⁺型半導体層３５間の隙間に細長形状にて形成される。

Ｐ⁺型半導体層３６上及びＰ⁺⁺型半導体層３５上には絶縁層４０が形成される。絶縁層４０は例えば２層構造であり、下層４１が例えばＳｉＯ₂で、上層４２が例えばリンケイ酸ガラス（ＰＳＧ）で形成される。絶縁層４０にはＰ⁺⁺型半導体層３５と対向する位置にコンタクトホール４０ａが形成され、コンタクトホール４０ａに例えばＡｌより成る一対のパッド４３が形成される。例えばパッド４３は平面視にて略矩形状で形成される。コンタクトホール４０ａ、及びパッド４３までの配線部上には例えばＳｉ₃Ｎ₄よりなる保護層４４が形成される。

第１調整抵抗２８は、Ｐ⁺型半導体層３６、Ｐ⁺⁺型半導体層３５、及びパッド４３より構成される。Ｐ⁺⁺型半導体層３５は、Ｐ⁺型半導体層３６よりも抵抗値が小さいため、図２に示す構造とすることでパッド４３との接触抵抗を小さくできる。第１調整抵抗２８のパッド４３，４３間の抵抗値は、第１調整抵抗２８で最も抵抗値が大きいＰ⁺型半導体層３６の抵抗値が支配的となっている。

さらに本実施形態では図１，図３に示すように、圧力を受けても歪まない固定領域４の表面には、第２ピエゾ素子Ｃとグランド端子（グランドパッド）１３との接続配線間、及び第３ピエゾ素子Ｄと入力端子（入力パッド）１２との接続配線間に、夫々、１個ずつ、Ｐ⁺型半導体層を備えて構成され、第２ピエゾ素子Ｃ及び第３ピエゾ素子Ｄと直列接続される温度特性調整用の第２調整抵抗３０が形成されている。

第２調整抵抗３０の抵抗値は、３５〜４５Ω程度である。第２調整抵抗３０の抵抗値は第１調整抵抗２８の抵抗値より大きいことが好ましい。第２調整抵抗３０の構造も図２に示す第１調整抵抗２８の構造と同じだが、例えば、図２に示すＰ⁺型半導体層３６のアスペクト比を調整して、第２調整抵抗３０の抵抗値を、第１調整抵抗２８の抵抗値より大きくなるよう調整する。

第２調整抵抗３０を、ダイアグラム３が圧力を受けて歪んだときに抵抗値が増大する第２ピエゾ素子Ｃとグランド端子１３の接続配線間、及び第３ピエゾ素子Ｄと入力端子１２の接続配線間に挿入することで温度特性が従来よりも改善することがわかっている。
本実施形態における圧力センサ１は、以下の点に特徴的部分がある。

Ａ．図３のブリッジ回路を構成する４つのピエゾ素子Ｂ〜Ｅが、Ｐ⁺型半導体層２０を用いて構成され、 ダイアフラム３が歪んだときに、第２ピエゾ素子Ｃ及び第３ピエゾ素子Ｄは抵抗値が大きくなるように、また第１ピエゾ素子Ｂ及び第４ピエゾ素子Ｅは抵抗値が小さくなるように、各ピエゾ素子Ｂ〜Ｅが配置されている。

Ｂ．各ピエゾ素子Ｂ〜Ｅの両端には、一対のＰ⁺⁺型配線層２５，２６が接続されている。Ｐ⁺⁺型配線層２５，２６はブリッジ抵抗調整のためにアスペクト比が規制されている。またＰ⁺⁺型配線層の少なくとも一部はダイアフラム３の表面にまで延出して形成されている。

Ｃ．圧力を受けても歪まない固定領域４の表面には、Ｐ⁺型半導体層を備えて構成されるブリッジ抵抗調整用としての第１調整抵抗２８が設けられる。第１調整抵抗２８は、第１ピエゾ素子Ｂと第２ピエゾ素子Ｃとの接続配線間、及び第３ピエゾ素子Ｄと第４ピエゾ素子Ｅとの接続配線間に、夫々、複数個ずつ設けられる。また、第１出力端子１０及び第２出力端子１１は、夫々、各ピエゾ素子と第１調整抵抗２８との間、及び各第１調整抵抗２８間の複数箇所に設けられる。ブリッジ抵抗調整のために、適宜、どの出力端子１０，１１と外部回路とを接続するかを選択できる。

Ｄ．圧力を受けても歪まない固定領域４の表面には、ダイアフラム３が圧力を受けて歪んだときに抵抗値が増大する第２ピエゾ素子Ｃとグランド端子（グランドパッド）１３との接続配線間、及び第３ピエゾ素子Ｄと入力端子（入力パッド）１２との接続配線間に、夫々、１個ずつ、温度特性調整用の第２調整抵抗３０が設けられている。

上記したＡ〜Ｄの特徴的部分を備えることで、従来に比べて、ブリッジ抵抗を適切に調整できて圧力特性を改善できる。さらに温度特性の改善も可能となる。

ブリッジ抵抗については、圧力が作用しないとき各出力端子１０，１１から中点電位が得られ、圧力０ｋＰａのとき出力値がゼロとなるように調整したい。これにより圧力特性を改善できる。当然のことながら、図３に示す全てのブリッジ回路構成を含めてブリッジ抵抗が決定されるわけであるが、本実施形態では特に、上記Ｃ．に示したように、Ｐ⁺型半導体層を備えて構成される第１調整抵抗２８及び出力端子１０、１１を、圧力を受けても歪まない固定領域４の表面に複数箇所設けて、複数ある出力端子１０，１１の外部回路との接続選択によりブリッジ抵抗を調整できるようにしている。

また、ピエゾ素子Ｂ〜Ｅはダイアフラム３の表面に形成されるため、ピエゾ素子Ｂ〜Ｅへの配線の一部は必ずダイアフラム３の表面に延出する。よってピエゾ素子Ｂ〜Ｅを構成するＰ⁺型半導体層で配線層を形成してしまうとダイアフラム３の歪みによりＰ＋型半導体層から成る配線層が伸縮したときに配線層に起因するブリッジ抵抗変化が大きくなる。しかもＰ⁺型半導体層はＰ⁺⁺型半導体層よりも出力変化率（％／ＦＳ）（絶対値）が大きく、配線層としてＰ⁺型半導体層を用いると温度特性も悪化しやすい。

これに対して本実施形態では、上記Ｂ．で示したように、各ピエゾ素子Ｂ〜Ｅには一対のＰ⁺⁺型配線層２５，２６が接続されている。Ｐ⁺⁺型配線層２５，２６は、ピエゾ素子Ｂ〜Ｅを構成するＰ⁺型半導体層より抵抗率が小さく、ピエゾ素子Ｂ〜Ｅと共にＰ⁺⁺型配線層２５，２６が伸縮してもＰ⁺⁺型配線層２５，２６に起因するブリッジ抵抗変化を小さくできる。また、温度特性も改善できる。

本実施形態では、上記Ｄ．に示したように、Ｐ⁺型半導体層を備える温度特性調整用の第２調整抵抗３０をブリッジ回路内に用いる。第２調整抵抗３０を、ダイアフラム３が圧力を受けて歪んだときに抵抗値が増大する第２ピエゾ素子Ｃとグランド端子（グランドパッド）１３との接続配線間、及び第３ピエゾ素子Ｄと入力端子（入力パッド）１２との接続配線間に、夫々、１個ずつ設けることで、温度特性を、第２調整抵抗３０をブリッジ回路内に設けない構成に比べて改善できることが後述する実験によりわかっている。

また例えば、第２調整抵抗３０を、４個設けて、各ピエゾ素子Ｂ〜Ｅと直列接続させた構成や、第２調整抵抗３０を、ダイアフラム３が圧力を受けて歪んだときに抵抗値が低下する第１ピエゾ素子Ｂ及び第４ピエゾ素子Ｅと直列接続させると、温度特性と圧力特性の双方を適切に改善できないことがわかっている。

本実施形態では、温度補償回路やオフセット回路等を別に設けずとも、図１，図３に示したブリッジ回路構成を用いることで、圧力特性及び温度特性の改善の双方を可能としたのである。

なお、第２調整抵抗３０についてはスペースに余裕があれば、第２ピエゾ素子Ｃに回路上最も近い位置に設けられた第１出力端子１０と第２ピエゾ素子Ｃとの間、及び第３ピエゾ素子Ｄに回路上最も近い位置に設けられた第２出力端子１１と第３ピエゾ素子Ｄとの間に設けることも出来る。ただし図１，図３に示す配置とすることが限られたスペース内に効率よい配置となり好適である。

図１，図３に示すブリッジ回路構成を備える圧力センサ（実施例）と、図１，図３に示すブリッジ回路構成のうち、第２調整抵抗３０が設けられていないブリッジ回路構成を備える圧力センサ（比較例１）を製造した。

各ピエゾ素子Ｂ〜Ｅの抵抗値は６ｋΩ、Ｐ⁺⁺型配線層２５の抵抗値は１９０Ω、Ｐ⁺⁺型配線層２６の抵抗値は１６２Ω、Ｐ⁺⁺型配線層２５，２６の合計抵抗値は２５２Ω、第１調整抵抗２８の抵抗値は、３５．５Ω、第２調整抵抗３０の抵抗値は、４０．３Ωであった。

図４は、実施例及び比較例１における圧力と出力値との関係を示すグラフ、図５は実施例及び比較例１における温度特性のグラフである。なお図４に示す実験は、２５℃で行った。

図４に示すように実施例では、圧力がゼロのときに、出力値がゼロとなるようにブリッジ抵抗が調整されている。一方、第２調整抵抗３０を設けない比較例１の出力特性は、実施例の出力特性からシフトしていることがわかった。

また図５に示すように、実施例は比較例に比べて出力変化率（絶対値）が小さく、温度特性が改善されていることがわかった。

次に、ブリッジ回路を構成する各ピエゾ素子Ｂ〜Ｅに第２調整抵抗３０を直列接続した構成、すなわち第２調整抵抗３０を４個設けた構成（比較例２）での圧力と出力値との関係、及び、温度特性を調べた。なお図６、図７には、図４、図５で示した実施例の圧力特性及び温度特性も併せて図示した。

図６に示す第２調整抵抗３０を４個設けた比較例２の圧力特性は、図４の比較例１と同じになった。すなわち中点電位が得られるようにブリッジ抵抗を適切に調整できておらず圧力特性を改善できていないことがわかった。

また図７に示すように第２調整抵抗３０を４個設けた比較例２の温度特性も、図５の比較例１とほぼ同じになり、温度特性を改善できていないことがわかった。

次に、ダイアフラム３に圧力が作用してダイアフラム３が歪んだときに、抵抗値が小さくなる第１ピエゾ素子Ｂ及び第４ピエゾ素子Ｅに第２調整抵抗３０を直列接続した構成（比較例３）での圧力と出力値との関係、及び温度特性を調べた。なお図８、図９には、図４、図５で示した実施例の圧力特性も併せて図示した。

図８に示す第２調整抵抗３０を実施例とは別のピエゾ素子に直列接続した比較例３の圧力特性は、実施例の圧力特性よりも大きくシフトしてしまい、圧力特性を改善できていないことがわかった。また図９に示す第２調整抵抗３０を実施例とは別のピエゾ素子に直列接続した比較例３では、図５や図７に示す比較例１及び比較例２と同様に出力変化率が非常に大きく温度特性を改善できないことがわかった。

続いて、実施例の圧力センサ１を用いて、図１に示すＰ⁺⁺型配線層２５，２６のアスペクト比を変えて、Ｐ⁺⁺型配線層２５，２６の抵抗値を変化させたときの圧力と出力値との関係を調べた。その実験結果が図８に示されている。図８に示す４８Ω（１９８Ω−１５０Ω）、６８Ω（１９８Ω−１３０Ω）、８８Ω（１９８Ω−１１０Ω）は、Ｐ⁺⁺型配線層２５，２６の抵抗値差である。

図８に示すように、圧力特性はＰ⁺⁺型配線層２５，２６のアスペクト比を変ることで変化することがわかった。よって、Ｐ⁺⁺型配線層２５，２６のアスペクト比の調整によりブリッジ抵抗を適切に調整できることがわかった。

本実施形態における圧力センサの平面図、 第１調整抵抗をＡ−Ａ線に沿って切断し矢印方向から見た部分拡大断面図、 本実施形態の圧力センサの回路図、 図１，図３に示すブリッジ回路構成を備える圧力センサ（実施例）と、図１，図３に示すブリッジ回路構成のうち、第２調整抵抗３０が設けられていないブリッジ回路構成を備える圧力センサ（比較例１）における圧力と出力値との関係を示すグラフ、 実施例及び比較例１における温度特性のグラフ、 ブリッジ回路を構成する各ピエゾ素子Ｂ〜Ｅに第２調整抵抗を直列接続した構成、すなわち第２調整抵抗３０を４個設けた構成（比較例２）、及び実施例における圧力と出力値との関係を示すグラフ、 実施例及び比較例２における温度特性のグラフ、 ダイアフラムに圧力が作用してダイアフラムが歪んだときに、抵抗値が小さくなる第１ピエゾ素子Ｂ及び第４ピエゾ素子Ｅに第２調整抵抗を直列接続した構成（比較例３）、及び実施例における圧力と出力値との関係を示すグラフ、 実施例及び比較例３における温度特性のグラフ、 実施例の圧力センサを用いて、図１に示すＰ⁺⁺型配線層２５，２６のアスペクト比を変えて、Ｐ⁺⁺型配線層２５，２６の抵抗値を変化させたときの圧力と出力値との関係を示すグラフ、

符号の説明

１ 圧力センサ
２ 第１シリコン基板
３ ダイアフラム
４ 固定領域
１０ 第１出力端子（出力パッド）
１１ 第２出力端子（出力パッド）
１２ 入力端子（入力パッド）
１３ グランド端子（グランドパッド）
２０、３６ Ｐ⁺型半導体層
２１、３５ Ｐ⁺⁺半導体層
２５、２６ Ｐ⁺⁺型配線層
２８ 第１調整抵抗
３０ 第２調整抵抗
４０ 絶縁層
４３ パッド
４４ 保護層
Ｂ〜Ｅ ピエゾ素子

Claims (3)

1. シリコン基板に形成されたダイアフラムと、前記ダイアフラムの歪みに応じて抵抗値が変化する複数のピエゾ素子とを有する圧力センサにおいて、
   第１ピエゾ素子と第２ピエゾ素子とが第１出力端子を介して直列接続され、第３ピエゾ素子と第４ピエゾ素子とが第２出力端子を介して直列接続され、前記第１ピエゾ素子と第３ピエゾ素子とが入力端子を介して、及び第２ピエゾ素子と第４ピエゾ素子とがグランド端子を介して、夫々接続されており、
   各ピエゾ素子は、ダイアフラムの表面にＰ⁺型半導体層を備えて形成され、前記ダイアフラムが歪んだときに、前記第２ピエゾ素子及び前記第３ピエゾ素子は抵抗値が大きくなるように、また前記第１ピエゾ素子及び前記第４ピエゾ素子は抵抗値が小さくなるように、各ピエゾ素子が形成されており、
   各ピエゾ素子の両端には前記Ｐ⁺型半導体層よりドープ量が多く、前記Ｐ⁺型半導体層に比べて抵抗率が小さいＰ⁺⁺型半導体層からなる一対のＰ⁺⁺型配線層が接続されており、各Ｐ⁺⁺型配線層のうち一方の前記Ｐ ⁺⁺ 型配線層は他方の前記Ｐ ⁺⁺ 配線層よりも引き出し長さが長く形成され、ブリッジ抵抗調整のために引き出し長さが長い一方の前記Ｐ ⁺⁺ 型配線層は引き出し長さが短い他方の前記Ｐ ⁺⁺ 配線層よりも幅寸法が大きく形成されており、前記Ｐ⁺⁺型配線層の少なくとも一部は前記ダイアフラムの表面に延出形成されており、
   前記ダイアフラムの周囲の前記シリコン基板は圧力が作用しても歪みが生じない固定領域であり、前記固定領域の表面には、前記第１ピエゾ素子と前記第２ピエゾ素子との間、及び第３ピエゾ素子と前記第４ピエゾ素子との間に、夫々、Ｐ⁺型半導体層を備えて構成され、各ピエゾ素子と直列接続されるブリッジ抵抗調整用としての複数の第１調整抵抗が形成され、前記第１出力端子及び第２出力端子は、夫々、各ピエゾ素子と前記第１調整抵抗との間、及び各第１調整抵抗間の複数箇所に設けられており、
   さらに前記固定領域の表面には、前記第２ピエゾ素子に回路上最も近い位置に設けられた前記第１出力端子と前記グランド端子との間に、及び、前記第３ピエゾ素子に回路上最も近い位置に設けられた前記第２出力端子と前記入力端子との間に、夫々、Ｐ⁺型半導体層を備えて構成され、前記第２ピエゾ素子及び前記第３ピエゾ素子と直列接続される温度特性調整用としての第２調整抵抗が形成されており、
   夫々の前記第１調整抵抗及び夫々の前記第２調整抵抗はともに、一対のＰ ⁺⁺ 型半導体層と、前記Ｐ ⁺⁺ 型半導体層の間に介在するＰ ⁺ 型半導体層とを備えて構成されており、前記Ｐ ⁺ 型半導体層のアスペクト比が前記第１調整抵抗と前記第２調整抵抗とで異なり、夫々の前記第２調整抵抗の抵抗値が、夫々の前記第１調整抵抗よりも大きくされていることを特徴とする圧力センサ。
2. 前記第２調整抵抗は、前記第２ピエゾ素子と前記グランド端子との間、及び、前記第３ピエゾ素子と前記入力端子との間の夫々に設けられる請求項１記載の圧力センサ。
3. 前記第１調整抵抗は、前記第１ピエゾ素子と前記第２ピエゾ素子との間、及び第３ピエゾ素子と前記第４ピエゾ素子との間にのみ設けられ、
   前記第２調整抵抗は、前記第２ピエゾ素子に回路上最も近い位置に設けられた前記第１出力端子と前記グランド端子との間に、及び、前記第３ピエゾ素子に回路上最も近い位置に設けられた前記第２出力端子と前記入力端子との間にのみ設けられ、
   前記第１ピエゾ素子と入力端子との間、及び前記第４ピエゾ素子と前記グラン端子との間が直接配線されている請求項１又は２に記載の圧力センサ。

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