JP5306497B2 - 電子素子キャリア - Google Patents

電子素子キャリア Download PDF

Info

Publication number
JP5306497B2
JP5306497B2 JP2012023947A JP2012023947A JP5306497B2 JP 5306497 B2 JP5306497 B2 JP 5306497B2 JP 2012023947 A JP2012023947 A JP 2012023947A JP 2012023947 A JP2012023947 A JP 2012023947A JP 5306497 B2 JP5306497 B2 JP 5306497B2
Authority
JP
Japan
Prior art keywords
tie bar
conductor
lead
electronic element
element carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012023947A
Other languages
English (en)
Other versions
JP2012089897A (ja
Inventor
絵美 向井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2012023947A priority Critical patent/JP5306497B2/ja
Publication of JP2012089897A publication Critical patent/JP2012089897A/ja
Application granted granted Critical
Publication of JP5306497B2 publication Critical patent/JP5306497B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、電子素子が搭載される基板またはパッケージ等の電子素子キャリアに関し、外部回路とリード端子を介して導通される電子素子キャリアに関する。
従来、半導体チップを搭載するパッケージ本体にリードの一端が接合され、リードの他端にセラミックタイバーが接合されたフラットタイプのセラミックパッケージがあった。絶縁性のセラミックタイバーによってリードの他端を支持することにより、アセンブル状態で動作試験ができるというものである(例えば、特許文献1参照)。
実開平5−67012号公報
上記従来のセラミックタイバーを有するセラミックパッケージをアセンブル状態で動作確認を行なう際は、リードに検査装置のプローブ等を直接接触させて行なうことができる。しかしながら、リードにプローブ等を接触させる際に、リードに曲がりや撓み等の変形が生じたり、リード表面にプローブ等との擦れによる傷が付いたりするという問題点が発生する場合があった。
また、リードが変形したりした場合、プローブとの接触を一定のものとするのが困難になり、測定値に誤差が生じてしまう場合があった。
本発明は、上記問題点に鑑みてなされたものであり、その目的は搭載された電子素子の動作確認を容易に正確に行なえる電子素子キャリアを提供することにある。
本発明の電子素子キャリアは、電子素子を搭載するための基体と、前記基体に一端が接合されたリードと、前記リードの他端に接合されたタイバーとを具備し、前記タイバーは、その表面に前記リードと接続され、且つ、前記リードの接続部と異なる部位まで延出された導体を有しており、前記導体は、前記リードが接続される前記タイバーの表面と、該表面と対向する面との間の側面に設けられたキャスタレーション導体部を有しているとともに、前記タイバーの側面に前記タイバーをチャックするための突起が形成されていることを特徴とする。
本発明の電子素子キャリアによれば、タイバーに設けられ、リードの接続部と異なる部位まで延出された導体にプローブ等を接触させることにより動作確認を行なうことができる。これによって、従来のようにリードにプローブ等を接触させずに済むので、リードに曲がりや撓み等の変形が生じたり、リード表面にプローブ等との擦れによる傷が付いたりするという従来の問題点を解決することができる。また、リードに変形が生じたとしても、プローブとの接触を一定のものとし、より正確な測定を行なうことができる。
(a)は、本発明の電子素子キャリアについての一実施形態を示す平面図であり、(b)は(a)に示す電子素子キャリアのX−X’線における断面図であり、(c)は(a)に示す電子素子キャリアのタイバーを裏面から見た平面図である。 (a),(b)はそれぞれ電子素子キャリアのタイバーの実施の形態の他の例を示し、タイバーを裏面から見た平面図である。 図3は、本発明の電子素子キャリアについての実施形態の他の例を示す平面図である。
本発明の電子素子キャリアについて、以下に詳細に説明する。
図1(a)は、本発明の電子素子キャリアの一実施形態を示す平面図であり、図1(b)は図1(a)に示す電子素子キャリアのX−X’線における断面図であり、図1(c)は図1(a)に示す電子素子キャリアのタイバーを裏面から見た平面図である。また、図2(a),図2(b)はそれぞれ電子素子キャリアのタイバーの実施の形態の他の例を示し、タイバーを裏面から見た平面図である。図3は、本発明にかかる電子素子キャリアについて一実施形態の他の例を示す平面図である。
図中、1は基体、2はリード、3はタイバー、3aはタイバー3の表面、3bはタイバー3の表面3aと対向する面(裏面)、3cはタイバー3の一方側面、3dはタイバー3の他方側面、3eは貫通孔、3fは突起、4はタイバー3に設けられた導体、4aは導体4のスルーホール導体部、4bは導体4の接続パッド、4cは導体4のキャスタレーション導体部、5は基体1に搭載される電子素子を示す。なお、図1(a),図1(c),図2(a),図2(b),図3において、分り易くするために導体4および配線導体1cにはクロスハッチングを付した。また、図1(c),図2(a),図2(b)の紙面下方側に基体1が配置されるが、リード2の途中から省略して図示していない。
本発明の電子素子キャリアは、電子素子5が表面に搭載される基体1と、基体1に一端が接合され、基体1に設けられた配線導体1cに電気的に接続されたリード2と、リード2の他端に接合されたタイバー3とを具備している。
タイバー3は、その表面3aに導体4を有しており、リード2の他端(タイバー3側)は導体4と電気的に接続される。導体4は、タイバー3のリード2が接続される部位と、タイバー3のリード2が接続される部位より異なる部位まで延出された部位とを有する。異なる部位とは、例えば、タイバー3のリード2が接続される部位と異なるタイバー3の表面3a、裏面3b、側面3cまたは側面3d等のタイバー3の外部に露出する面を意味する。例えば、図1においては、導体4はタイバー3の裏面3bに設けられた接続パッド4bまで延出されている。
基体1は、絶縁体(誘電体)や金属等からなる。例えば、図1は、いわゆるパッケージ形態の基体1を示し、基体1は金属から成る底板1aおよび絶縁体から成る側壁1bとから構成されている。また、図3は、いわゆる基板形態の基体1を示しており、この場合は、基体1は絶縁体で形成されている。リード2が接続される箇所は、絶縁体に取り囲まれた配線導体1aが配置され、配線導体1a同士は絶縁体によって絶縁されている。
基体1の絶縁体部分は、例えば、アルミナ(Al)質セラミックス,窒化アルミニウム(AlN)質セラミックス,ムライト(3Al・2SiO)質セラミックス等のセラミックス、樹脂またはガラス等を用いることができる。
基体1がパッケージ形態である場合、好ましくは、リード2が接続される側壁1bはセラミックスによって形成されるのがよい。すなわち、樹脂やガラス等の他の誘電体材料に比べ気密信頼性が高いセラミックスを用いることでパッケージ内部の気密信頼性を向上さ
せることができる。
側壁1bは、従来周知のセラミックグリーンシート積層法を用いれば所定の寸法精度に好適に形成できる。
例えば、側壁1bがAl質セラミックスからなる場合は、Al,酸化珪素(SiO),酸化マグネシウム(MgO),酸化カルシウム(CaO)等の原料粉末に適当な有機バインダ,溶剤,可塑剤,分散剤等を混合添加してペースト状とし、ドクターブレード法やカレンダーロール法を採用することによって側壁1bとなるセラミックグリーンシート(セラミック生シート)を形成する。
しかる後に、側壁1bのリード2の一端が接合される面に配線導体1cとなるタングステン(W),モリブデン(Mo),マンガン(Mn)等の金属粉末に適当なバインダ,溶剤を混合してなる導体ペーストを、セラミックグリーンシートの所定位置にスクリーン印刷法等によって所定パターンに印刷塗布することによって、側壁1bのリード2の一端が接合される面に配線導体1cとなる導体ペースト層を形成するのがよい。
このようなセラミックグリーンシートに側壁1bの外形と成る適当な打ち抜き加工を施した後に、このグリーンシートを複数枚積層し、約1600℃の温度で焼成することによって側壁1bが作製される。
セラミックグリーンシート積層法によって形成されることによって、容易に所定形状の側壁1bを形成することができ、製造効率の良い側壁1bを提供することができる。
基体1が図3に示すような基板形態であり、基体1がセラミックスによって形成される場合も、上記と同様の方法によって基体1を作製することができる。
また、側壁1bに組み合わされる底板1aには、金属,セラミックス,ガラスまたは樹脂等を用いることができる。
なお、底板1aは、好ましくは、金属からなるのがよい。この構成により、底板1aの熱伝導率を高いものとして、底板1aに搭載される電子素子5から発生する熱を効率良く外部に熱放散させることが可能となる。底板1aとなる金属としては、例えば、銅(Cu)−タングステン(W),銅(Cu)−モリブデン(Mo),鉄(Fe)−ニッケル(Ni)−コバルト(Co)合金,ステンレス鋼(SUS),銅(Cu)等があげられる。底板1aが金属からなる場合、底板1aは金属のインゴットを圧延加工やプレス加工,切削加工等の金属加工を施すことにより所定形状に作製される。
別々に準備された底板1aと側壁1bとは、この底板1aの上面に銀(Ag)−銅(Cu)ロウ等の接合材を介して側壁1bを接合する。この場合、底板1aと側壁1bとの接合は底板1a上面と側壁1bの下面とを、底板1a上面に敷設したプリフォーム状のAg−Cuロウ等のロウ材を介して接合される。
なお、底板1aと側壁1bとを同じ材質としてもよく、これらが一体に形成されていてもよい。例えば、セラミックス,ガラス,樹脂等によって一体成形した場合、リード2が接続される配線導体1c周囲の絶縁も問題ない。
また、基体1がセラミックスやガラスから成る場合、配線導体1cは、薄膜形成法によって形成されていてもよく、その場合、配線導体1cは窒化タンタル(TaN)、ニクロム(Ni−Cr合金)、チタン(Ti)、パラジウム(Pd)、白金(Pt)等から形
成される。
また、基体1が樹脂から成る場合、配線導体1cは、Cu等の金属層から成り、従来周知のメッキ法等によって被着形成される。
リード2は、鉄(Fe)−ニッケル(Ni)−コバルト(Co)合金,Fe−Ni合金,Cu等の従来周知の導電性材料からなる。
特に、リード2には、抵抗率の小さいCuを用いることが望ましい。また、その表面に耐蝕性に優れかつロウ材との濡れ性に優れる金属、例えば厚み0.5〜9μmのNi層と、厚さ0.5〜5μmの金(Au)層とを順次メッキ法により被着させておくのがよく、リード2が酸化腐食するのを有効に防止できるとともに、リード2を基体1およびタイバー3に強固に接合することができる。
このような電子素子キャリアに電子素子5を搭載した後、延出された導体4部分に、プローブ等を接触させ電流を流すことにより、リード2を介して電子素子5の動作確認等を行なうことができる。タイバー3に形成された導体4部分にプローブ等を接触させるので、リード2部分に接触させるよりもプローブ等を確実に接触させることができる。また、リード2に変形が生じたとしても、導体4部分であれば、より確実に接触させることができる。
なお、導体4をリード2の接続部と異なる部位まで延出させ、タイバー3の裏面3bまで延出させた例を図1〜図3に示す。言うまでも無く、図1〜図3は一例であって、これに限ることはない。
例えば、図1〜図3においては、導体4は、導体4のリード2が接続される表面4aから、表面4aと対向する裏面4bにかけて延出されている。表面4aから裏面4bにかけては、図1および図3に示すように、スルーホール導体部4a(ビアホール導体4a)を設けたり、図2に示すように、タイバー3のリード2の長さ方向と交わる一方側面3cおよび/または他方側面3dにキャスタレーション導体部4c等を引き回すことによって延出させたりすることができる。
導体4は、裏面4bに延出する他にも、例えば、表面4aのリード2が接続される部位よりも外側まで延出させ、そこに設けられた接続パッドに接続してもよい。また、側面3c,3dにかけて延出させてもよい。
図1〜図3において、タイバー3は絶縁体からなり、複数本のリード2を互いに絶縁させた状態で支持する機能を有する。タイバー3となる絶縁体としては、例えば、Al質セラミックス,AlN質セラミックス,3Al・2SiO質セラミックス等のセラミックス,樹脂またはガラス等を用いることができる。
図1〜図3においては、タイバー3はセラミックスによって形成されている例を示しており、タイバー3の表面3aのリード2接合部等の所定位置には導体4が形成されている。なお、図1〜図3において、分り易くするため導体4の形成部にはクロスハッチを施している。
例えば、タイバー3がAl質セラミックスからなる場合は、Al,SiO,MgO,CaO等の原料粉末に適当な有機バインダ,溶剤,可塑剤,分散剤等を混合添加してペースト状とし、ドクターブレード法やカレンダーロール法を採用することによって側壁1bとなるセラミックグリーンシート(セラミック生シート)を形成する。
しかる後に、導体4となるW,Mo,Mn等の金属粉末に適当なバインダ,溶剤を混合してなる導体ペーストを、セラミックグリーンシートの所定位置にスクリーン印刷法,スルーホール導体(ビアホール導体)形成法,キャスタレーション導体形成法等によって所定パターンに塗布することによって、タイバー3の所定の箇所に導体4となる導体ペースト層を形成するのがよい。
このようなセラミックグリーンシートにタイバー3の外形と成る適当な打ち抜き加工を施した後に、必要に応じてこのグリーンシートを複数枚積層し、約1600℃の温度で焼成することによってタイバー3が作製される。
また、タイバー3がセラミックスやガラスから成る場合、導体4は、薄膜形成法によって形成されていてもよく、その場合、導体4はTaN、Ni−Cr合金、Ti、Pd、Pt等から形成されている。
また、タイバー3が樹脂から成る場合、導体4は、Cu等の金属層から成り、従来周知のメッキ法等によって被着形成されている。
リード2は、その一端が上述のように形成された基体1の配線導体1cに、他端が上述のように形成されたタイバー3の導体4に、Ag−Cuロウ,Agロウ等によってロウ付けにより接合される、または金(Au)−錫(Sn)半田等によって半田付けされる、または、導電性粒子を含有する樹脂接着剤によって接合される。即ち、導電性接着剤を介して配線導体1cとリード2、および導体4とリード2とが電気的に接続されておればよい。
好ましくは、図1に示すように、導体4はタイバー3内に形成されたスルーホール導体部4aを介して表面と対向する面3bに引き回されているのがよい。
導体4にスルーホール導体部4aを用いることで、導体4の引き回しの自由度を向上させ、表面3aと対向する面3bに設けられる導体4の位置の制約を少なくし、導体4をプローブ等に接触させ易い位置に引き回すことができるという効果を奏する。例えば、図1(c)に示すように、タイバー3の裏面3bに、複数設けられた接続パッド4bを、交互に一方側面3c側と他方側面3d側とに寄せて配置することができる。
また、スルーホール導体部4aとすることにより、タイバー3をコンパクトなものとすることができる。また、表面3a,裏面3bのスペースを有効に用いることができる。
好ましくは、図1,図3に示すようにスルーホール導体部4aは、裏面3bに設けられた接続パッド4bに接続されているのがよい。そして、接続パッド4bにプローブ等を接触させるとともに、タイバーの表面3a側を支持体で支持し、これらでタイバーを挟むことによって接続パッド4bにプローブ等をより確実に接触させるようにできる。スルーホール導体部4aの裏面3bに露出した部分にプローブを接触させて動作確認を行なうことも可能である。しかし、接続パッド4bを設けることにより、プローブとの接触をより容易に確実に行なうことができる。
この構成により、接続パッド4bにより導体4の面積を大きくすることができることから、表面と対向する面3bに設けられた接続パッド4bにプローブ等を所定の接触圧で接触させ易くすることができる。すなわち、導体4とプローブ等との接触を確実なものとでき、動作確認を行ない易くすることができるという効果を奏する。
また好ましくは、図1(c),図2(a),図2(b)に示すようにタイバー3は、リード2が接続される表面3aと表面に対向する面3bとの間に一方側面3cおよびこれに対向する他方側面3dを有し、複数設けられた接続パッド4bが、交互に一方側面3c側と他方側面3d側とに寄せて配置されているのがよい。
この構成により、接続パッド4bがタイバー3の表面と対向する面3bの一方側面3c側および他方側面3d側に2列で配置されることになるので、タイバー3を長くすることなく、接続パッド4bの幅を広くすることができる。すなわち、電子素子キャリアを大型化させることなく、接続パッド4bの幅を広くすることができ、動作確認を行なうのが容易な小型の電子素子キャリアとすることができる。
タイバー3の側面に導体4を設ける場合、導体4はタイバー3となるセラミック生成形体の一側面にW,Mo,Mn等の粉末に有機溶剤、溶媒を添加混合して得た金属ペーストを所定パターンに塗布しておき、焼成すればよい。若しくは、いわゆるキャスタレーション導体部4cをタイバー3となるセラミック生成形体の一側面に形成してもよい。キャスタレーション導体部4cは、タイバー3となるセラミック生成形体の側面に予め溝状のキャスタレーション(切り欠き)を形成しておき、このキャスタレーションの内面にW,Mo,Mn等の粉末に有機溶剤、溶媒を添加混合して得た金属ペーストを塗布しておき、焼成することにより形成される。
図2(a),図2(b)は、導体4が、タイバー3の表面3aと、表面と対向する面3b(裏面3b)との間の側面3c,3dに設けられたキャスタレーション導体部4cによって実現されている例を示す。
この構成により、キャスタレーション導体部4cにプローブ等を接触させて動作確認を行なうことができるようになる。プローブ等の先端をキャスタレーション導体部4cに接触させる場合、キャスタレーション導体部4cが溝状の凹面に形成されているので、プローブ等を凹面の所定の位置に接触させて、位置ずれするのを有効に防止することができる。
またこの構成により、キャスタレーション導体部4cをチャッキングする構造のプローブとすれば、動作確認を行なう際にタイバー3を固定でき、導体4に対してのプローブ等の位置ずれを確実に防止することができる。
また、キャスタレーション導体部4cを設けることにより、導体4にリード2をAg−Cuロウ,Agロウ等によるロウ付け接合する場合、キャスタレーション導体部4cの内面とリードとの間に、ロウ材フィレットを形成するようにすることもできる。その結果、リード2を導体4に強固に接合することができる。
また図2(b)に示すように、側面3c,3dにキャスタレーション導体部4cを設け、さらに接続パッド4bを設ける構成としてもよい。そして、側面3cに設けられたキャスタレーション導体部4cに接続される接続パッドは裏面3bの側面3c側に、側面3dに設けられたキャスタレーション導体部4cに接続される接続パッドは裏面3bの側面3d側に配置する。この構成により、動作確認を行なう際にプローブ等を接続パッド4b、またはキャスタレーション導体部4cの少なくとも一方に接触させることで動作確認の試験を行なうことができるようになる。すなわち、プローブ等と導体4との接触面積を大きくして、接触の確実性を高めることができる。
なお、図示しないが、導体4は、スルーホール導体部4aとタイバー3の側面に設けた導体(キャスタレーション導体部4c)との両方を設けてもよい。この構成により、タイ
バー3の表面3aに設けられる導体4と表面と対向する面3bに設けられる導体4との間の電気的接続を確実なものとするとともに、電気抵抗値を小さなものとすることができる。
また、キャスタレーション導体部4cを側面導体として用いる例を示したが、キャスタレーションを設けずに、タイバー3の平坦な側面3c,3dに側面導体を設けてもよい。
好ましくは、図1および図3に示すように、タイバー3の導体4が形成されない部位、例えば、図1および図3に示すように、タイバー3の上端部および/または下端部に貫通孔3eが設けられているのがよい。この構成により、貫通孔3eでタイバー3の位置を固定して動作確認の試験を行なうことができるようになる。従って、貫通孔3eでタイバー3を所定の位置に固定し、導体4が所定の位置に配置された状態で、プローブ等を接触させることができ、動作確認の試験を正確に行なうことができる。またプローブ等を接触させる際に、タイバー3が貫通孔3eで固定されて動くことがないので、リード2が撓むのを防止することができる。
好ましくは、図1および図3に示すように、貫通孔3eはタイバー3の複数箇所、例えば、上下両端の2箇所に設けられるのがよい。この構成により、タイバー3の固定をより確実なものとすることができる。
例えば、図1に示すパッケージの動作確認の試験を行なう際は、パッケージの電子部品5搭載部側を下向きにして、タイバー3に設けられた貫通孔3e、および基体1に設けられた貫通孔1eを固定部材に固定させる。そして、タイバー3の表面と対向する面3bが上向きになるようにパッケージを載置する。表面と対向する面3bには接続パッド4bが形成されており、上側からプローブ等を接触させることで動作確認の試験を行なうことができる。
このように貫通孔1e,3e部分で下面から支えることによって、基体1およびタイバー3ともに固定されていることから、プローブ等を接触させる際や、タイバー3の自重によってリード2が撓むのを有効に防止することができる。
また、図1,図3に示すように、基体1の上面にリード2を接合するための配線導体1cが形成されている場合、導体4は基体1の上面と同じタイバー3の表面3a側に被着形成されているのがよい。この構成により、配線導体1c,導体4の位置を上からの目視で確認しながら、リード2の位置合わせを行なうことができ、リード2を所定の配線導体1c,導体4に載置させることができる。なお、配線導体1cを基体1の下面側に形成し、導体4のリード2との接続部もタイバー3の下表面に形成してもよい。
また好ましくは、図2に示すように、貫通孔3eに代えてタイバー3の側面に突起3fが形成されていてもよい。この構成により、突起3fでタイバー3を固定して動作確認の試験を行なうことができるようになる。従って、突起3fでタイバー3を所定の位置に固定し、導体4が所定の位置に配置された状態で、プローブ等を接触させることができ、動作確認の試験を正確に行なうことができる。またプローブ等を接触させる際に、タイバー3が突起3fで固定されて動くことがないので、リード2が撓むのを防止することができる。
好ましくは、図2に示すように、突起3fはタイバー3の複数箇所、例えば、両端の2箇所に設けられるのがよい。この構成により、タイバー3の固定をより確実なものとすることができる。
タイバー3に突起3fを設けることにより、タイバー3に貫通孔3eを設ける必要が無くなるので、タイバー3に貫通孔3eを設けるためのスペースが不要となる。従って、タイバー3の長さを短くして、電子素子キャリアを小型化できるという効果がある。
また、動作試験時、タイバー3を固定する際に、突起3fを外側からチャッキングするように固定することもでき、タイバー3を強固に固定することができるという効果もある。
以上のように、本発明の電子素子キャリアは、基体1と、リード2と、導体4が形成されたタイバー3とを備えており、導体4にプローブ等を接触させることで、リード2に動作確認用の電流を流すことができるものとすることができる。
なお、基体1の配線導体1cや金属の表面露出箇所やタイバー3の導体4表面露出箇所には、その表面に耐蝕性に優れかつロウ材との濡れ性に優れる金属、具体的には厚さ0.5〜9μmのNi層と、厚さ0.5〜5μmのAu層とを順次メッキ法により被着させておくのがよく、配線導体1cや導体4や金属が酸化腐食するのを有効に防止できるとともに、基体1に電子素子15を強固に接着固定することができる。
このような電子素子キャリアには、図1および図3に示すように、基体1の所定位置に電子素子5等の電子部品が搭載され、電子素子5等の電子部品と配線導体1cとがボンディングワイヤ等の電気的接続手段を介して電気的に接続される。
電子素子5としては、半導体レーザー(LD),フォトダイオード(PD),発光ダイオード(LED),トランジスタ,IC,LSI等の能動型電子素子、インダクタやキャパシタ等の受動型電子素子、または回路基板上にこれら半導体素子やキャパシタ等の受動部品を搭載した電子素子が搭載される。
なお、例えばLD,PD等の電子素子5を収納する場合のパッケ−ジにおいては、側壁1bの一部に電子素子5と光結合するための光伝送路である光信号入出力窓が形成される。
次いで、図1に示すようなパッケージ形態の場合、基体1の上面に蓋体6を接合して内部を気密に封止する。図3に示すような基板形態の場合、基体1の上面の電子素子5を覆うように封止樹脂を設けて電子素子5を気密に封止する。
このようにして、本発明の電子素子キャリアを用いた電子装置を形成する。そして、電子装置となった状態で、タイバー3に形成された導体4に電流を流すことにより、リード2を介して電子素子5に電流が供給され、電子素子5の動作確認の試験を行なうことができる。
電子素子5の動作確認をして問題が無ければ、タイバー3の基体1側のリード2を切断しタイバー3を取り外すことで、製品としての電子装置が完成する。そして、電子装置のリード2を外部電気回路に接続させることによって、電子装置として作動することとなる。
また、図3に示すような基板形態の場合は、基板形態の基体1をパッケージ内部に実装し、電子装置内に実装する一部品として用いられることもある。
なお、本発明は上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更を施すことは何等支障ない。
1:基体
2:リード
3:タイバー
3a:表面
3b:表面と対向する面(裏面)
3c:一方側面
3d:他方側面
3e:貫通孔
3f:突起
4:導体
4a:スルーホール導体部
4b:接続パッド
4c:キャスタレーション導体部
5:電子素子

Claims (6)

  1. 電子素子を搭載するための基体と、
    前記基体に一端が接合されたリードと、
    前記リードの他端に接合されたタイバーとを具備し、
    前記タイバーは、その表面に前記リードと接続され、且つ、前記リードの接続部と異なる部位まで延出された導体を有しており、
    前記導体は、前記リードが接続される前記タイバーの表面と、該表面と対向する面との間の側面に設けられたキャスタレーション導体部を有しているとともに、
    前記タイバーの側面に前記タイバーをチャックするための突起が形成されていることを特徴とする電子素子キャリア。
  2. 前記導体は、前記リードが接続される前記タイバーの表面と対向する面に設けられた接続パッドに接続されていることを特徴とする請求項1記載の電子素子キャリア。
  3. 前記タイバーは、前記リードが接続される表面と該表面に対向する面との間に一方側面およびこれに対向する他方側面を有し、複数設けられた前記接続パッドが、交互に前記一方側面側と前記他方側面側とに寄せて配置されていることを特徴とする請求項2記載の電子素子キャリア。
  4. 前記タイバーの前記導体が形成されない部位に貫通孔が設けられていることを特徴とする請求項1乃至3のいずれかに記載の電子素子キャリア。
  5. 前記貫通孔が前記タイバーの両端部に設けられていることを特徴とする請求項4に記載の電子素子キャリア。
  6. 前記突起は、前記タイバーの複数箇所に設けられていることを特徴とする請求項1乃至5のいずれかに記載の電子素子キャリア。
JP2012023947A 2012-02-07 2012-02-07 電子素子キャリア Expired - Fee Related JP5306497B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012023947A JP5306497B2 (ja) 2012-02-07 2012-02-07 電子素子キャリア

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012023947A JP5306497B2 (ja) 2012-02-07 2012-02-07 電子素子キャリア

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2008167040A Division JP4969522B2 (ja) 2008-06-26 2008-06-26 電子素子キャリア

Publications (2)

Publication Number Publication Date
JP2012089897A JP2012089897A (ja) 2012-05-10
JP5306497B2 true JP5306497B2 (ja) 2013-10-02

Family

ID=46261092

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012023947A Expired - Fee Related JP5306497B2 (ja) 2012-02-07 2012-02-07 電子素子キャリア

Country Status (1)

Country Link
JP (1) JP5306497B2 (ja)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51144967A (en) * 1975-06-10 1976-12-13 Fujitsu Ltd Hybrid integrated circuit connector
JP2503652B2 (ja) * 1989-04-28 1996-06-05 日本電気株式会社 半導体集積回路装置およびその検査方法
JP2541762Y2 (ja) * 1990-11-28 1997-07-16 京セラ株式会社 半導体素子収納用パッケージ
JP2812806B2 (ja) * 1990-12-04 1998-10-22 日本特殊陶業株式会社 テストパット付集積回路用パッケージ
JPH06132463A (ja) * 1992-10-21 1994-05-13 Ngk Insulators Ltd リードフレーム
JPH0799280A (ja) * 1993-09-28 1995-04-11 Ibiden Co Ltd 電子部品搭載用基板及びその製造方法
JP2547315B2 (ja) * 1995-02-23 1996-10-23 日本特殊陶業株式会社 集積回路パッケージおよび連結部材
JP3404277B2 (ja) * 1998-01-21 2003-05-06 京セラ株式会社 半導体素子収納用パッケージ

Also Published As

Publication number Publication date
JP2012089897A (ja) 2012-05-10

Similar Documents

Publication Publication Date Title
EP2237316A1 (en) Connection terminal, package using the same and electronic device
JP2007005636A (ja) 入出力端子および電子部品収納用パッケージならびに電子装置
JP2009158511A (ja) 入出力端子及び半導体素子収納用パッケージ
JP6791719B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JP6825986B2 (ja) 配線基板、電子部品収納用パッケージおよび電子装置
US10985098B2 (en) Electronic component mounting substrate, electronic device, and electronic module
JP4804373B2 (ja) 回路基板ならびにそれを用いた差動電子回路部品収納用パッケージおよび差動電子回路装置
JP4511376B2 (ja) 接続端子ならびにこれを用いた電子部品収納用パッケージおよび電子装置
JP4969522B2 (ja) 電子素子キャリア
JP5388601B2 (ja) 電子部品収納用パッケージ
JPWO2015029942A1 (ja) 高周波回路基板ならびにこれを用いた高周波半導体パッケージおよび高周波半導体装置
JP6224322B2 (ja) 電子部品収納用パッケージおよびそれを用いた電子装置
JP2009283898A (ja) 電子部品容器体およびそれを用いた電子部品収納用パッケージならびに電子装置
JP6496622B2 (ja) セラミックス配線基板及び電子部品収納用パッケージ
JP5306497B2 (ja) 電子素子キャリア
JP6336898B2 (ja) 多数個取り配線基板、配線基板および電子装置
JP2012049288A (ja) 素子収納用パッケージ、およびこれを備えた電子装置
JP2004356391A (ja) 半導体素子収納用パッケージおよび半導体装置
JP6042773B2 (ja) 入出力端子および入出力端子の製造方法、ならびにこれを用いた半導体素子収納用パッケージおよび半導体装置
JP2011249575A (ja) 配線基板および電子装置
JP2005252121A (ja) 半導体素子収納用パッケージ及びその製造方法
JP3810334B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP6680634B2 (ja) 半導体素子実装用基板および半導体装置
JP6698492B2 (ja) 半導体パッケージおよび半導体装置
JP2710893B2 (ja) リード付き電子部品

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130226

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130411

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130528

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130625

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5306497

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees