JP5298045B2 - 電源制御装置 - Google Patents

Description

本発明は、電源回路を制御するデジタル制御方式の電源制御装置に関する。

近年、ＣＰＵなどの性能向上等によりデジタル制御化が進んでいる。例えば、ＤＣ／ＤＣコンバータやインバータといった電源回路においても、この電源回路をデジタル制御するための専用のマイコンやＤＳＰ等の制御ＩＣを備えた電源制御装置が開発され、市場で急速に普及している。

このような、電源制御装置を用いて、電源回路のスイッチング素子をＰＷＭ制御する際には、フィードバック制御方式の一つであるＰＩ制御方式が広く用いられている。このＰＩ制御方式について、図８を参照して説明する。

ＰＩ制御方式は、まず、図示しない電源回路からフィードバックされるＡＤ変換後の電圧や電流の検出値と、予め定められている電圧や電流の目標値との偏差ΔＸを減算器２５で演算する。そして、この偏差ΔＸに対して比例ゲインＰを乗算器２６で乗算してＰ・ΔＸを出力する一方、偏差ΔＸに積分ゲインＩを乗算器２７で乗算する。次いで、積分ゲインＩを乗算した結果Ｉ・ΔＸと前回までの乗算結果を保管しているバッファメモリ２８の前回の値とを加算器２９で加算し、その加算結果であるΣ（Ｉ・ΔＸ）がバッファメモリ２８に前回の値として次回まで保持される。

そして、Ｐ・ΔＸとΣ（Ｉ・ΔＸ）とが加算器３０で加算され、その結果、制御量としてＰ・ΔＸ＋Σ（Ｉ・ΔＸ）が得られるので、制御量決定部３１において上記の制御量Ｐ・ΔＸ＋Σ（Ｉ・ΔＸ）に対応したＰＷＭ制御用のデューティ比が決定されて電源回路のスイッチング素子のオン／オフ制御が実行される。

また、従来技術では、ＡＤ変換後の電圧や電流の検出値と目標値との偏差ΔＸに対応した制御量をメモリに予め記憶しておき、偏差ΔＸが得られるたびに、偏差ΔＸに対応した必要な制御量をメモリから読み出すことで、図８に示したような加減算処理や乗算処理を行わずにＰＩ制御方式を実行できるようにした技術も提案されている（例えば、下記の非特許文献１参照）。

杉本英彦ら：「ＡＣサーボシステムの理論と設計の実際」、Ｐ７７〜Ｐ７８、発行所 総合電子出版社

しかし、図８に示したようなＰＩ制御方式を実行するには、上記のように複数回の乗算処理や加減算処理を必要とし、特に、ＣＰＵの処理能力が低い安価な制御ＩＣを用いて乗算処理を行う場合には演算時間が長くなる。一方で、演算処理を短時間で行うことができるような高性能な制御ＩＣを使用する場合には、制御ＩＣが高価になってコストアップになる。

また、上記の非特許文献１に記載されるような従来技術では、加減算処理や乗算処理を行わずにＰＩ制御方式を実行できるので、比較的安価な制御ＩＣが使用できるものの、制御量を記憶するメモリには、メモリ容量が大きいものを使用する必要が生じるため、依然としてコストアップになるという問題がある。

本発明は、上記のような課題を解決するためになされたものであり、ＣＰＵの処理能力が比較的低い安価な制御ＩＣを使用し、かつ、メモリ容量が少なくても、電源回路のデジタル制御を確実に実行することができ、かつ、余分なコストアップを抑えることが可能な電源制御回路を提供することを目的とする。

本発明の電源制御装置は、予め設定された目標値と制御対象となる電源回路からフィードバックされたＡＤ変換後の電圧や電流の検出値との偏差を算出する演算部と、この演算部で算出された偏差の２進数データの正負判定を行うとともに、この２進数データについて上位ビットから順にその有効データの“１”もしくは“０”が存在する最上位１桁のビット位置、または、有効データの“１”もしくは“０”が存在する最上位の桁から下位側に複数桁にわたるビット位置を確認するビット確認部と、このビット確認部で確認される有効データの存在する最上位１桁のビット位置、または有効データの“１”もしくは“０”が存在する最上位の桁から下位側に複数桁にわたるビット位置に対応して一意に決定される制御量が予め格納されているメモリと、上記ビット確認部で確認された有効データの存在する最上位１桁のビット位置、または有効データの“１”もしくは“０”が存在する最上位の桁から下位側に複数桁にわたるビット位置に対応する制御量を上記メモリから読み出すメモリ読出部と、を備え、この制御量で上記電源回路を制御するものである。

本発明によれば、電源回路を制御する制御量を算出するための演算処理は加減算処理とメモリ読出処理のみであり、従来のような乗算処理を行う必要がないので、制御処理の高速化を図ることができる。また、必要なデータを格納するためのメモリ容量は、ＡＤ変換後のビット数がＫビットの場合、２Ｋ個となり、例えばＡＤ変換値が１０ビットの場合は、２０個と少ない。これらのことから、乗算処理の必要がなく、かつ、メモリ容量が小さい安価な制御ＩＣを使用しても十分に電源回路を制御可能であり、コスト削減を図ることができる。

本発明の実施の形態１において、電源回路を制御する電源制御装置の構成を示すブロック図である。 同装置の制御動作を示すフロー図である。 同装置のルックアップテーブルメモリに格納されているデータ内容の特性を示す説明図である。 本発明の実施の形態２における電源制御装置の構成を示すブロック図である。 同装置の制御動作を示すフロー図である。 本発明の実施の形態３における電源制御装置の構成を示すブロック図である。 同装置の制御動作を示すフロー図である。 電源回路に対するＰＩ制御を行う従来の電源制御装置の要部構成を示すブロック図である。

実施の形態１．
図１は本発明の実施の形態１における電源制御装置を含むブロック図である。

この実施の形態１の電源制御装置は、電源回路１のスイッチング素子のオン／オフ制御によりＰＷＭ制御を行う制御ＩＣ２と、ＡＤ変換部３とを備える。なお、ＡＤ変換部３は、制御ＩＣ２の外部に設けられた構成としているが、制御ＩＣ２の内部に設けられた構成のものであってもよい。

そして、制御ＩＣ２は、演算部４、ビット確認部５、メモリ読出部６、およびルックアップテーブルメモリ７を有する。

ここに、演算部４は、電源回路１からフィードバックされたＡＤ変換後の電流や電圧の検出値と予め定められた電流や電圧の目標値との減算を行って偏差を算出するものである。また、ビット確認部５は、演算部４で算出された偏差の２進数データの正負判定を行うとともに、偏差として得られた２進数データについて、上位ビットから順に、偏差の値として有効な有効データの最上位１桁のビット位置を確認するものである。ルックアップテーブルメモリ７には、ビット確認部５で確認される有効データの存在する最上位の１桁に基づいて一意に決定される制御量が予め格納されている。メモリ読出部６は、ビット確認部５で確認された有効データの存在する最上位の１桁に基づいて上記メモリ７からこれに対応する制御量を読み出すものである。

なお、上記各部４，５，６の具体的な作用、およびルックアップテーブルメモリ７に記憶されている制御量の内容については、以下に述べるこの電源制御装置の動作説明に合わせてさらに詳述する。

次に、この実施の形態１における電源制御装置の動作について、図２に示すフロー図を参照して説明する。なお、符号Ｓは、各処理ステップを意味する。

演算部４は、電源回路１からフィードバックされたＡＤ変換後の電流や電圧の検出値と予め定められた目標値との減算を行って偏差（＝目標値−検出値）を算出する（Ｓ１１）。

次いで、ビット確認部５において、偏差の２進数データから最上位ビット（ＭＳＢ）（例えば１０ビットデータの場合なら１０桁目の値）を確認することで偏差が正の値か負の値であるかの判断を行う（Ｓ１２）。すなわち、偏差の２進数データが正の値である場合には、最上位ビット（ＭＳＢ）は“０”となり、また、偏差の２進数データが負の値である場合には、最上位ビット（ＭＳＢ）は、いわゆる「２の補数」の関係から“１”となるので、これによって、偏差の正負が判定される。

引き続いて、ビット確認部５において、偏差の正負判定結果に基づき、偏差として得られた２進数データについて、上位ビットから順に偏差の値として有効な有効データの最上位１桁（１ビット分）のビット位置を確認する（Ｓ１３，Ｓ１４）。

すなわち、偏差の２進数データが正の値である場合には、有効データ“１”が存在する最上位の１桁のビット位置を確認する（Ｓ１３）。例えば、１０ビットデータにおいて、“００００００１１０１”となっておれば、有効データ“１”が存在する最上位の桁の位置は、上位ビットから７桁目であることを確認する。また、偏差の２進数データが負の値である場合には、上位ビットから順に有効データとして“０”が存在する最上位の１桁のビット位置を確認する（Ｓ１４）。例えば、１０ビットデータにおいて、“１１１１００１１０１”となっておれば、有効データ“０”が存在する最上位の桁の位置は、上位ビットから５桁目であることを確認する。

次に、メモリ読出部６において、予め制御量を格納しているルックアップテーブルメモリ７からビット確認部５で確認した有効データ“１”もしくは“０”が存在する最上位の１桁のビット位置の情報に基づいて、これに対応する制御量を読み出す（Ｓ１５）。

例えば、上記のように、１０ビットデータにおいて、偏差が正の値で、かつ有効データの最上位の桁が上位ビットから７桁目であれば、その７桁目の有効データの大きさ“００００００１０００”に対応した制御量をルックアップテーブルメモリ７から読み出す。また、偏差が負の値で、かつ有効データの最上位の桁が上位ビットから５桁目であれば、その５桁目の有効データの大きさ“１１１１００００００”に対応した制御量をルックアップテーブルメモリ７から読み出す。このように、ルックアップテーブルメモリ７から制御量を読み出する際には、偏差の値を示す有効データの上位１ビットのみを活用する。

ここで、ルックアップテーブルメモリ７に記憶されている制御量の一例を図３に示す。上記のように、メモリ読出部６において、ルックアップテーブルメモリ７から読み出される制御量は、ビット確認部５において確認される偏差の有効データの上位１桁（１ビット分）のビット位置、つまり有効データの上位１ビットの位置の桁数のみで決定される。すなわち、
制御量＝基本制御量±２^ｎ×Ｐ （１）
で決定される。

ここに、式（１）での制御量は、入出力の電圧比やトランスの巻数比から決定される制御量であって、ｎは有効データの上位１ビットの位置の桁数、Ｐは比例ゲインである。そして、上記の式（１）に基づいてオフラインで制御量を計算し、その制御量を予めルックアップテーブルメモリ７に格納しておく。

このように、ルックアップテーブルメモリ７に格納すべき制御量は、ビット確認部２において確認される偏差の有効データの上位１桁（１ビット分）のビット位置のみで決定されるので、ＡＤ変換部３で得られる２進数データの検出値がＫビットである場合、ルックアップテーブルメモリ７に制御量として格納するのに必要なデータの個数は、正の制御量がＫ個、負の制御量がＫ個の合計２Ｋ個であり、例えばＡＤ変換後の検出値が１０ビットであるとすると、ルックアップテーブルメモリ７に保存するデータの値は２０個となり、多くのメモリ容量を必要としない。

そして、（１）式から分かるように、比例ゲインＰを大きくすると、（１）式の第２項の値が大きくなり、急峻な制御特性をとる。逆に比例ゲインＰを小さくすると、（１）式の第２項の値が小さくなり、緩やかな制御特性をとる。しかも、制御量は、ビット確認部２において確認される偏差の有効データの最上位１桁のビット位置のみで決定されるので、偏差が大きくなるほど、制御量として同じ値を取るデータ幅が大きくなる。すなわち、（１）式の第２項の値に着目すれば、２進数データにおいて、有効データが正で、上位１ビットの位置の桁数ｎ＝２なら、“１０”〜“１１”の２つの値は全て同じ“４Ｐ”となるが、ｎ＝４なら“１０００”〜“１１１１”の８つの値は全て同じ“１６Ｐ”になる。すなわち、偏差が大きくなるほど、図３に離散的に示す各太線の長さが長くなり、制御量として大きな値になる。

このようにして、ルックアップテーブルメモリ７から読み出された制御量は、制御ＩＣ２から電源回路１に出力される（Ｓ１６）。そして、電源回路１は、この制御ＩＣ２から与えられる制御量に基づいて当該電源回路１を構成するスイッチング素子のＰＷＭ制御を行う。

以上のように、この実施の形態１によれば、目標値とＡＤ変換値の検出値との偏差を算出し、この偏差の２進数データの正負判定を行った後、その偏差の有効データ“１”もしくは“０”が存在する最上位１桁のビット位置を確認し、この最上位１桁のビット位置に基づいて一意に決定される制御量をルックアップテーブルメモリ７から読み出すようにしているので、従来のＰＩ制御を行う際の乗算処理を必要としない。このため、安価なＣＰＵを用いても高速処理が可能となる。しかも、偏差として得られる２進数データについて、その有効データの上位１桁のビット位置のみを活用してその制御量を決定するので、ルックアップテーブルメモリ７として少ないメモリ容量のものを使用することができる。したがって、処理能力を維持しつつ、制御ＩＣおよびメモリとして安価なものを使用することが可能となり、余分なコストアップを削減することができる。

実施の形態２．
図４は本発明の実施の形態２における電源制御装置の制御ＩＣ部の構成を示すブロック図であり、図１と同一もしくは対応する構成部分には、同一の符号を付す。

この実施の形態２の特徴は、図１に示した実施の形態１の制御ＩＣ２の構成と対比すると、ルックアップテーブルメモリ７に記憶されているデータ内容が、実施の形態１の場合と若干異なっており、また、制御量算出部１４が付加されていることである。

ここに、ルックアップテーブルメモリ７に記憶されているデータ内容に着目すると、実施の形態１の場合は、偏差の正および負の値に応じてそれぞれ制御値を記憶しているが、偏差は、２の補数を考慮した場合の正負のビットパターンを見ると、ビットパターンは基本制御量を中心として上下対称のパターン（図３の場合は点対称）となる。

よって、この実施の形態２では、ルックアップテーブルメモリ７に偏差の絶対値、つまり偏差が正の場合の有効データ“１”が存在する最上位の１桁のビット位置に基づいて一意に決定される制御量、すなわち、前述の（１）式の第２項の正の値を制御補正量として予め格納しておく。そして、偏差が正の値の場合には基本制御量に対して制御補正量を加算し、偏差が負の値の場合には基本制御量に対して制御補正量を減算することにより、（１）式に基づいて最終的に必要な制御値を求めることができる。このようにすれば、ルックアップテーブルメモリ７に格納するために必要なメモリ容量は、実施の形態１の場合の半分で済むことになり、メモリ容量を一層削減すことができる。

また、制御量算出部１４は、ビット確認部５による偏差の正負の判断結果に応じて、基本制御量にルックアップテーブルメモリ７から読み出された制御補正量を加減算して制御量として算出するものである。すなわち、偏差が正の場合には、基本制御量に対して制御補正量を加算してこれを制御量とし、また、偏差が負の場合には、基本制御量に対して制御補正量を減算してこれを制御量とする処理を行う。

次に、この実施の形態２における電源制御装置の動作について、図５に示すフロー図を参照して説明する。なお、符号Ｓは各処理ステップを意味する。

演算部４は、電源回路１からフィードバックされたＡＤ変換後の電流や電圧の検出値と予め定められた目標値との減算を行って偏差（＝目標値−検出値）を算出する（Ｓ２１）。

次いで、ビット確認部５において、偏差の２進数データから最上位ビット（ＭＳＢ）（例えば１０ビットデータの場合なら１０桁目の値）を確認し、この最上位ビットの値をｔ＿ｆｌａｇとして、例えば図示しないバッファメモリ等に一時的に保存する（Ｓ２２）。この場合、前述のように、偏差の２進数データが正の値である場合には、最上位ビット（ＭＳＢ）は“０”となるので、ｔ＿ｆｌａｇ＝０が格納され、また、偏差の２進数データが負の値である場合には、「２の補数」の関係から最上位ビット（ＭＳＢ）は“１”となるので、ｔ＿ｆｌａｇ＝１が格納されることになる。

そして、ビット確認部５は、引き続いて、偏差の絶対値を算出する（Ｓ２３）。この絶対値を算出することにより、偏差の絶対値の２進数データは、当然のことながら、正負の値によらず同じビットパターンとなる。

さらに続いて、ビット確認部５は、偏差の絶対値の２進数データについて、上位ビットから順に有効データ“１”が存在する最上位１桁のビット位置を確認する（Ｓ２４）。すなわち、先のＳ２３の絶対値演算により、偏差の２進数データは負の値の場合でも、正の値の場合と同じビットパターンになっているので、上位ビットから順に、有効データ“１”が存在する最上位１桁のビット位置を確認する。例えば、１０ビットデータにおいて、２進数データの絶対値が“００００００１１０１”となっておれば、有効データ“１”が存在する最上位１桁の位置は、上位ビットから７桁目であることを確認する。

次に、メモリ読出部６は、予め制御補正量が格納されているルックアップテーブルメモリ７からビット確認部５で確認された有効データ“１”が存在する最上位１桁のビット位置に基づいて、これに対応して一意に決定される制御補正量（前述の（１）式の第２項に対応する正の値）を読み出す（Ｓ２５）。

次に、制御量算出部１４において、上記ｔ＿ｆｌａｇのビット判定を行う（Ｓ２６）。このビット判定により、ｔ＿ｆｌａｇ＝０の場合は、偏差は正の値であって、検出値が目標値に達していないので、この場合は基本制御量に制御補正量を加算することで制御量を算出する。すなわち、制御量＝基本制御量＋制御補正量となる（Ｓ２７）。また、ｔ＿ｆｌａｇ＝１の場合は、偏差は負の値であって、検出値が目標値を越えているので、この場合は基本制御量から制御補正量を減算することで制御量を算出する。すなわち、制御量＝基本制御量−制御補正量となる（Ｓ２８）。

以降は、実施の形態１の場合と同様、制御ＩＣ２はこの制御量を電源回路１に出力する（Ｓ２９）。電源回路１は、制御ＩＣ２から与えられる制御量に基づいて当該電源回路１を構成するスイッチング素子のＰＷＭ制御を行う。

以上のように、この実施の形態２によれば、乗算処理をすることがなく加減算処理とメモリ読出処理のみで構成できるため、安価な制御ＩＣを用いても高速処理が可能となる。また、偏差の絶対値を算出してから、有効データの最上位１桁のビット位置の確認を行い、これに対応する制御補正量をルックアップテーブルメモリ７から読み出し、この制御補正量を基本制御量に対して加減算することで制御量を決定するようにしているので、実施の形態１の場合に対して、ルックアップテーブルメモリ７に格納するのに必要なメモリ容量は半分で済むことになる。したがって、この実施の形態２のような構成とすれば、安価な制御ＩＣを使用するとともに、メモリ容量の小さなものを使用することができ、さらにコストダウンを図ることができる。

実施の形態３．
図６は本発明の実施の形態３における電源制御装置の制御ＩＣ部の構成を示すブロック図であり、図１と同一もしくは対応する構成部分には、同一の符号を付す。

上記の実施の形態１、２では、目標値とＡＤ変換後の検出値との偏差を算出し、その偏差の有効データの上位１桁のビット位置を確認することで、この偏差に対応する制御量を決定していた。この場合の制御量は、従来のＰＩ制御でいうところの偏差に比例した制御量を求める比例（Ｐ）制御に相当する。

しかし、周知のとおり、比例（Ｐ）制御だけでは、フィードバックされた検出値に対して予め定めた比例ゲインにより制御量が決まるため、入力電圧の変動や環境変化により目標値と制御出力との間に残留偏差が生じる。そこで、この実施の形態３では、実施の形態１に対して、さらに積分（Ｉ）制御を付加した構成とし、これにより制御量を積算することにより、確実に制御量を目標値に近づけることができるようにしている。

すなわち、この実施の形態３の特徴は、図１に示した制御ＩＣ２の構成に対して、積分制御量算出部２１と、制御量算出部１４とを付加した構成となっている。

ここに、演算部４、ビット確認部５、メモリ読出部６の各構成は、実施の形態１の場合と同様である。また、ルックアップテーブルメモリ７に記憶されている制御量は、前述の（１）式に基づいて予め決定された制御量であって、比例（Ｐ）制御量に相当するものであり、その具体的内容は、実施の形態１で説明した場合と基本的には同じであるから、ここでは詳しい説明は省略する。

また、積分制御量算出部２１は、ビット確認部５による偏差の２進数データの正負判定結果に基づき、積分制御量に対して±Ｎ（ただし、Ｎは整数）の演算を行うものである。すなわち、偏差が正の場合には、積分制御量に“Ｎ”を加算してこれを新たな積分制御量とし、また、偏差が負の場合には、積分制御量から“Ｎ”を減算してこれを新たな積分制御量とする処理を行う。

また、制御量算出部１４は、メモリ読出部６によりルックアップテーブルメモリ７から読み出された比例（Ｐ）制御量に、積分制御量算出部２１で算出された積分（Ｉ）制御量を加算して制御量として算出するものである。

次に、この実施の形態３における電源制御装置の動作について、図７に示すフロー図を参照して説明する。なお、符号Ｓは各処理ステップを意味する。

演算部４は、電源回路１からフィードバックされたＡＤ変換後の電流や電圧の検出値と予め定められた目標値との減算を行って偏差（＝目標値−検出値）を算出する（Ｓ３１）。

次いで、ビット確認部５において、偏差の２進数データから最上位ビット（ＭＳＢ）を確認することで偏差が正の値か負の値であるかの判断を行う（Ｓ３２）。

引き続いて、ビット確認部５において、偏差の正負判定結果に基づき、偏差として得られた２進数データについて、上位ビットから順に有効データの最上位１桁（１ビット分）のビット位置を確認する（Ｓ３３，Ｓ３４）。すなわち、偏差が正の値である場合は、上位ビットから順に有効データ“１”が存在する１桁のビット位置を確認する（Ｓ３３）。一方、偏差が負の値である場合は、上位ビットから順に有効データ“０”が存在する１桁のビット位置を確認する（Ｓ３４）。

引き続いて、メモリ読出部６において、予め比例制御量を格納しているルックアップテーブルメモリ７からビット確認部５での有効データ“１”、もしくは“０”が存在する最上位１桁のビット位置の情報に基づき、これに対応する比例制御量を読み出す（Ｓ３５）。

一方、積分制御量算出部２１は、ビット確認部５による偏差の２進数データの正負判定結果に基づき、偏差が正の値である場合には、検出値が目標値に達していないため積分制御量を増加させる必要があるため、前回までに図示しないバッファメモリに格納されている積分偏差量に“Ｎ”を加算して新たに積分制御量としてバッファメモリに保存する（Ｓ３６）。一方、偏差が負の値である場合には、検出値が目標値を越えていて積分制御量を減少させる必要があるため、前回までに図示しないバッファメモリに格納されている積分偏差量から“Ｎ”を減算して新たに積分制御量としてバッファメモリに保存する（Ｓ３７）。

続いて、制御量算出部１４は、メモリ読出部６によりルックアップテーブルメモリ７から読み出された比例制御量に、積分制御量算出部２１で算出された積分制御量を加算し、これを制御量として算出する。すなわち、制御量＝比例制御量＋積分制御量となる（Ｓ３８）。

以降は、実施の形態１の場合と同様、制御ＩＣ２はこの制御量を電源回路１に出力する（Ｓ３９）。電源回路１は、制御ＩＣ２から与えられる制御量に基づいて当該電源回路１を構成するスイッチング素子のＰＷＭ制御を行う。

以上のように、この実施の形態３よれば、積分制御量算出部２１で積分制御量を算出し、次に、制御量算出部１４でルックアップテーブルメモリ７から読み出された比例制御量に上記積分制御量を加算して制御量とする構成とすることにより、従来のようにＰＩ制御の際に乗算処理をする必要がなく、加減算処理とメモリ読出処理のみで対処することができる。このため、確実に目標値に近づける制御が可能となるとともに、乗算処理がないので、高速処理が可能となる。また、有効データの存在する最上位１桁のビット位置からその制御量（比例制御量）を決定するので、必要なメモリ容量が少なくてよい。したがって、この実施の形態３のような構成とすれば、安価な制御ＩＣを使用することができる。

なお、この実施の形態３では、積分制御量算出部２１において２進数データの正負判定結果に基づき、積分制御量に対して±Ｎ（ただし、Ｎは整数）の演算を行うようにしているが、“Ｎ”の大きさは一定値とせず、偏差の有効データの最上位桁のビット位置に応じて変化させるようにしてもよい。例えば、偏差の有効データの最上位桁のビット位置が最上位ビット（ＭＳＢ）側に近い場合は、“Ｎ”が大きく、最下位ビット（ＬＳＢ）側に近い場合は“Ｎ”が小さくなるような値をルックアップメモリに予め保存しておき、ルックアップメモリから読み出した“Ｎ”の値で積分偏差量を算出してもよい。こうすることにより、実施の形態３の場合よりも制御応答性をさらに高めることができる。

また、この実施の形態３では、ルックアップテーブルメモリ７には偏差の正および負に応じてそれぞれ比例制御量が記憶されている場合を前提に説明したが、これに限らず、実施の形態２のように、ルックアップテーブルメモリ７には偏差の絶対値に応じた制御補正量を記憶するようにしてメモリ容量を削減し、制御量算出部１４でルックアップテーブルメモリ７から読み出した制御補正量に基本制御量を加算して比例制御量を得る構成とすることも可能である。

また、上記の各実施の形態１〜３では、ルックアップテーブルメモリ７に格納されている制御量や制御補正量が有効データの最上位の１桁（１ビット分）のみで決定されるようにしているが、これに限定されるものではなく、例えば複数ビットにより制御量や制御補正量を決定するようにすることも可能である。このように、複数ビットにより制御量や制御補正量を決定する場合、実施の形態１〜３の場合よりも幾分大きなメモリ容量が必要となって幾分コストアップになるが、判定するビット数を増やすほど従来のＰ制御やＰＩ制御に近づくので、制御精度が向上する。

また、実施の形態１〜３の各ルックアップテーブルメモリ７において、保存する制御量や制御補正量は、線形特性をもつようにしているが、有効データのビット位置を確認することにより制御量や制御補正量を決定するものであれば、これに限定されるものではなく、制御量や制御補正量が非線形特性をもつようにして、柔軟な制御応答が確保できるようにすることも可能である。

上記の実施の形態１〜３に示した本発明の電源制御装置は、例えば負荷が発光光源である場合に好適に使用することができる。

前記のとおり、実施の形態１〜３では、目標値と検出値の偏差を算出し、偏差の有効データの上位１桁のビット位置に対応する制御量もしくは制御補正量をルックアップテーブルメモリ７から読み出して制御量を決定しているので、従来のＰＩ制御に比べるとやや粗い制御になる傾向があるのは否めない。

しかし、負荷が発光光源である場合には、制御の粗さはフリッカ（光のチラツキ）として顕在化するが、一般的に人間がフリッカと認識できる周波数は、５０Ｈｚ〜６０Ｈｚであり、これ以上の制御応答性があれば人間の視覚では認識できないため問題とならない。

したがって、発光光源を負荷とするものに対して、本発明の電源制御装置を適用した場合は、有効な制御が可能であり、しかも、乗算処理を必要とせず、かつ、少ないメモリ容量で構成できるため、安価な制御ＩＣを選択使用することができる。

また、負荷が発光光源の場合に限らず、その他の負荷、例えばモータ等において上記の制御の粗さが許容できる場合においては、インバータやＤＣ／ＤＣコンバータ等の電源回路にも安価な制御ＩＣを使用して適用することができる。

１ 電源回路、２ 制御ＩＣ、３ ＡＤ変換部、４ 演算部、５ ビット確認部、
６ メモリ読出部、７ ルックアップテーブルメモリ、１４ 制御量算出部、
２１ 積分制御量算出部。

Claims (7)

1. 予め設定された目標値と制御対象となる電源回路からフィードバックされたＡＤ変換後の電圧や電流の検出値との偏差を算出する演算部と、
   上記演算部で算出された偏差の２進数データの正負判定を行うとともに、上記２進数データについて上位ビットから順にその有効データの“１”もしくは“０”が存在する最上位１桁のビット位置、または、有効データの“１”もしくは“０”が存在する最上位の桁から下位側に複数桁にわたるビット位置を確認するビット確認部と、
   上記ビット確認部で確認される有効データの存在する最上位１桁、または有効データの“１”もしくは“０”が存在する最上位の桁から下位側に複数桁にわたるビット位置に対応して一意に決定される制御量が予め格納されているメモリと、
   上記ビット確認部で確認された有効データの存在する最上位１桁のビット位置、または有効データの“１”もしくは“０”が存在する最上位の桁から下位側に複数桁にわたるビット位置に対応する制御量を上記メモリから読み出すメモリ読出部と、を備え、
   上記制御量で上記電源回路を制御する電源制御装置。
2. 上記メモリに予め格納されている制御量は、上記偏差の有効データの存在する桁数に応じて非線形となるように設定されている請求項１に記載の電源制御装置。
3. 予め設定された目標値と制御対象となる電源回路からフィードバックされたＡＤ変換後の電圧や電流の検出値との偏差を算出する演算部と、
   上記演算部で算出された偏差の２進数データの正負判定を行うとともに、上記２進数データの絶対値を求め、この絶対値の上位ビットから順に有効データの“１”が存在する最上位１桁のビット位置、または有効データの“１”もしくは“０”が存在する最上位の桁から下位側に複数桁にわたるビット位置を確認するビット確認部と、
   上記ビット確認部で確認される偏差の有効データの最上位１桁のビット位置、または有効データの“１”もしくは“０”が存在する最上位の桁から下位側に複数桁にわたるビット位置の桁数に対応して一意に決定される制御補正量が予め格納されたメモリと、
   ２進数データの絶対値の有効データの存在する最上位１桁のビット位置、または有効データの“１”もしくは“０”が存在する最上位の桁から下位側に複数桁にわたるビット位置に基づいて上記メモリから制御補正量を読み出すメモリ読出部と、を備えるとともに、
   基本制御量に対して、上記ビット確認部で確認された偏差の２進数データの正負判定結果に応じて、上記メモリ読出部から読み出された制御補正量を加減算して制御量とする制御量算出部を有する電源制御装置。
4. 上記メモリに予め格納されている制御補正量は、上記偏差の有効データの存在する桁数に応じて非線形となるように設定されている請求項３に記載の電源制御装置。
5. 上記ビット確認部による偏差の正負判定結果に基づき、偏差が正の場合には既存の積分制御量にＮ（Ｎは整数）を加算し、偏差が負の場合には既存の積分制御量にＮ（Ｎは整数）を減算し、その加減算の結果を新たな積分制御量として算出する積分制御量算出部と、
   上記メモリ読出部により上記メモリから読み出される制御量を比例制御量とし、この比例制御量に上記積分制御量算出部で算出された積分制御量を加算して制御量とする制御量算出部と、
   を備える請求項１または請求項２に記載の電源制御装置。
6. 上記ビット確認部による偏差の正負判定結果に基づき、偏差が正の場合には既存の積分制御量にＮ（Ｎは整数）を加算し、偏差が負の場合には既存の積分制御量にＮ（Ｎは整数）を減算し、その加減算の結果を新たな積分制御量として算出する積分制御量算出部を備え、
   上記制御量算出部は、上記基本制御量に対して上記ビット確認部で確認された偏差の２進数データの正負判定結果に応じて、上記メモリ読出部から読み出された制御補正量を加減算して得られる制御量を比例制御量とし、この比例制御量に上記積分制御量算出部で算出された積分制御量を加算して制御量とするものである請求項３または請求項４に記載の電源制御装置。
7. 上記積分制御量に対して加減算する上記Ｎの値は、上記偏差の有効データの“１”もしくは“０”が存在する最上位１桁のビット位置、または有効データの“１”もしくは“０”が存在する最上位の桁から下位側に複数桁にわたるビット位置に応じて変更されるものである請求項５または請求項６に記載の電源制御装置。

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