JP5146820B2 - 電源装置 - Google Patents
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Description
上記電圧制御器は、上記電力変換器の出力電圧と上記基準電圧の差に対応する誤差信号をディジタル誤差信号に変換する信号変換器、上記ディジタル誤差信号をアドレス情報とするルックアップテーブルを用いてディジタル制御信号を設定する補償器、および、このディジタル制御信号に基づいて上記DC−DC変換回路のスイッチング素子をPWM制御する制御回路を備えた構成を有する。
この電源装置は、DC−DC変換回路2を有した電力変換器と、基準電圧VrefとDC−DC変換回路2の出力電圧Voutとの差(電圧Vrefに対する電圧Voutの誤差)を検出する誤差検出器3、この誤差検出器3から出力される誤差信号Veをディジタル誤差信号e[n]に変換するA/D変換回路4、上記ディジタル誤差信号e[n]に基づいてデューティ指示信号dc[n]を算出するディジタル補償回路5、上記デューティ指示信号dc[n]に対応するデューティ比を有したPWM(パルス幅変調)信号を生成するディジタルPWM回路6およびデッドタイムコントローラ7を有する。
スイッチ素子S1およびS2は、デッドタイムコントローラ7から出力されるPWM信号によって開閉制御され、これにより、入力電圧Vinが出力電圧Voutに変換されて負荷8に印加される。なお、負荷8には出力電圧Voutに基づく電流Ioutが流れる。
dc[n]= dc [n-1]+C0*e[n] +C1*e[n-1] +C2*e[n-2] …(1)
ただし、dc[n]:デューティ指示信号
dc[n-1]:一つ前のデューティ指示信号
e[n]:誤差信号
e[n-1]:1つ前の誤差信号
e[n-2]:2つ前の誤差信号
CO,C1,C2: PID係数(正数)
で表される。
以下、図2を参照して、このディジタル補償回路5について説明する。(1)式の計算を実現する方法には、アキュムレータと乗算器とを用いる方法や、アキュムレータとルックアップテーブルとを用いる方法が報告されているが、前者の方法は乗算器を設けるために比較的大きな面積を必要とすることから、ルックアップテーブルを用いる後者の方法が一般的である。そこで、図2に示したディジタル補償回路5では、ルックアップテーブルを用いる方法を適用している。
アキュムレータ55は、図3に示すように、加算器551とレジスタ552とで構成されている。
レジスタ552は、図示していないクロック発生回路から与えられるクロックのタイミングで加算器551の加算結果を格納すると同時に、その格納結果y(レジスタ出力)を加算器551の入力に戻す。加算器551は、上記マルチプレクサ54から与えられる入力xとレジスタ出力yを加算し、次のクロックのタイミングでその加算結果をレジスタ552に格納する。
アキュムレータ55は、DC−DC変換回路2の1スイッチング周期内でこのような動作を繰り返すことによって (1)式の演算を実行し、その演算結果であるデューティ指示信号dc[n]を図2に示すレジスタ56に出力する。なお、kは入力xのライン、加算器の出力ラインおよびレジスタ出力yのラインのビット数である。
なお、図2に示す各回路要素を制御するための制御信号は、ステートマシンで生成される。
-m*CO,-(m-1)*CO,-(m-2)*CO,…,-2*CO,-1*CO,0*CO,1*CO,2*CO,
…,(m-2)*CO,(m-1)*CO,m*CO→2m+1個
「テーブル53−2」
-m*C1,-(m-1)*C1,-(m-2)*C1,…,-2*C1,-1*C1,0*C1,1*C1,2*C1,
…,(m-2)*C1,(m-1)*C1,m*C1→2m+1個
「テーブル53−3」
-m*C2,-(m-1)*C2,-(m-2)*C2,…,-2*C2,-1*C2,0*C2,1*C2,2*C2,
…,(m-2)*C2,(m-1)*C2,m*C2→2m+1個
そして、このm=3の場合には、ルックアップテーブル53−1、53−2および53−3に下表に示すようなデータ(乗算詰果)が予め記憶されることになる。
上記各データの内、例えば-3*COおよび3*COは、それぞれ以下に例示するようにコード表記される。
-3*CO=100100101
3*CO=011011011
上記データ-3*CO=100100101および3*CO=011011011の最上位ビットMSBは、サイン・マグニチュード変換回路51の出力と同様に、正負の符号を表すサインビットにもなっている。
まず、ルックアップテーブルに最初から2の補数を用いて0と正負のデータを書き込んでおくために2m+1個のデータが必要となるので、0と正数のデータのみ記憶することにする。これにより必要なデータ数を(1+m)個とすることができる。m個の負数はm個の正数のデータを用いて処理する。すなわち、負数の処理は、2の補数表現のデータを加算器で加算するのではなく、減算器により正数を減算するという処理を行うのである。ここで、正負の判断もしくは加算か減算かの判断をするための情報が必要となるが、PID係数C0,C1,C2の値が正であることから、サイン・マグニチュード変換回路51の出力の最上位ビットMSBをその情報(サインビット)とすることができる。すなわち、サイン・マグニチュード変換回路51の出力の最上位ビットMSBが1であればルックアップテーブルのデータを用いて減算処理を行い、MSBが0であれば加算処理を行う。また、0および正数のm+1個のデータを記憶するだけなので、2の補数を用いてさらにm個の負数データ(計2m+1個のデータ)を記憶させる場合に比べ、ルックアップテーブルのデータのビット構成を1ビット削減できる。
そこで、上記表2のテーブルデータを使用する場合には、加減算機能を有する図5に示すようなアキュムレータ550を使用す。
加減算器5510は、コントロール信号が「1」および「0」の場合にそれぞれ減算器および加算器として動作するように構成されている。したがって、レジスタ5520には、上記コントロール信号が「1」および「0」の場合に、加減算器5510からそれぞれデータ(xk-1,…,x0)+(yk-1,…,y0)および(xk-1,…,x0)-(yk-1,…,y0)が入力されることになる。
なお、上記コントロール信号には、後述するように、レジスタ52−1、52−2および52−3の出力のサインビットの値が使用される。
このディジタル補償回路50は、上述した考察に基づいて構成したものであり、2つのマルチプレクサ540−1、540−2と、図5に示したアキュムレータ550を備えている。
しかし、ルックアップテーブル530−1〜530-3には、レジスタ520-1、520−2および520-3の出力e[n]、e[n-1] およびe[n-2]に対応するサイン・マグニチュードコードのMSBを除くビットのデータがアドレスデータとして入力され、また、これらの各テーブル530−1〜530-3には、前記表2に例示したデータに対応するデータ(乗算結果)、すなわち、負数データも記憶する場合に比べてデータ構成が1ビット削減されたデータが格納される。
例えば、サイン・マグニチュード変換回路510の出力を-m〜mとすると、図2のルックアップテーブル53−1〜53-3と図7のルックアップテーブル530−1〜530-3のサイズ比は、2m+1:m+1となる。これは、m=3の場合に、ルックアップテーブル530−1〜530-3をルックアップテーブル53−1〜53-3の4/7のサイズに縮小することが可能であることを示している。さらにルックアップテーブルのデータのビット構成を考慮すると、2m+1個のデータを表現するのに各20ビット必要であれは、本実施の形態であれば19ビットでよく、さらに5%縮小することができる。
かくして、本実施形態によれば、チップサイズの小型化およびコストダウンを図ることができる
2 DC−DC変換回路
3 誤差検出器
4 A/D変換回路
5、50 ディジタル補償回路
6 ディジタルPWM回路
7 デッドタイムコントローラ
21、22 スイッチ素子
51、510 サイン・マグニチュード変換回路
52−1〜52−3、520−1〜520−3 レジスタ
53−1〜53−3、530−1〜530−3 ルックアップテーブル
54、540−1、540−2 マルチプレクサ
55、550 アキュムレータ
551 加算器
5510 加減算器
552、5520 レジスタ
56、560 レジスタ
Claims (7)
- 電力変換器の出力電圧の離散時間における基準電圧に対する誤差を検出して対応する誤差信号を出力する誤差検出手段と、
前記離散時間における各誤差信号をディジタル誤差信号に変換する信号変換手段と、
前記各ディジタル誤差信号に含まれる前記誤差の大きさを示すデータをそれぞれのアドレスデータとし、そのアドレスデータに補償係数を乗じたデータを出力する複数のルックアップテーブルと、
前記各ルックアップテーブルから出力されるデータを加減算してディジタル制御信号を形成する演算手段と、
前記ディジタル制御信号に基づいて、前記電力変換器の出力電圧の誤差がなくなるように該電力変換器を制御する制御手段と、を備え、
前記演算手段は、前記各ディジタル誤差信号に含まれる前記誤差の正負を示すデータを前記加減算の制御に使用するように構成されていることを特徴とする電源装置。 - 前記補償係数は、PID補償係数であることを特徴とする請求項1に記載の電源装置。
- 前記ディジタル誤差信号は、前記誤差の正負を表すサインビットを有するようにコード化されていることを特徴とする請求項1に記載の電源装置。
- 前記演算手段は前記サインビットのデータを前記加減算の制御に使用することを特徴とする請求項3に記載の電源装置。
- 前記演算手段は、加減算器と該加減算器の出力を格納するレジスタとを備えるアキュムレータであることを特徴とする請求項4に記載の電源装置。
- 前記加減算器は、前記サインビットのデータが「0」および「1」の場合にそれぞれ加算および減算を行うように構成されていることを特徴とする請求項5に記載の電源装置。
- 前記電力変換器はDC−DC変換回路を有し、前記制御手段は前記ディジタル制御信号に基づいて形成されるPWM信号によって前記DC−DC変換回路のスイッチ素子を開閉制御するように構成されていることを特徴とする請求項1に記載の電源装置。
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