JP5290416B2 - 3dicのためのフロアプランニングを容易にするための方法およびシステム - Google Patents
3dicのためのフロアプランニングを容易にするための方法およびシステム Download PDFInfo
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Description
本開示は、概して、集積回路(IC)の設計に関する。より具体的には、本開示は、3次元(3D)におけるフロアプランニングを容易にするための方法およびシステムに関する。
ムーアの法則に従った超大規模集積(VLSI)回路を継続的に縮小することは、パッケージングおよび配線技術を向上させることを維持することに役立っている。3次元集積回路(3D IC)は、スケーリング、性能および機能性に関するシステム要求のペースを維持することに対する実現可能な解決策として多くの関心を得ている。
本発明の一実施形態は、3次元集積回路(3D IC)に対するフロアプランニングを容易にするシステムを提供する。動作中、システムは、複数の回路ブロックを受容する。システムは、さらに、3D構造に対するパラメータのセットを受容し、ここで、パラメータは、ダイ面積、最大総ワイヤ長、それぞれのレイヤ上のスルーシリコンビア(TSV)の最大数、および3D構造におけるそれぞれのレイヤのアスペクト比のうちの1つ以上を含む。システムは、次いで、費用関数を最適化することによって3D構造におけるレイヤにわたる回路ブロックに対するフロアプランを算出し、ここで、費用関数は、回路ブロックによって使用される、総面積、ワイヤ長、およびTSV、各レイヤにおいて回路ブロックによって占有される面積のアスペクト比、所与のフロアプランに対する回路ブロックによって生成された最高温度に基づく。
本願は、例えば、以下の項目も提供する。
(項目1)
3次元集積回路(3D IC)に対するフロアプランニングを容易にするコンピュータ実行される方法であって、該方法は、
複数の回路ブロックを受容することと、
3D構造に対するパラメータのセットを受容することであって、該パラメータは、
ダイ面積と、
最大総ワイヤ長と、
それぞれのレイヤ上でのスルーシリコンビア(TSV)の最大数と、
該3D構造におけるそれぞれのレイヤのアスペクト比と
のうちの1つ以上を含む、ことと、
費用関数を最適化することによって、該3D構造におけるレイヤにわたる該回路ブロックに対するフロアプランを算出することであって、該費用関数は、該回路ブロックによって使用される該総面積、ワイヤ長、およびTSV、各レイヤにおいて該回路ブロックによって占有される面積のアスペクト比、ならびに所与のフロアプランに対して該回路ブロックによって生成される最大温度に基づく、ことと
を包含する、方法。
(項目2)
3次元集積回路(3D IC)に対するフロアプランニングを容易にするコンピュータ実行される方法であって、該方法は、
複数の回路ブロックを受容することと、
マルチレイヤダイ構造の少なくとも1つのレイヤに、該ブロックを配置することと、
時間変動するパラメータの初期値を設定することと、
該時間変動するパラメータが所定の値に達するまで、以下の動作を繰り返し行うことであって、該動作は、
該ブロックの現在の配列を摂動することと、
該摂動前の配置および該摂動後の配置において該ブロックによって必要とされる総ダイ面積、総ワイヤ長、スルーシリコンビア(TSV)の総数およびダイのアスペクト比に基づいて、費用関数の値を算出することと、であり、
該費用関数の該算出された値が、該摂動前の配列に関連する該費用関数の値未満である場合には、該摂動後のブロック配列を該現在のブロックの配列として認めることと、
該費用関数の該算出された値が、該摂動前の配列に関連する該費用関数の値以上である場合には、該摂動後のブロック配列を、該時間変動するパラメータを減少させる非ゼロ確率を有する現在のブロック配列として認めることと、
該時間変動するパラメータを減少させることと
である、ことと、
該反復動作に引き続いて、異なるレイヤにわたる最終的なブロック配列を示す結果を生成することと
を包含する、方法。
(項目3)
前記ブロックの現在の配列を摂動することは、
少なくとも1つのブロックを動かすことと、
2つのブロックをスワッピングすることと、
少なくとも1つのブロックを回転することと、
少なくとも1つのブロックを裏返すことと
のうちの1つ以上を行うことを包含する、項目2に記載の方法。
(項目4)
前記摂動は、混雑したレイヤからより多くの使用されていない空間を有するレイヤへブロックを動かす増大した確率で行われる、項目3に記載の方法。
(項目5)
前記摂動は、それぞれのレイヤの前記ダイ面積の境界内の1つ以上のブロックのあそびに基づいて行われる、項目3に記載の方法。
(項目6)
前記時間変動するパラメータが所定の値よりも大きい場合には、あそびベースのブロック移動が好適である、項目5に記載の方法。
(項目7)
前記時間変動するパラメータが所定の値以下である場合には、あそびベースのブロックスワッピングが好適である、項目5に記載の方法。
(項目8)
前記時間変動するパラメータが所定の中間値に達した後、所定のサイズよりも大きい少なくとも1つのブロックを、より小さいブロックに分解することをさらに包含する、項目2に記載の方法。
(項目9)
前記時間変動するパラメータが所定の中間値に達した後、前記時間変動するパラメータを増大することによって、前記分解されたブロックが追加の摂動を受けることを可能にすることをさらに包含する、項目8に記載の方法。
(項目10)
前記回路ブロックを受容することは、既存の2次元(2D)または3Dフロアプランにおいて該ブロックを受容することを包含する、項目2に記載の方法。
(項目11)
コードを格納するコンピュータ読み取り可能格納媒体であって、該コードは、コンピュータによって実行される場合に、3次元集積回路(3D IC)に対するフロアプランニングを容易にする方法を該コンピュータに行わせ、該方法は、
複数の回路ブロックを受容することと、
3D構造に対するパラメータのセットを受容することであって、該パラメータは、
ダイ面積と、
最大総ワイヤ長と、
それぞれのレイヤ上でのスルーシリコンビア(TSV)の最大数と、
該3D構造におけるそれぞれのレイヤのアスペクト比と
のうちの1つ以上を含む、ことと、
費用関数を最適化することによって、該3D構造におけるレイヤにわたる該回路ブロックに対するフロアプランを算出することであって、該費用関数は、該回路ブロックによって使用される総面積、ワイヤ長、およびTSV、各レイヤにおいて該回路ブロックによって占有される面積のアスペクト比、ならびに所与のフロアプランに対して該回路ブロックによって生成される最大温度に基づく、ことと
を包含する、コンピュータ読み取り可能格納媒体。
(項目12)
コードを格納するコンピュータ読み取り可能格納媒体であって、該コードは、コンピュータによって実行されると、3次元集積回路(3D IC)に対するフロアプランニングを容易にする方法を該コンピュータに行わせ、該方法は、
複数の回路ブロックを受容することと、
マルチレイヤダイ構造の少なくとも1つのレイヤに、該ブロックを配置することと、
時間変動するパラメータの初期値を設定することと、
該時間変動するパラメータが所定の値に達するまで、以下の動作を繰り返し行うことであって、該動作は、
該ブロックの現在の配列を摂動することと、
該摂動前の配置および該摂動後の配置において該ブロックによって必要とされる総ダイ面積、総ワイヤ長、スルーシリコンビア(TSV)の総数およびダイのアスペクト比に基づいて、費用関数の値を算出することと、
該費用関数の該算出された値が、該摂動前の配列に関連する該費用関数の値未満である場合には、該摂動後のブロック配列を該現在のブロックの配列として認めることと、
該費用関数の該算出された値が、該摂動前の配列に関連する該費用関数の値以上である場合には、該摂動後のブロック配列を、該時間変動するパラメータを減少させる非ゼロ確率を有する現在のブロック配列として認めることと、
該時間変動するパラメータを減少させることと
である、ことと、
該反復動作に引き続いて、異なるレイヤにわたる最終的なブロック配列を示す結果を生成することと
を包含する、コンピュータ読み取り可能格納媒体。
(項目13)
前記現在のブロックの配列を摂動することは、
少なくとも1つのブロックを動かすことと、
2つのブロックをスワッピングすることと、
少なくとも1つのブロックを回転することと、
少なくとも1つのブロックを裏返すことと
のうちの1つ以上を行うことを包含する、項目12に記載のコンピュータ読み取り可能格納媒体。
(項目14)
前記摂動は、混雑したレイヤからより多くの使用されていない空間を有するレイヤへブロックを動かす増大した確率で行われる、項目13に記載のコンピュータ読み取り可能格納媒体。
(項目15)
前記摂動は、それぞれのレイヤの前記ダイ面積の境界内の1つ以上のブロックのあそびに基づいて行われる、項目13に記載のコンピュータ読み取り可能格納媒体。
(項目16)
前記時間変動するパラメータが所定の値よりも大きい場合には、あそびベースのブロック移動が好適である、項目15に記載のコンピュータ読み取り可能格納媒体。
(項目17)
前記時間変動するパラメータが所定の値以下である場合には、あそびベースのブロックスワッピングが好適である、項目15に記載のコンピュータ読み取り可能格納媒体。
(項目18)
前記方法は、前記時間変動するパラメータが所定の中間値に達した後、所定のサイズよりも大きい少なくとも1つのブロックを、より小さいブロックに分解することをさらに包含する、項目12に記載のコンピュータ読み取り可能格納媒体。
(項目19)
前記方法は、前記時間変動するパラメータが所定の中間値に達した後、該時間変動するパラメータを増大することによって、前記分解されたブロックが追加の摂動を受けることを可能にすることをさらに包含する、項目18に記載のコンピュータ読み取り可能格納媒体。
(項目20)
前記回路ブロックを受容することは、既存の2次元(2D)または3Dフロアプランにおいて該ブロックを受容することを包含する、項目12に記載のコンピュータ読み取り可能格納媒体。
(項目21)
3次元集積回路(3D IC)に対するフロアプランニングを容易にするコンピュータシステムであって、該コンピュータシステムは、
プロセッサと、
メモリと、
複数の回路ブロックと3D構造に対するパラメータのセットとを受容するように構成された受容機構であって、該パラメータは、
ダイ面積と、
最大総ワイヤ長と、
それぞれのレイヤ上でのスルーシリコンビア(TSV)の最大数と、
該3D構造におけるそれぞれのレイヤのアスペクト比と
のうちの1つ以上を含む、受容機構と、
費用関数を最適化することによって、該3D構造におけるレイヤにわたる該回路ブロックに対するフロアプランを算出するように構成された算出機構であって、該費用関数は、該回路ブロックによって使用される総面積、ワイヤ長、およびTSV、各レイヤにおいて該回路ブロックによって占有される面積のアスペクト比、ならびに所与のフロアプランに対して該回路ブロックによって生成される最大温度に基づく、算出機構と
を備えている、コンピュータシステム。
(項目22)
3次元集積回路(3D IC)に対するフロアプランニングを容易にするコンピュータシステムであって、該コンピュータシステムは、
プロセッサと、
メモリと、
複数の回路ブロックを受容するように構成された受容構造と、
マルチレイヤダイ構造の少なくとも1つのレイヤに、該ブロックを配置するように構成された初期配置機構と、
時間変動するパラメータの初期値を設定するように構成された時間変動するパラメータの設定機構と、
該時間変動するパラメータが所定の値に達するまで、以下の動作を繰り返し行うように構成された反復機構であって、該動作は、
該ブロックの現在の配列を摂動することと、
該摂動前の配置および該摂動後の配置において該ブロックによって必要とされる総ダイ面積、総ワイヤ長、スルーシリコンビア(TSV)の総数およびダイのアスペクト比に基づいて、費用関数の値を算出することと、
該費用関数の該算出された値が、該摂動前の配列に関連する該費用関数の値未満である場合には、該摂動後のブロック配列を該現在のブロックの配列として認めることと、
該費用関数の該算出された値が、該摂動前の配列に関連する該費用関数の値以上である場合には、該摂動後のブロック配列を、該時間変動するパラメータを減少させる非ゼロ確率を有する現在のブロック配列として認めることと、
該時間変動するパラメータを減少させることと
である、反復機構と、
該反復動作に引き続いて、異なるレイヤにわたる最終的なブロック配列を示す結果を生成するように構成された結果生成機構と
を備えている、コンピュータシステム。
(項目23)
前記現在のブロックの配列を摂動する間に、前記反復機構は、
少なくとも1つのブロックを動かすことと、
2つのブロックをスワッピングすることと、
少なくとも1つのブロックを回転することと、
少なくとも1つのブロックを裏返すことと
のうちの1つ以上を行うようにさらに構成されている、項目22に記載のコンピュータシステム。
(項目24)
前記摂動は、混雑したレイヤからより多くの使用されていない空間を有するレイヤへブロックを動かす増大した確率で行われる、項目23に記載のコンピュータシステム。
(項目25)
前記摂動は、それぞれのレイヤの前記ダイ面積の境界内の1つ以上のブロックのあそびに基づいて行われる、項目23に記載のコンピュータシステム。
(項目26)
前記時間変動するパラメータが所定の値よりも大きい場合には、あそびベースのブロック移動が好適である、項目25に記載のコンピュータシステム。
(項目27)
前記時間変動するパラメータが所定の値以下である場合には、あそびベースのブロックスワッピングが好適である、項目25に記載のコンピュータシステム。
(項目28)
前記時間変動するパラメータが所定の中間値に達した後、所定のサイズよりも大きい少なくとも1つのブロックを、より小さいブロックに分解するように構成されたブロック分解機構をさらに備えている、項目22に記載のコンピュータシステム。
(項目29)
前記時間変動するパラメータの設定機構は、前記時間変動するパラメータが所定の中間値に達した後、該時間変動するパラメータを増大することによって、前記分解されたブロックが追加の摂動を受けることを可能にするようにさらに構成される、項目28に記載のコンピュータシステム。
(項目30)
前記回路ブロックを受容する間に、前記受容機構は、既存の2次元(2D)または3Dフロアプランにおいて該ブロックを受容するように構成される、項目22に記載のコンピュータシステム。
以下の説明は、当業者が本発明を構成し使用することを可能にするために提示され、特定の用途およびその要件に関連して提供される。開示される実施形態に対する様々な修正は、当業者に容易に明らかになり、本明細書に規定される一般的な原理は、本発明の精神および範囲から逸脱することなしに、他の実施形態および用途に適用され得る。従って、本発明は、示される実施形態に制限されないが、本明細書に開示される原理および特徴に一致する最も広い範囲に従うべきである。
垂直方向のシステム集積化の主なアプローチは、薄いデバイス(ダイまたはウェハ)を、精度良く整列させ、接合し、そしてスルーシリコンビア(TSV)を用いて任意に相互接続することによって、薄いデバイスをスタックすることである。典型的なフローにおいて、回路設計は、別個のウェハ上に適宜製造された別個のレイヤ上に適合するように工作される。次に、ウェハは整列され、スタックされ、薄化される。このプロセスのどこかで、TSVがスタックされたウェハ/ダイに一体化されることにより、垂直方向の接続を実現する。これらの動作の正しい順序は、様々な方法間で広く変動する。
一般の3Dfixed−outlineフロアプランニング問題(3D−FOFP)は、以下のように定式化され得る。B={bi|1≦i≦n}を所与の回路ブロックのセットであるとし、各ブロックbiは、幅wiおよび高さhiを有する。各ブロックは、自由に回転し、そして/または裏返しになる。さらに、フロアプランは、ダイアウトライン、TSVおよび熱問題に関する特定の拘束を満足することが期待される。fixed outline拘束は、ダイ上の所与の寸法が満足される(例えば、全てのレイヤが所与のアウトライン内に拘束される)ことを確実にする。fixed outline拘束(しばしばfixedダイ拘束といわれる)は、典型的に、階層的設計に使用される。この拘束は、しばしば、フロアプランニングプロセスに含まれる。なぜなら、理論的な(pure)ワイヤ長/面積最小化は、依然として、解決策が所与のアウトライン内に適合しない場合には使用不能な解決策をもたらし得るからである。各ダイの所望の幅Wおよび所望の高さHが提供され得る。代替的に、最大のアスペクト比および最大の許容可能な使用されない空間が、全てのダイに対するWおよびHが計算され得ることから提供され得る。製造能力の拘束はTSVに関連する。この面積における重要な拘束は、隣接するダイレイヤの各対間のTSVの数が特定のユーザ固有の境界内に存在することを確実にすることである。この境界は、異なる層に対して変動し得、典型的には、TSVピッチの考察に基づいて計算され、これは境界スキームが使用されることに依存する。さらなる拘束は熱問題に関連する。3D構造におけるより大きな電力密度およびより弱い熱伝導率に依存して、熱問題は、フロアプランニングの間に考察されるべきである。重要な熱拘束は、任意のダイレイヤにおける最大の可能な温度を制限することである。フロアプランニングツールの目的は、各ブロックbiの下部左の頂点に対する座標(xi,yi,li)を見出すことであり、その結果、0≦xi≦W−wi;0≦yi≦H−hi;1≦li≦Lであり、いかなる2つのブロック間にも重なりは存在しない。
本発明の実施形態は、ブロックの位置を表すシーケンス対のアレイを使用する。各レイヤに対して、1つのシーケンス対は、このレイヤにおけるブロックの配置を表すために使用される。現在の3D IC技術において、TSVは、サイズで通常のビアよりも数倍大きいので、面積使用を最小化するために、TSVの最大数を制限することが有益である。従って、本発明の実施形態は、各レイヤにおけるTSVの数を制限することによって、製造能力を考慮している。以下のセクションは、3D−FOFPアプローチの様々な局面を説明する。
先に述べたように、本発明の実施形態は、シミュレーテッドアニーリングアプローチを使用し、レイヤ間およびレイヤ内の両方のブロックの動きを考慮する。一実施形態において、システムは、最初に、第1のレイヤに全てのブロックを保持し、ブロックの最初のフロアプランを表すランダムなシーケンス対を生成する。次に、最初のシーケンス対は、フロアプランニングツールに送られ、このフロアプランニングツールは、fixed−outline拘束およびTSV境界拘束に違反することなしにフロアプランニングの結果を生成することを目的とする。同時に、このツールは、3D設計の総ワイヤ長を最小化することを模索する。
一実施形態において、最初のアニーリング温度は、非常に高い値(例えば、30000度)に設定される。この高温の段階において、劣っている解決策は、認められる可能性が高い。次いで、アニーリング温度は、1に近い基底で指数関数的に低減され、劣っている解決策の認められる可能性は、対応して徐々に低減する。アニーリング温度が0度に非常に近くなる場合には、劣っている解決策の認められる可能性は0に近くなり、3Dフロアプランニングアルゴリズムは、グリーディアルゴリズムと類似した挙動をする。一実施形態において、SA温度が特定のクールダウン閾値未満に落ちると、3D−1フェーズは終了し、3D−2フェーズが始まる。
SA反復の各ステップの間に、新しいブロック配列が、ブロックまたはブロックの対の位置を変更することによって得られる。シミュレーテッドアニーリングプロセスの各ステップにおいて使用される摂動方法は、以下のようにカテゴリー分けされ得る。
(1)ランダム摂動:これらの摂動は、ランダムに選択されたブロックまたはブロックの対におけるレイヤ内移動、レイヤ間移動、レイヤ内スワッピング、およびレイヤ間スワッピングを含む。移動の間、ブロックは1つの位置から別の位置に動かされる。他方、スワッピングの間、2つのブロックの位置が交換される。
(2)面積平衡摂動:この摂動において、ブロックの移動は、ブロックを混雑したレイヤからより多くの余白空間を有するレイヤに動かす確率を増大させるように付勢される。これらの動きは、各レイヤにおける余白空間のより良い利用を可能にする。
(3)あそびにもとづく摂動:このカテゴリーに含まれる4つのタイプの摂動がある。それらは、レイヤ内のあそびに基づく移動、レイヤ間のあそびに基づく移動、レイヤ内のあそびに基づくスワッピングおよびレイヤ間のあそびに基づくスワッピングである。あそびの情報は、移動またはスワッピングのためにブロックを選択するために使用される。
(4)回転および裏返し摂動:ブロック回転は、長方形のブロックを小型化するための許容可能な幾何学形状の組み合わせの数を増大させることによって、fixed outline拘束を満たす成功率を可能性として増大させる。他方、ブロックの裏返しは、ワイヤ長を低減することを助ける。
(5)半外周ワイヤ長(HPWL)アウェア摂動:ワイヤ長を最小化するために、この摂動は、このブロックと接続するピンの重心にブロックを動かす。
一実施形態において、複数の目的(例えば、面積最小化、ワイヤ長最小化ならびにアスペクト比およびTSV境界とのコンプライアンス)に対処するために、以下の目的関数
費用=α×DArea+β×DWL+χ×DAR+δ×オーバーフロー
が使用され、ここでα、β、χおよびδはユーザ規定の拘束である。
詳細な説明のセクションに説明された方法およびプロセスは、コードおよび/またはデータとして具体化され得、これらは、上述のコンピュータ読み取り可能格納媒体に格納され得る。コンピュータシステムは、コンピュータ読み取り可能格納媒体に格納されたコードおよび/またはデータを読み取り、実行する場合には、コンピュータシステムは、データ構造およびデータとして具体化され、コンピュータ読み取り可能格納媒体内に格納された方法およびプロセスを行う。
Claims (24)
- 3次元集積回路(3D IC)に対するフロアプランニングを容易にするコンピュータ実行される方法であって、該方法は、
複数の回路ブロックを受容することと、
3D構造に対するコンピュータにより生成されたパラメータのセットを受容することであって、該パラメータは、
総ダイ面積と、
総ワイヤ長と、
それぞれのレイヤ上でのスルーシリコンビア(TSV)の最大数と、
各レイヤにおいて該回路ブロックによって占有される面積のアスペクト比と、
所与のフロアプランに対して該回路ブロックによって生成されるシミュレーテッド最大物理温度と
を含む、ことと、
費用関数を最適化することによって、該3D構造におけるレイヤにわたる該回路ブロックに対するフロアプランを算出することであって、該費用関数は、総ダイ面積、総ワイヤ長、それぞれのレイヤ上でのTSVの最大数、各レイヤにおいて該回路ブロックによって占有される面積のアスペクト比、および所与のフロアプランに対して該回路ブロックによって生成されるシミュレーテッド最大物理温度に基づく、ことと
を包含し、
該最適化することは、
時間変動するパラメータの初期値を設定することと、
該回路ブロックの現在の配列を繰り返し摂動することと、
各摂動において該時間変動するパラメータを減少させることと、
該時間変動するパラメータが所定の中間値に達した後、所定のサイズよりも大きい少なくとも1つの回路ブロックを、より小さい回路ブロックに分解することと、
該時間変動するパラメータが該所定の中間値に達した後、該時間変動するパラメータを増大することによって、該分解されたブロックが追加の摂動を受けることを可能にすること
を包含する、方法。 - 3次元集積回路(3D IC)に対するフロアプランニングを容易にするコンピュータ実行される方法であって、該方法は、
複数の回路ブロックを受容することと、
マルチレイヤダイ構造の少なくとも1つのレイヤに、該ブロックを配置することと、
時間変動するパラメータの初期値を設定することと、
該時間変動するパラメータが所定の値に達するまで、以下の動作を繰り返し行うことであって、該動作は、
該ブロックの現在の配列を摂動することと、
該摂動前の配置および該摂動後の配置において該ブロックによって必要とされる総ダイ面積、総ワイヤ長、各レイヤにおけるスルーシリコンビア(TSV)の最大数およびダイのアスペクト比に基づいて、費用関数の値を算出することと、
該費用関数の該算出された値が、該摂動前の配列に関連する該費用関数の値未満である場合には、該摂動後のブロック配列を該現在のブロックの配列として認めることと、
該費用関数の該算出された値が、該摂動前の配列に関連する該費用関数の値以上である場合には、該摂動後のブロック配列を、該時間変動するパラメータを減少させる非ゼロ確率に基づいて現在のブロック配列として認めることと、
該時間変動するパラメータを減少させることと、
該時間変動するパラメータが所定の中間値に達した後、所定のサイズよりも大きい少なくとも1つのブロックを、より小さいブロックに分解することと、
該時間変動するパラメータが該所定の中間値に達した後、該時間変動するパラメータを増大することによって、該分解されたブロックが追加の摂動を受けることを可能にすることと
である、ことと、
該反復動作に引き続いて、異なるレイヤにわたる最終的なブロック配列を示す結果を生成することと
を包含する、方法。 - 前記ブロックの現在の配列を摂動することは、
少なくとも1つのブロックを動かすことと、
2つのブロックをスワッピングすることと、
少なくとも1つのブロックを回転することと、
少なくとも1つのブロックを裏返すことと
のうちの1つ以上を行うことを包含する、請求項2に記載の方法。 - 前記摂動は、混雑したレイヤからより多くの使用されていない空間を有するレイヤへブロックを動かすことを増大した確率で行う、請求項3に記載の方法。
- 前記摂動は、それぞれのレイヤの前記ダイ面積の境界内の1つ以上のブロックのあそびに基づいて行われる、請求項3に記載の方法。
- 前記時間変動するパラメータが所定の値よりも大きい場合には、あそびベースのブロック移動を行う、請求項5に記載の方法。
- 前記時間変動するパラメータが所定の値以下である場合には、あそびベースのブロックスワッピングを行う、請求項5に記載の方法。
- 前記回路ブロックを受容することは、既存の2次元(2D)または3Dフロアプランにおいて該ブロックを受容することを包含する、請求項2に記載の方法。
- コードを格納するコンピュータ読み取り可能格納媒体であって、該コードは、コンピュータによって実行される場合に、3次元集積回路(3D IC)に対するフロアプランニングを容易にする方法を該コンピュータに行わせ、該方法は、
複数の回路ブロックを受容することと、
3D構造に対するコンピュータにより生成されたパラメータのセットを受容することであって、該パラメータは、
総ダイ面積と、
総ワイヤ長と、
それぞれのレイヤ上でのスルーシリコンビア(TSV)の最大数と、
各レイヤにおいて該回路ブロックによって占有される面積のアスペクト比と、
所与のフロアプランに対して該回路ブロックによって生成されるシミュレーテッド最大物理温度と
を含む、ことと、
費用関数を最適化することによって、該3D構造におけるレイヤにわたる該回路ブロックに対するフロアプランを算出することであって、該費用関数は、総ダイ面積、総ワイヤ長、それぞれのレイヤ上でのTSVの最大数、各レイヤにおいて該回路ブロックによって占有される面積のアスペクト比、および所与のフロアプランに対して該回路ブロックによって生成されるシミュレーテッド最大物理温度に基づく、ことと
を包含し、
該最適化することは、
時間変動するパラメータの初期値を設定することと、
該回路ブロックの現在の配列を繰り返し摂動することと、
各摂動において該時間変動するパラメータを減少させることと、
該時間変動するパラメータが所定の中間値に達した後、所定のサイズよりも大きい少なくとも1つの回路ブロックを、より小さい回路ブロックに分解することと、
該時間変動するパラメータが該所定の中間値に達した後、該時間変動するパラメータを増大することによって、該分解されたブロックが追加の摂動を受けることを可能にすること
を包含する、コンピュータ読み取り可能格納媒体。 - コードを格納するコンピュータ読み取り可能格納媒体であって、該コードは、コンピュータによって実行されると、3次元集積回路(3D IC)に対するフロアプランニングを容易にする方法を該コンピュータに行わせ、該方法は、
複数の回路ブロックを受容することと、
マルチレイヤダイ構造の少なくとも1つのレイヤに、該ブロックを配置することと、
時間変動するパラメータの初期値を設定することと、
該時間変動するパラメータが所定の値に達するまで、以下の動作を繰り返し行うことであって、該動作は、
該ブロックの現在の配列を摂動することと、
該摂動前の配置および該摂動後の配置において該ブロックによって必要とされる総ダイ面積、総ワイヤ長、各レイヤにおけるスルーシリコンビア(TSV)の最大数およびダイのアスペクト比に基づいて、費用関数の値を算出することと、
該費用関数の該算出された値が、該摂動前の配列に関連する該費用関数の値未満である場合には、該摂動後のブロック配列を該現在のブロックの配列として認めることと、
該費用関数の該算出された値が、該摂動前の配列に関連する該費用関数の値以上である場合には、該摂動後のブロック配列を、該時間変動するパラメータを減少させる非ゼロ確率に基づいて、現在のブロック配列として認めることと、
該時間変動するパラメータを減少させることと、
該時間変動するパラメータが所定の中間値に達した後、所定のサイズよりも大きい少なくとも1つのブロックを、より小さいブロックに分解することと、
該時間変動するパラメータが該所定の中間値に達した後、該時間変動するパラメータを増大することによって、該分解されたブロックが追加の摂動を受けることを可能にすることと
である、ことと、
該反復動作に引き続いて、異なるレイヤにわたる最終的なブロック配列を示す結果を生成することと
を包含する、コンピュータ読み取り可能格納媒体。 - 前記現在のブロックの配列を摂動することは、
少なくとも1つのブロックを動かすことと、
2つのブロックをスワッピングすることと、
少なくとも1つのブロックを回転することと、
少なくとも1つのブロックを裏返すことと
のうちの1つ以上を行うことを包含する、請求項10に記載のコンピュータ読み取り可能格納媒体。 - 前記摂動は、混雑したレイヤからより多くの使用されていない空間を有するレイヤへブロックを動かすことを増大した確率で行う、請求項11に記載のコンピュータ読み取り可能格納媒体。
- 前記摂動は、それぞれのレイヤの前記ダイ面積の境界内の1つ以上のブロックのあそびに基づいて行われる、請求項11に記載のコンピュータ読み取り可能格納媒体。
- 前記時間変動するパラメータが所定の値よりも大きい場合には、あそびベースのブロック移動を行う、請求項13に記載のコンピュータ読み取り可能格納媒体。
- 前記時間変動するパラメータが所定の値以下である場合には、あそびベースのブロックスワッピングを行う、請求項13に記載のコンピュータ読み取り可能格納媒体。
- 前記回路ブロックを受容することは、既存の2次元(2D)または3Dフロアプランにおいて該ブロックを受容することを包含する、請求項10に記載のコンピュータ読み取り可能格納媒体。
- 3次元集積回路(3D IC)に対するフロアプランニングを容易にするコンピュータシステムであって、該コンピュータシステムは、
プロセッサと、
メモリと、
複数の回路ブロックと3D構造に対するコンピュータシステムにより生成されたパラメータのセットとを受容するように構成された受容機構であって、該パラメータは、
総ダイ面積と、
総ワイヤ長と、
それぞれのレイヤ上でのスルーシリコンビア(TSV)の最大数と、
各レイヤにおいて該回路ブロックによって占有される面積のアスペクト比と、
所与のフロアプランに対して該回路ブロックによって生成されるシミュレーテッド最大物理温度と
を含む、受容機構と、
時間変動するパラメータの初期値を設定するように構成された時間変動するパラメータの設定機構と、
該時間変動するパラメータが所定の中間値に達した後、所定のサイズよりも大きい少なくとも1つのブロックを、より小さいブロックに分解するように構成されたブロック分解機構と、
費用関数を最適化することによって、該3D構造におけるレイヤにわたる該回路ブロックに対するフロアプランを算出するように構成された算出機構であって、該費用関数は、総ダイ面積、総ワイヤ長、それぞれのレイヤ上でのTSVの最大数、各レイヤにおいて該回路ブロックによって占有される面積のアスペクト比、および所与のフロアプランに対して該回路ブロックによって生成されるシミュレーテッド最大物理温度に基づく、算出機構と
を備え、
該最適化することは、
該算出機構が、回路ブロックの現在の配列を繰り返し摂動することと、
該算出機構が、各摂動において該時間変動するパラメータを減少させることと、
該ブロック分解機構が、該時間変動するパラメータが所定の中間値に達した後、所定のサイズよりも大きい少なくとも1つの回路ブロックを、より小さい回路ブロックに分解することと、
該時間変動するパラメータの設定機構が、該時間変動するパラメータが該所定の中間値に達した後、該時間変動するパラメータを増大することによって、該分解されたブロックが追加の摂動を受けることを可能にすること
を包含する、コンピュータシステム。 - 3次元集積回路(3D IC)に対するフロアプランニングを容易にするコンピュータシステムであって、該コンピュータシステムは、
プロセッサと、
メモリと、
複数の回路ブロックを受容するように構成された受容構造と、
マルチレイヤダイ構造の少なくとも1つのレイヤに、該ブロックを配置するように構成された初期配置機構と、
時間変動するパラメータの初期値を設定するように構成された時間変動するパラメータの設定機構と、
該時間変動するパラメータが所定の中間値に達した後、所定のサイズよりも大きい少なくとも1つのブロックを、より小さいブロックに分解するように構成されたブロック分解機構と、
該時間変動するパラメータが所定の値に達するまで、以下の動作を繰り返し行うように構成された反復機構であって、該動作は、
該ブロックの現在の配列を摂動することと、
該摂動前の配置および該摂動後の配置において該ブロックによって必要とされる総ダイ面積、総ワイヤ長、各レイヤにおけるスルーシリコンビア(TSV)の最大数およびダイのアスペクト比に基づいて、費用関数の値を算出することと、
該費用関数の該算出された値が、該摂動前の配列に関連する該費用関数の値未満である場合には、該摂動後のブロック配列を該現在のブロックの配列として認めることと、
該費用関数の該算出された値が、該摂動前の配列に関連する該費用関数の値以上である場合には、該摂動後のブロック配列を、該時間変動するパラメータを減少させる非ゼロ確率に基づいて現在のブロック配列として認めることと、
該時間変動するパラメータを減少させることと
である、反復機構と、
該反復動作に引き続いて、異なるレイヤにわたる最終的なブロック配列を示す結果を生成するように構成された結果生成機構と
を備えており、
該時間変動するパラメータの設定機構は、該時間変動するパラメータが該所定の中間値に達した後、該時間変動するパラメータを増大することによって、該分解されたブロックが追加の摂動を受けることを可能にするようにさらに構成される、コンピュータシステム。 - 前記現在のブロックの配列を摂動する間に、前記反復機構は、
少なくとも1つのブロックを動かすことと、
2つのブロックをスワッピングすることと、
少なくとも1つのブロックを回転することと、
少なくとも1つのブロックを裏返すことと
のうちの1つ以上を行うようにさらに構成されている、請求項18に記載のコンピュータシステム。 - 前記摂動は、混雑したレイヤからより多くの使用されていない空間を有するレイヤへブロックを動かすことを増大した確率で行う、請求項19に記載のコンピュータシステム。
- 前記摂動は、それぞれのレイヤの前記ダイ面積の境界内の1つ以上のブロックのあそびに基づいて行われる、請求項19に記載のコンピュータシステム。
- 前記時間変動するパラメータが所定の値よりも大きい場合には、あそびベースのブロック移動を行う、請求項21に記載のコンピュータシステム。
- 前記時間変動するパラメータが所定の値以下である場合には、あそびベースのブロックスワッピングを行う、請求項21に記載のコンピュータシステム。
- 前記回路ブロックを受容する間に、前記受容機構は、既存の2次元(2D)または3Dフロアプランにおいて該ブロックを受容するように構成される、請求項18に記載のコンピュータシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/182,263 US8006212B2 (en) | 2008-07-30 | 2008-07-30 | Method and system for facilitating floorplanning for 3D IC |
US12/182,263 | 2008-07-30 | ||
PCT/US2009/051083 WO2010014445A2 (en) | 2008-07-30 | 2009-07-17 | Method and system for facilitating floorplanning for 3d ic |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011530106A JP2011530106A (ja) | 2011-12-15 |
JP5290416B2 true JP5290416B2 (ja) | 2013-09-18 |
Family
ID=41609638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011521190A Expired - Fee Related JP5290416B2 (ja) | 2008-07-30 | 2009-07-17 | 3dicのためのフロアプランニングを容易にするための方法およびシステム |
Country Status (6)
Country | Link |
---|---|
US (1) | US8006212B2 (ja) |
EP (1) | EP2308000A4 (ja) |
JP (1) | JP5290416B2 (ja) |
CN (1) | CN101821745B (ja) |
TW (1) | TWI456421B (ja) |
WO (1) | WO2010014445A2 (ja) |
Families Citing this family (219)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8362482B2 (en) * | 2009-04-14 | 2013-01-29 | Monolithic 3D Inc. | Semiconductor device and structure |
US8669778B1 (en) | 2009-04-14 | 2014-03-11 | Monolithic 3D Inc. | Method for design and manufacturing of a 3D semiconductor device |
US8384426B2 (en) * | 2009-04-14 | 2013-02-26 | Monolithic 3D Inc. | Semiconductor device and structure |
US8427200B2 (en) | 2009-04-14 | 2013-04-23 | Monolithic 3D Inc. | 3D semiconductor device |
US20110199116A1 (en) * | 2010-02-16 | 2011-08-18 | NuPGA Corporation | Method for fabrication of a semiconductor device and structure |
US8378715B2 (en) | 2009-04-14 | 2013-02-19 | Monolithic 3D Inc. | Method to construct systems |
US9711407B2 (en) * | 2009-04-14 | 2017-07-18 | Monolithic 3D Inc. | Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer |
US8395191B2 (en) * | 2009-10-12 | 2013-03-12 | Monolithic 3D Inc. | Semiconductor device and structure |
US7986042B2 (en) | 2009-04-14 | 2011-07-26 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
US8754533B2 (en) * | 2009-04-14 | 2014-06-17 | Monolithic 3D Inc. | Monolithic three-dimensional semiconductor device and structure |
US8373439B2 (en) | 2009-04-14 | 2013-02-12 | Monolithic 3D Inc. | 3D semiconductor device |
US9509313B2 (en) | 2009-04-14 | 2016-11-29 | Monolithic 3D Inc. | 3D semiconductor device |
US9577642B2 (en) | 2009-04-14 | 2017-02-21 | Monolithic 3D Inc. | Method to form a 3D semiconductor device |
US8058137B1 (en) | 2009-04-14 | 2011-11-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
US8405420B2 (en) * | 2009-04-14 | 2013-03-26 | Monolithic 3D Inc. | System comprising a semiconductor device and structure |
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US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
US8742476B1 (en) | 2012-11-27 | 2014-06-03 | Monolithic 3D Inc. | Semiconductor device and structure |
US8536023B2 (en) | 2010-11-22 | 2013-09-17 | Monolithic 3D Inc. | Method of manufacturing a semiconductor device and structure |
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US9099424B1 (en) | 2012-08-10 | 2015-08-04 | Monolithic 3D Inc. | Semiconductor system, device and structure with heat removal |
US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US8450804B2 (en) | 2011-03-06 | 2013-05-28 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
US8476145B2 (en) | 2010-10-13 | 2013-07-02 | Monolithic 3D Inc. | Method of fabricating a semiconductor device and structure |
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US8373230B1 (en) | 2010-10-13 | 2013-02-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
US8026521B1 (en) | 2010-10-11 | 2011-09-27 | Monolithic 3D Inc. | Semiconductor device and structure |
US8541819B1 (en) | 2010-12-09 | 2013-09-24 | Monolithic 3D Inc. | Semiconductor device and structure |
US8461035B1 (en) | 2010-09-30 | 2013-06-11 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
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US9099526B2 (en) | 2010-02-16 | 2015-08-04 | Monolithic 3D Inc. | Integrated circuit device and structure |
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US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
US8114757B1 (en) | 2010-10-11 | 2012-02-14 | Monolithic 3D Inc. | Semiconductor device and structure |
US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
US9197804B1 (en) | 2011-10-14 | 2015-11-24 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
US8379458B1 (en) | 2010-10-13 | 2013-02-19 | Monolithic 3D Inc. | Semiconductor device and structure |
US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
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-
2008
- 2008-07-30 US US12/182,263 patent/US8006212B2/en active Active
-
2009
- 2009-06-30 TW TW098122091A patent/TWI456421B/zh active
- 2009-07-17 JP JP2011521190A patent/JP5290416B2/ja not_active Expired - Fee Related
- 2009-07-17 CN CN200980000250.2A patent/CN101821745B/zh active Active
- 2009-07-17 EP EP09803382.2A patent/EP2308000A4/en not_active Withdrawn
- 2009-07-17 WO PCT/US2009/051083 patent/WO2010014445A2/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
CN101821745A (zh) | 2010-09-01 |
US20100031217A1 (en) | 2010-02-04 |
WO2010014445A3 (en) | 2010-04-22 |
US8006212B2 (en) | 2011-08-23 |
TW201020835A (en) | 2010-06-01 |
EP2308000A4 (en) | 2014-05-28 |
TWI456421B (zh) | 2014-10-11 |
EP2308000A2 (en) | 2011-04-13 |
JP2011530106A (ja) | 2011-12-15 |
CN101821745B (zh) | 2016-08-03 |
WO2010014445A2 (en) | 2010-02-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120426 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121218 |
|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130423 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130605 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D04 |
|
RD02 | Notification of acceptance of power of attorney |
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|
LAPS | Cancellation because of no payment of annual fees |