JP5289968B2 - 半導体構造物の製造方法 - Google Patents

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Description

本発明は半導体の製造方法一般に関する。より詳細には、異なるデバイス領域を有する半導体構造に関する。
技術が半導体処理の面で進歩するにつれて、デバイスのサイズが小さくなってきている。しかしながら、デバイスのサイズが小さくなると、これらのデバイスの内部の移動度は通常、例えばリーク電流を制御するために必要となるチャネルドーピング濃度が高くなるので小さくなる。デバイスを小さくすることにより劣化する移動度を高めるために、デバイスが形成されるシリコンに歪みを加えることができる。例えば、ｎ型デバイスの場合には、シリコンに引っ張り歪みを与えて移動度を高めることができ、ｐ型デバイスの場合には、シリコンに圧縮歪みを与えて移動度を高めることができる。ここで、シリコンに大きな歪みを与えることにより、デバイスの特性に影響が現われ、加わる歪みによって変わるが、一方の導電型のデバイスが他方の導電型のデバイスよりも特性が良くなる。また、処理デバイスに使用される表面の結晶方位、及びチャネルの結晶方向もデバイス特性に影響し、この場合、特定の結晶方位及び方向が、一方の導電型のデバイスよりも他方の導電型のデバイスに対して特性が向上するように作用する。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化物半導体）回路の場合、ｎ型デバイス、すなわちＮＭＯＳ（Ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｎ型金属酸化物半導体）デバイス、及びｐ型デバイス、すなわちＰＭＯＳ（Ｐ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｐ型金属酸化物半導体）デバイスの両方が必要になる。しかしながら、これらの異なる導電型のデバイスを一体的に形成する場合、処理が他方の導電型のデバイスの特性を向上させるように作用するので、一方の導電型のデバイスの特性を犠牲にする恐れがある。
従って、これらの異なる導電型のデバイスを同じ基板に、両方の導電型のデバイスの優れた特性を維持しながら、一体的に形成することが可能であることが望ましい。
上記のように、ＣＭＯＳ回路を形成する場合、ｎ型デバイス及びｐ型デバイスの両方を同じ基板に一体的に形成する必要がある。一の実施形態では、２軸方向の引っ張り歪みを有し、かつ表面結晶方位（１００）を有する半導体層を使用してｎ型デバイス及びｐ型デバイスの両方を形成する。一の実施形態では、ｎ型デバイスを平面型デバイスまたは横型デバイスとして形成して、（１００）結晶方位によって、ｎ型デバイスの特性を向上させることができるようにする。一の実施形態では、ｐ型デバイスを、例えばＦｉｎＦＥＴ（Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：フィン電界効果トランジスタ）のような縦型デバイスとして形成する。縦型デバイスとして形成される場合、チャネルが形成される表面の結晶方位が（１１０）となり、これによってｐ型デバイスの特性を向上させることができる。しかしながら、２軸方向の引っ張り歪みを有する半導体層を使用して形成されるｐ型デバイスの特性を向上させることができるようにするために、２軸方向の引っ張り歪みを有する半導体層に内在する引っ張り力を緩和して、内在する引っ張り力が部分的に、または全て除去されるようにする。
一の実施形態では、歪みを緩和するために、２軸方向の引っ張り歪みを有する半導体層を、ｐ型デバイスが形成される予定の領域において厚くする。その結果、縦型のｐ型デバイスが形成される予定の領域における半導体層の引っ張り歪みが、平面型のｎ型デバイスが形成される予定の領域におけるよりも小さくなる。一の実施形態では、ｐ型デバイスが形成される予定の領域における半導体層を緩和して、内在歪みが解消された状態となるようにする。別の構成として、これらの領域におけるこの半導体層の歪みを部分的にのみ緩和することができる。半導体層を厚くした後、縦型のｐ型デバイスを形成することができる。従って、ｎ型デバイス及びｐ型デバイスの両方を、両方の導電型のデバイスの向上した特性を維持しながら、同じ歪み半導体層を使用して一体的に形成することができる。
図１は、絶縁層１２、及び絶縁層１２を被覆する歪み半導体層１４を有する基板１０を示している。一の実施形態では、基板１０は、歪みセミコンダクターオンインシュレータ（ＳＳＯＩ：歪み半導体が絶縁体の上に配置される構造）として設けることができ、半導体層１４は、例えば歪みシリコン、歪みゲルマニウム、歪みシリコンゲルマニウム、歪みシリコンゲルマニウムカーボン合金、歪みシリコンカーバイド、歪みカーボン添加シリコン、他の歪み半導体材料、またはこれらの材料の組み合わせを含むことができる（基板１０は、歪みセミコンダクターダイレクトリーオンインシュレータ（ＳＳＤＯＩ：歪み半導体が絶縁体の上に直接配置される構造）と表記することもでき、この場合、半導体層１４が絶縁層１２の上に直接形成される）。一の実施形態では、歪み半導体層１４は、２軸方向の引っ張り歪みを有する半導体層である。一の実施形態では、歪み半導体層１４は、約１．０〜１．５ギガパスカル（ＧＰａ）の範囲の２軸面内引っ張り応力を有し、この範囲の引っ張り応力は、約０．５〜０．８％歪みに対応する。一の実施形態では、歪み半導体層１４は、約１．０ＧＰａよりも大きい２軸面内引っ張り応力を有する。更に、一の実施形態では、歪み半導体層１４は、約２０〜６０ナノメートルの膜厚を有することができる。一の実施形態では、歪み半導体層１４は、当該半導体層の歪みが、歪みが熱的かつ機械的に安定で、例えば歪みによって、熱循環を次の緩和プロセスの間に維持することができるように安定である限り、どのような膜厚を有することもでき、これについては以下に詳細に説明する。
一の実施形態では、絶縁層１２は酸化物を含むことができる。別の構成として、他の絶縁層１２は、例えばランタンアルミニウム、酸化ハフニウム、窒化物、低誘電率（Ｋ）のいずれかの誘電体（低Ｋとは、二酸化シリコンの誘電率よりも小さい誘電率Ｋを指す）、またはこれらの材料の組み合わせのような他の絶縁材料を含むことができる。更に別の実施形態では、基板１０は絶縁層１２を含まなくても良い。
基板１０は、第１導電型のデバイスを形成するための第１デバイス領域１８と、そして第２導電型のデバイスを形成するための第２デバイス領域２０と、を含む。一の実施形態では、領域１８は、ｎ型デバイスまたはｎチャネルデバイスが形成される予定のｎ型領域に対応し、そして領域２０は、ｐ型デバイスまたはｐチャネルデバイスが形成される予定のｐ型領域に対応し、これについては図３〜１３を参照しながら説明する。ここで、領域１８及び２０の各々は、隣接領域または非隣接領域のいずれかとすることができることに留意されたい。更に、基板１０は、いずれかの個数の領域を必要に応じて、異なる導電型のデバイスに対応するように含むことができることに留意されたい。例えば、基板１０は複数のｎ型領域、及び複数のｐ型領域を含むことができる。一の実施形態では、領域１８はｎ型領域と表記することもでき、そして領域２０はｐ型領域と表記することもできる。
図２は、パターニング済みマスク層１６を歪み半導体層１４の上に領域１８において形成して、歪み半導体層１４を領域２０において露出させた後の基板１０を示している。一の実施形態では、パターニング済みマスク層１６は、例えば窒化膜を含むハードマスクであり、そして従来の処理工程に従って形成し、そしてパターニングすることができる。
図３は、半導体層２２を、歪み半導体層１４の露出表面の上に領域２０において成長させて、歪み半導体層１４を領域２０において緩和した後の基板１０を示している。一の実施形態では、成長半導体層２２を選択的にエピタキシャル成長させる。一の実施形態では、成長半導体層２２を、パターニング済みマスク層１６の膜厚よりも厚い膜厚に成長させる。別の構成として、パターニング済みマスク層１６は成長半導体層２２よりも厚くすることができる。成長半導体層２２は、例えばシリコン、ゲルマニウム、シリコンゲルマニウム、シリコンゲルマニウムカーボン、シリコンカーバイド、他のＩＩＩ−Ｖ族またはＩＩ−ＶＩ族半導体化合物、或いはこれらの材料の組み合わせを含むことができる。歪み半導体層１４が歪みシリコン層である一の実施形態では、半導体層２２はエピタキシャル成長シリコンとすることができる。一の実施形態では、半導体層２２は、約４００〜９５０℃の範囲の温度で、または更に好ましくは約８００〜９００℃の範囲の温度で成長させる（ここで、一般的に、成長温度を高くすることにより、歪み半導体層を更に緩和することができることに注目されたい）。半導体層１４及び成長半導体層２０を異なる材料により形成することもできることに注目されたい。例えば、半導体層１４がシリコンである場合、成長半導体層２２は、成長半導体層２２に関して上に列挙した材料の内のいずれかの材料により形成することができる。図３に示すように、半導体層１４及び成長半導体層２２の領域２０における組み合わせは半導体層２４と表記することができる。
その結果、半導体層１４の内、領域２０に含まれる部分、または複数の部分が、半導体層１４の内、領域１８に含まれる部分、または複数の部分よりも厚くなる。一の実施形態では、半導体層２４の膜厚は約４０〜１００ナノメートルの範囲である。別の構成として、半導体層２４は約１００ナノメートルよりも厚い膜厚を有することができる。ここで、一の実施形態では、パターニング済みマスク層１６を領域１８において使用することにより、歪み半導体層１４の膜厚が領域２０において厚くなるのを可能にしながら、歪み半導体層１４の膜厚が領域１８において厚くなるのを防止する。
また、半導体層２２を成長させると、領域２０内の半導体層１４の引っ張り歪みが緩和される。成長半導体層２２を形成した後、反応性雰囲気ガスを使用する熱処理を行なって、半導体層２４の残留歪みを更に緩和する。一の実施形態では、熱処理は、約４００〜１２００℃の範囲の温度で、更に好ましくは約９００〜１１００℃の範囲の温度で、１５〜３０分間に渡って、２００ミリＴｏｒｒ超の圧力で行なわれる。反応性雰囲気ガスは、例えば塩化水素または水素を含むことができる。
一の実施形態では、熱処理の後、引っ張り歪みを完全に除去して、結果として得られる半導体層２４が緩和されて約０ＧＰａの応力を有するようにする。一の実施形態では、引っ張り応力をほぼ除去する。別の構成として、引っ張り応力を少なくとも部分的に除去する。基板１０の領域１８内のパターニング済みマスク層１６は、歪み半導体層１４を保護して、半導体層１４の内、領域１８に含まれる部分または複数の部分に引っ張り歪みが生じたままの状態となるように機能する。従って、領域２０の半導体層２４は、領域１８の歪み半導体層１４よりも小さい引っ張り歪みを有する。上に説明したように、一の実施形態では、半導体層１４の膜厚は最初の段階では、半導体層１４の歪みが安定して、緩和半導体層２４を形成するために使用される上述の熱処理の後でも、引っ張り歪みの状態が半導体層１４において維持されるように選択される。
図４は、酸化を行なって酸化膜層２６を成長半導体層２２の上に形成した後の基板１０を示している。従来の酸化プロセスを使用して酸化膜層２６を形成することができる。酸化膜層２６を形成した後、パターニング済みマスク層１６を除去する。例えば、パターニング済みマスク層１６がパターニング済み窒化膜ハードマスクである実施形態では、例えば熱リン酸を使用するウェットエッチングを使用してマスクを除去することができる。別の構成として、この例では、ドライエッチングを使用することができる。別の実施形態では、他の絶縁材料を含む他の絶縁層を酸化膜層２６の代わりに使用することができる。
図５は、パターニング済みマスク層１６を除去した後の、かつパターニング済みマスク層２８を形成した後の基板１０を示している。パターニング済みマスク層２８はフォトレジストを含むことができる、または別の構成として、ハードマスクとすることができ、そして従来のプロセス及び材料を使用して形成し、そしてパターニングすることができる。パターニング済みマスク層２８によって活性領域を領域１８において、そしてフィン構造を領域２０において画定する。
図６は、半導体層１４及び成長半導体層２２の一部分を、パターニング済みマスク層２８を使用して除去して、活性領域３２を領域１８内に、そしてフィン構造３０を領域２０内に形成した後の基板１０を示している。活性領域３２は、平面型デバイスが形成される予定の活性領域に対応する（そして、活性領域３２と表記することもできる）。一の実施形態では、活性領域３２は、平面型のｎ型デバイスが形成される予定の活性領域に対応するので、ｎ型活性領域と表記することもできる。ここで、領域１８は、活性領域３２のような、いずれかの個数の活性領域を必要に応じて含むことができ、これらの活性領域の各々は、引っ張り歪みを有する半導体材料により形成することができることに注目されたい。従って、これらの活性領域に次に形成されるｎ型デバイスにおけるキャリア移動度は、半導体材料が引っ張り歪みを持つことにより高くなる。フィン構造３０はｐ型ＦｉｎＦＥＴデバイスのフィン部分に対応する。ここで、別の実施形態では、上の場合と異なり、フィン構造３０は縦型シングルゲートデバイスまたは縦型ダブルゲートデバイスの縦型ゲート構造に対応することに注目されたい。領域２０は、ｐ型デバイスに関するいずれかの個数のフィン構造を含むことができ、領域２０は、ＦｉｎＦＥＴデバイス及び縦型ダブルゲートデバイスの両方のデバイスのようなデバイスの組み合わせを含むことができる。
図７は、パターニング済みマスク層２８を除去し、次に絶縁層３４を活性領域３２及びフィン構造３０の上に形成した後の基板１０を示している。パターニング済みマスク層２８は従来の処理を使用して除去することができる。絶縁層３４を使用して、活性領域スペーサを活性領域３２の側壁に隣接するように形成するが、これについては以下に更に詳細に説明する。絶縁層３４は、例えば酸化膜、窒化膜、酸窒化膜、高Ｋ材料（二酸化シリコンよりも高いＫを有する材料）、低Ｋ材料、二酸化シリコンと同等のＫを有する材料、またはこれらの材料の組み合わせを含むことができる。例えば、一の実施形態では、絶縁層３４は二酸化シリコンを含むことができる。ここでまた、絶縁層３４は、異なる絶縁材料を有する、いずれかの個数の層を含むことができることに注目されたい。
図８は、絶縁層３４を異方性エッチングして、活性領域サイドウォールスペーサ３６を領域１８に、そしてスペーサ３８を領域２０に形成した後の基板１０を示している。活性領域サイドウォールスペーサ３６は活性領域３２の側壁（サイドウォール）に隣接する。図示の実施形態では、活性領域サイドウォールスペーサ３６は絶縁層１２にも隣接する。ここでまた、活性領域サイドウォールスペーサは活性領域３２を取り囲むことに注目されたい。一の実施形態では、活性領域サイドウォールスペーサ３６は活性領域３２を他のデバイスから、例えばフィン３０を有するように形成される縦型デバイスから絶縁する。しかしながら、活性領域サイドウォールスペーサ３６を使用して活性領域３２を、他の平面型デバイス、他の縦型デバイス、またはこれらのデバイスの組み合わせを含む他の全ての隣接デバイスから絶縁することができる。ここで、領域１８は、いずれかの個数の活性領域を領域１８内に含むことができ、かつ各活性領域は周囲にスペーサ３６のような活性領域サイドウォールスペーサを含むことになることに注目されたい。また、絶縁層３４は、異なる絶縁材料を有する、いずれかの個数の層を含むことができるので、結果として得られる活性領域サイドウォールスペーサ３６が、異なる絶縁材料を有する、いずれかの個数の層を含むこともできることに注目されたい。
図９は、領域２０のフィン構造を露出させながら領域１８を保護するパターニング済みマスク層４０を形成した後の基板１０を示している。パターニング済みマスク層４０は一の実施形態では、従来の処理を使用して形成することができるフォトレジストマスクである。パターニング済みマスク層４０を形成した後、フィン構造３０に隣接するスペーサ３８を除去する。例えば、一の実施形態では、等方性エッチングを行なってスペーサ３８を除去することができる。ここで、フィン構造３０に関して示されるように、パターニング済みマスク層４０によって覆われることがないスペーサが、領域２０の全てのフィン構造から除去されることになることに注目されたい。従って、パターニング済みマスク層４０によって、領域１８の活性領域サイドウォールスペーサ（活性領域サイドウォールスペーサ３６のような）を保護しながら、領域２０のフィン構造に隣接するスペーサを除去することができる。スペーサ３８を除去した後、パターニング済みマスク層４０を除去する。従来の処理を使用してパターニング済みマスク層４０を除去することができる。
図１０は、パターニング済みマスク層４０を除去し、次にゲート誘電体層４２及び４４を形成した後の基板１０を示している。一の実施形態では、ゲート誘電体層４２及び４４は、活性領域３２の上に、かつフィン構造３０の上面及び側面に沿って成長する酸化膜である。別の構成として、ゲート誘電体層４２及び４４は、例えば酸化ハフニウム、ケイ酸ハフニウム、及び他のハフニウム化合物のような高Ｋ誘電体材料とすることができる。別の構成として、他の高Ｋ誘電体材料を使用することができる。しかしながら、この実施形態では、ゲート誘電体層４２は活性領域３２、スペーサ３６、絶縁層１２、及びフィン構造３０の上に堆積する。別の構成として、ゲート誘電体層４２及び４４は異なる材料組成及び／又は膜厚に形成することができる。
一の実施形態では、パターニング済みマスク層４０を除去した後に、かつゲート誘電体層４２及び４４を形成する前に、ボディドーピングを行なうことができる。一の実施形態では、活性領域３２へのウェルイオン注入を行なうためにボディドーピングを行ないながら、領域２０をマスクし、次にフィン構造３０へのボディドーピングを行ないながら領域１８をマスクする。ここで、従来の処理及びドーピング方法を使用してボディドーピングを行なうことができる。
図１１は、パターニング済みゲート電極層４６を活性領域３２、活性領域サイドウォールスペーサ３６、及びフィン構造３０の上に形成した後の基板１０を示している。パターニング済みゲート電極層４６は、ゲート電極材料を基板１０の上に（活性領域３２、活性領域サイドウォールスペーサ３６、及びフィン構造３０の上に）形成し、次にゲート電極層をパターニングしてパターニング済みゲート電極層４６を形成することにより形成することができる。一の実施形態では、パターニング済みゲート電極層４６は、ポリシリコンゲートを構成するポリシリコンゲート電極層である。別の構成として、パターニング済みゲート電極層４６は、形成対象のデバイスの所望のゲート積層構造を形成するためのいずれかのゲート材料（金属を含む）またはゲート材料層を含むことができる。従来の処理を使用してパターニング済みゲート電極層４６を形成することができる。また、高Ｋ誘電体をゲート誘電体層４２及び４４に使用する場合、ゲート誘電体層４２及び４４の内、パターニング済みゲート電極層４６の下に位置しない部分が、パターニング済みゲート電極層４６を形成した後に除去される（パターニングの様子は、パターニングが図１１の頁の後部分で、かつ図１１の頁の前部分よりも先の方で行なわれるので、図１１では見ることができないが、図１２の３次元外観図を参照すると明確になることに注目されたい）。
図１２は、図１１のデバイスの３次元外観図を示している。従って、図１１の断面は図１２に示すラインに沿ってパターニング済みゲート電極層４６を切断して得られることに留意されたい。図１２に使用される同じ参照番号は、図１〜１１に特定される同じ構成要素を指すことに留意されたい。ゲート誘電体層４２及び４４は、図１２には示されない（図１２が複雑にならないようにするために）が、これらのゲート誘電体層は、パターニング済みゲート電極層４６と活性領域３２との間に、そしてパターニング済みゲート電極層４６とフィン構造３０の垂直側壁との間に位置することに留意されたい。
歪み平面型デバイス５０が領域１８に形成され、そして部分歪みを有する縦型デバイス５２または歪みを持たない縦型デバイス５２（例えば、ＦｉｎＦＥＴデバイスのような）が領域２０に形成されている。図示の実施形態では、平面型デバイス５０はｎ型デバイスであるので、平面型のｎ型デバイス５０と表記することができ、そして縦型デバイス５２は縦型のｐ型デバイスであるので、縦型のｐ型デバイス５２またはｐ型ＦｉｎＦＥＴデバイス５２と表記することができる。一の実施形態では、活性領域３２の表面は結晶方位（１００）を有するので、平面型のｎ型デバイスのデバイス特性を向上させることができ、そしてフィン構造３０の垂直側壁表面は結晶方位（１１０）を有するので、縦型のｐ型デバイスのデバイス特性を向上させることができる。別の実施形態では、異なる結晶方位を活性領域３２及びフィン構造３０に使用することができ、活性領域３２の結晶方位によってｎ型デバイス特性を向上させることができ、そしてフィン構造３０の結晶方位によってｐ型デバイス特性を向上させることができる。また、縦型のｐ型デバイスを平面型のｎ型デバイスと一体的に使用することにより、各導電型のデバイスはデバイス固有の結晶方位を持つことができるので、各導電型のデバイスの特性を、他方の導電型のデバイスの特性を劣化させることなく向上させることができる。別の実施形態では、平面型デバイスはｐ型デバイスとすることができ、縦型デバイスはｎ型デバイスとすることができ、結晶方位を必要に応じて調整して、特性をデバイスのこれらの導電型の各々に関して向上させることができることに注目されたい。
パターニング済みゲート電極層４６を形成した後、ソース／ドレインエクステンション領域を、例えばこの技術分野で公知のように、傾斜イオン注入をパターニング済みゲート電極層４６の各側面に向かって行なうことにより形成することができる。別の構成として、ソース／ドレインエクステンション領域は形成しなくても良い（ソース／ドレインエクステンション領域は、電流電極エクステンション領域と表記することもできる）。
図１３は、ゲートスペーサ６２及びソース／ドレイン領域５４，５６，５８，及び６０を形成した後の、図１２のデバイス５０及び５２の同じ３次元外観図を示している。実行するとした場合のエクステンションイオン注入を行なった後、ゲートスペーサ６２を、図１３に示すように、パターニング済みゲート電極層４６の側壁に沿って形成する。ゲートスペーサ６２は、従来のプロセス及び材料（または、材料の組み合わせ）を使用して形成することができ、そしてデバイスの活性領域とゲート電極との間の絶縁体となる。例えば、デバイス５０では、ゲートスペーサ６２は活性領域３２とパターニング済みゲート電極層４６との間の絶縁体となり、そしてデバイス５２では、ゲートスペーサ６２は活性領域（フィン３０）とパターニング済みゲート電極層４６との間の絶縁体となる。従って、ゲートスペーサ６２は、デバイスの活性領域をデバイスのゲート部分から絶縁するので、デバイスの活性領域を、デバイスのゲート部分からではなく、周囲の他のデバイスまたは領域から絶縁する活性領域サイドウォールスペーサ３６とは異なる。
ゲートスペーサ６２を形成した後、ディープソース／ドレインイオン注入領域を、活性領域３２の上部に形成して、平面型デバイス５０のソース／ドレイン領域５４及び５６を形成し、そしてフィン構造３０の垂直側壁に形成して縦型デバイス５２のソース／ドレイン領域５８及び６０を形成することができる。従来のイオン注入、ドーパント、濃度、及びプロセスを使用してソース／ドレイン領域５４，５６，５８，及び６０を形成することができる。ソース／ドレイン領域５４，５６，５８，及び６０は、電流電極領域５４，５６，５８，及び６０と表記することもできることに留意されたい。その後、従来の処理を使用して、ほぼ完成した半導体デバイスを形成することができる。
ここで、活性領域サイドウォールスペーサ３６が最終形態のデバイスに残ることに注目されたい。すなわち、例えば一旦、半導体デバイス（平面型デバイス５０のような）の形成が完了しても、活性領域サイドウォールスペーサ３６が依然として半導体デバイスに設けられた状態になっている。上に説明したように、一の実施形態では、パターニング済みゲート電極層４６が活性領域サイドウォールスペーサ３６の少なくとも一部分の上に形成され、この場合、活性領域サイドウォールスペーサ３６は、パターニング済みゲート電極層４６を形成した後に残り、この処理の後に除去されることがないことに注目されたい。
また、図１２及び１３に示すように、活性領域サイドウォールスペーサ３６が活性領域３２を取り囲むことに注目されたい（この場合、活性領域３２及びフィン構造３０は頁の前部分よりも外に延びる）。従って、一の実施形態では、活性領域サイドウォールスペーサ３６は、活性領域３２のようなデバイスの活性領域と、半導体構造の少なくとも非ゲート部分との間の絶縁体となる。半導体構造とは、基板１０、及び基板に形成されるデバイスまたはパターンの全て、または一部分を指す。例えば、半導体構造とは、例えばデバイス５２のような他のデバイスを指す（または、基板１０上に形成される他の全てのデバイスを指す）、または他の周囲領域を指し、この場合、半導体構造の非ゲート部分は、デバイスのゲート部分ではない全ての構成要素（例えば、デバイス５２のフィン３０のような）を含むことができる。これらの非ゲート部分は、例えば隣接するデバイス、または他の周囲領域、或いはデバイスのゲート部分ではない他の全ての構成要素を含むことができる。このようにして、活性領域サイドウォールスペーサ３６は、活性領域３２を他のデバイスまたは周囲領域から絶縁する。例えば、活性領域サイドウォールスペーサ３６は、デバイス５０の活性領域３２と別のデバイス（デバイス５２のような）または周囲領域との間の絶縁体となるのであり、活性領域３２と、パターニング済みゲート電極層４６の内、活性領域３２の上の部分との間の絶縁体とはならない。スペーサ３６に代わって、ゲートスペーサ６２がパターニング済みゲート電極層４６の内、活性領域３２の上の部分と活性領域３２との間の絶縁体となることに注目されたい。
一の実施形態では、パターニング済みゲート電極層４６を形成した後、フィン構造３０に圧縮歪みを生じさせて、ｐ型ＦｉｎＦＥＴデバイス５２の特性を更に向上させることができる。例えば、一の実施形態では、大きな圧縮歪みを生じさせたキャップ層を、領域２０のフィン構造（フィン構造３０のような）の上に選択的に堆積させることができ、これにより、一軸圧縮応力がＦｉｎＦＥＴデバイスのフィン構造に作用する（この実施形態では、大きな圧縮歪みを生じさせたキャップ層を領域１８には形成せずに、領域１８の活性領域の歪みが阻止されることがないようにしていることに注目されたい）。
従って、引っ張り歪みを有する半導体基板をどのようにして使用して、特性が向上した（すなわち、キャリア移動度が大きくなった）ｎ型デバイス及びｐ型デバイスの両方のデバイスを形成することができるかが理解できる。引っ張り歪みを有する半導体基板を使用して、活性領域を基板の第１領域の内部に形成することにより、ｎ型デバイスを、ｐ型デバイスよりもｎ型デバイスの方が有することが好ましい引っ張り歪み、及び結晶方位を使用して形成することができるので、移動度を大きくすることができる。また、引っ張り歪みを有する半導体基板の一部分の引っ張り応力を選択的に緩和する、または小さくすることにより、ｐ型デバイスを、デバイス特性を劣化させることなく形成することができる。すなわち、基板の第２領域に含まれ、かつ引っ張り歪みを有する半導体基板の少なくとも一部分を緩和し、そして使用することにより、縦型のｐ型デバイス（ｐ型ＦｉｎＦＥＴデバイスまたは縦型ダブルゲートデバイスのような）を、歪みを緩和した（または、圧縮歪みを生じさせた）フィン構造を使用して形成することができる。
更に、縦型デバイス及び平面型デバイスを一体的に形成することで、異なる導電型を有するデバイスの特性を向上させるように作用する結晶方位を使用することができる。例えば、縦型のｐ型デバイス（ＦｉｎＦＥＴデバイスまたは縦型ダブルゲートデバイスのような）を形成することにより、ｎ型デバイスよりもｐ型デバイスの方が有することが好ましい結晶方位を使用することができるとともに、平面型のｎ型デバイスを形成することにより、ｐ型デバイスよりもｎ型デバイスの方が有することが好ましい結晶方位を使用することができるので、両方の導電型のデバイスのキャリア移動度を大きくすることができる。別の構成として、使用する結晶方位によって変わるが、縦型のｎ型デバイスを平面型のｐ型デバイスと一体的に形成することができる。
図１〜１２を参照しながら説明した実施形態について、面内２軸引っ張り応力を有する歪み半導体層１４を参照しながら議論してきたが、上の記述は、例えば２軸圧縮応力、１軸引っ張り応力、または１軸圧縮応力のような他の応力を有する半導体層１４にも当てはまる。例えば、横型デバイスは、１軸または２軸の引っ張り歪み、または圧縮歪みを有する半導体基板を使用して形成することができるとともに、１軸または２軸の引っ張り歪み、または圧縮歪みを有する半導体基板の他の部分を緩和させて縦型デバイスを形成することができる。すなわち、半導体基板を一つの領域において厚くして縦型デバイスを形成し、そして次の熱処理をこの領域において行なう（両方の処理は図３を参照しながら議論されている）方法を使用して、１軸圧縮応力を有する半導体基板、１軸引っ張り応力を有する半導体基板、または１軸圧縮歪みを有する半導体基板の歪みを除去する、または小さくすることもできる。
また、活性領域サイドウォールスペーサ３６のような活性領域サイドウォールスペーサをどのようにして使用すれば、一つのデバイスの活性領域と、他のデバイス（他の平面型デバイス、他の縦型デバイス、または他のデバイスの組み合わせ）、周囲領域、または他の周囲の非ゲート部分とを絶縁することができるかについて理解することができる。このようにして、一つの基板を基礎として形成される活性領域を、周囲デバイスまたは周囲領域から良好に絶縁することができる。例えば、活性領域サイドウォールスペーサを使用することにより、例えば平面型デバイス及び縦型デバイスのような異なるタイプのデバイスを良好に一体的に形成することができる。
これまでの明細書では、本発明について好適な実施形態を参照しながら説明してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない限り加え得ることが理解できるであろう。従って、本明細書及び図は、制限的な意味としてではなく、例示として捉えられるべきであり、そしてこのような変更は全て、本発明の技術範囲に包含されるべきものである。
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むというのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素を含むことができる。
本発明の一の実施形態による平面型デバイス及び縦型デバイスを形成するために使用される種々の処理工程の断面図。 本発明の一の実施形態による平面型デバイス及び縦型デバイスを形成するために使用される種々の処理工程の断面図。 本発明の一の実施形態による平面型デバイス及び縦型デバイスを形成するために使用される種々の処理工程の断面図。 本発明の一の実施形態による平面型デバイス及び縦型デバイスを形成するために使用される種々の処理工程の断面図。 本発明の一の実施形態による平面型デバイス及び縦型デバイスを形成するために使用される種々の処理工程の断面図。 本発明の一の実施形態による平面型デバイス及び縦型デバイスを形成するために使用される種々の処理工程の断面図。 本発明の一の実施形態による平面型デバイス及び縦型デバイスを形成するために使用される種々の処理工程の断面図。 本発明の一の実施形態による平面型デバイス及び縦型デバイスを形成するために使用される種々の処理工程の断面図。 本発明の一の実施形態による平面型デバイス及び縦型デバイスを形成するために使用される種々の処理工程の断面図。 本発明の一の実施形態による平面型デバイス及び縦型デバイスを形成するために使用される種々の処理工程の断面図。 本発明の一の実施形態による平面型デバイス及び縦型デバイスを形成するために使用される種々の処理工程の断面図。 図１１のデバイスの３次元外観図。 図１１のデバイスの３次元外観図。

Claims (4)

  1. 歪み半導体層を絶縁層の上に有する基板を設ける工程と、
    第１導電型を有する第１の複数のデバイスを形成するための第１デバイス領域を設ける工程であって、前記第１導電型は、Ｐ型及びＮ型のうちの一方であり、前記第１の複数のデバイスは、平面型デバイスを含み、前記第１導電型に応じた歪み及び結晶方位が、移動度を向上させるように設定される、前記第１デバイス領域を設ける工程と、
    第１導電型とは異なる第２導電型を有する第２の複数のデバイスを形成するための第２デバイス領域を設ける工程であって、前記第２導電型は、Ｐ型及びＮ型のうちの他方であり、第２の複数のデバイスは縦型デバイスを含み、前記第２導電型に応じた結晶方位が、移動度を向上させるように設定される、前記第２デバイス領域を設ける工程と、
    第２デバイス領域の歪み半導体層に第１デバイス領域の歪み半導体層よりも小さい歪みを備えた、厚み増加済み歪み半導体層を形成するために、第２デバイス領域において歪み半導体層の膜厚を増加させる工程と、
    前記第１デバイス領域の歪み半導体にソース／ドレイン領域を有した前記第１の複数のデバイスを、及び、前記第２デバイス領域の厚み増加済み歪み半導体層にソース／ドレイン領域を有した前記第２の複数のデバイスを形成する工程であって、
    前記第２デバイス領域において歪み半導体層の厚みを増加させる工程の後で、前記厚み増加済み歪み半導体層の一部を削除することによって前記絶縁層を露出する工程と、
    前記厚み増加済み歪み半導体の一部を削除する工程の後で、前記厚み増加済み歪み半導体層の側壁に隣接するようにゲート誘電体層を形成する工程とを備える、前記第１及び第２の複数のデバイスを形成する工程と
    を備える、半導体構造物の製造方法。
  2. 前記歪み半導体層の膜厚を増加させる工程は、前記歪み半導体層と同一の材料を前記歪み半導体層上に直接にエピタキシャル成長させることによって厚み増加済み歪み半導体層を形成する工程からなる、請求項１記載の半導体構造物の製造方法。
  3. 歪み半導体層の膜厚を増加させる工程は、
    マスク層を第１領域の上に形成する工程と、
    第１領域を除外して第２領域のみにおいて歪み半導体層の膜厚を増加させるべく選択エピタキシャル成長を行う工程とからなる、請求項１記載の半導体構造物の製造方法。
  4. 歪み半導体層の内、エピタキシャル成長が行なわれる部分の膜厚はマスク層の膜厚よりも厚い、請求項３記載の半導体構造物の製造方法。
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