JP5272596B2 - 記憶装置およびその制御方法 - Google Patents

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Description

本発明は、金属架橋型の記憶素子を用いた記憶装置およびその制御方法に関するものである。
近年、不揮発メモリの開発が激化し、より高密度に集積化できる素子が求められている。このため、微細化に優れたMIM(metal insulator metal)型素子が注目されている。MIM型素子は、構造が単純であるため、LSI混載応用への期待も高まっている。MIM型の記憶素子としては、ReRAMと電気化学反応を利用した金属架橋メモリ(金属架橋型の記憶素子)が挙げられる。ReRAM素子は、チタンを添加した酸化ニッケルを利用した素子に電圧を印加に伴う抵抗変化現象が報告されている(非特許文献1参照)。
しかし、ReRAMは書き込み・消去の機構および伝導機構が未解明であり、集積化に向けた開発において障害となっている。一方、電気化学反応による金属架橋の形成を利用した金属架橋型のメモリ(記憶素子)は、30nm以下の局所的な金属架橋の形成に伴って書き込み状態に遷移することがわかっており、LSI最小加工寸法で作製が可能である(非特許文献2参照)。
金属架橋型記憶素子は、金属イオンを供給する電極と金属イオンを供給しない電極とで、イオン伝導層を挟んだ2端子構造をしている(特許文献1参照)。例えば、イオン伝導層には、CMOSプロセスと親和性のある酸化タンタルが用いられている(特許文献2参照)。
イオン伝導層を挟む両電極間は、イオン伝導層中での金属架橋の形成・消滅によって、導通(書き込み)状態と非導通(消去)状態とを切り替える。構造が単純であるため、作製プロセスが簡便であり、素子サイズをナノメートルオーダーまで小さく加工することが可能である。また、書き込み(導通)状態とする際の電流を制限することで、書き込み状態の抵抗値が制御できる。さらに、イオン伝導層の膜厚を変えることで、書き込み状態に遷移する電圧も制御可能となる。以上のように、金属架橋型メモリは、応用対象に適合させて素子性能を調整することが可能である。
特表2002−536840号公報 特開2006−319028号公報 アイイーディーエム ダイジェスト オブ テクニカル ペーパーズ(IEDM Digest of Technical Papers)、2007年、 767頁〜770頁。 ジャーナル・オブ・ソリッド・ステート・サーキッツ(Journal of Solid State Circuits)、2005年、40巻、1号、168頁〜176頁。 アプライド・フィジックス・レター(Applied Physics Letter)、2007年、91巻、092110−1頁〜092110−3頁。
ところで、金属架橋型記憶素子を記憶装置に応用するためには、高いプログラムディスターブ耐性が必要となる。プログラムディスターブは、メモリアレイにおいて、プログラム時の電圧が、プログラムの対象外の記憶素子に影響し、書き込み状態が変化してしまう現象である。
図13に、金属架橋型記憶素子を使用したメモリアレイの例を示す。メモリセルを構成する金属架橋型記憶素子は、ゲート電極がワードライン(WL)に接続したアクセストランジスタを介してビットライン(BL)とプレートライン(PL)に接続している。この金属架橋型記憶素子に対する書き込み/消去は、ビットラインとワードラインによって選択されたメモリセルに対して行われる。しかしながら、書き込み/消去のために印加される電圧は、選択セル以外にも印加される。
このとき、選択されていないメモリセルの書き込み状態の金属架橋型記憶素子は、抵抗値が低い。このため、このメモリセルにおいては、より抵抗の高い状態となっているオフ状態のアクセストランジスタに、電圧が印加される状態となるため、金属架橋型記憶素子は消去状態へ遷移しない。
これに対し、選択されていない消去状態のメモリセルにおける金属架橋型記憶素子は、絶縁(高抵抗)状態であり、印加された電圧は、アクセストランジスタと分配されて金属架橋型記憶素子にもかかる。このため、この金属架橋型記憶素子においては、書き込み状態に遷移する可能性がある。
例えば、特許文献2に開示された酸化物をイオン伝導層に用いた金属架橋記憶素子は、消去状態のプログラムディスターブが十分でない。このため、メモリアレイの選択セルの書き込み時において、選択されたセル以外の消去状態の金属架橋型記憶素子が消去状態から書き込み状態に遷移してしまう故障が発生する。
このように、金属架橋型記憶素子を用いた記憶装置においては、プログラム(書き込み)対象外の消去状態の金属架橋型記憶素子のプログラムディスターブが問題となるため、この記憶装置の実用化においては、消去状態の金属架橋型記憶素子のプログラムディスターブ耐性の向上が重要となる。
本発明は、以上のような問題点を解消するためになされたものであり、金属架橋型記憶素子を用いた記憶装置において、書き込みの制御を高い信頼性で行えるようにすることを目的とする。
本発明に係る記憶装置は、金属酸化物を含んで構成されたイオン伝導層、このイオン伝導層の一方の面の側に配置されてイオン伝導層に電子を供給する第1電極、およびイオン伝導層の他方の側の面に配置されてイオン伝導層に金属イオンを供給する第2電極を備え、イオン伝導層に形成される金属架橋により第1電極と第2電極とが接続する第1状態を少なくとも備える記憶素子および選択トランジスタを備えて配列された複数のメモリセルと、対象となるメモリセルの選択トランジスタを制御することで、第1状態以外のメモリセルを選択して選択した記憶素子を第1状態にする記憶状態制御手段と、記憶状態制御手段が選択した記憶素子を第1状態にしようとする段階で、第1状態以外となっている選択対象外のメモリセルの記憶素子は、第1状態より高抵抗の状態で、イオン伝導層に形成される金属架橋により第1電極と第2電極とが接続する第2状態としておく記憶素子制御手段とを少なくとも備えるものである。
また、本発明に係る記憶装置の制御方法は、金属酸化物を含んで構成されたイオン伝導層、このイオン伝導層の一方の面の側に配置されてイオン伝導層に電子を供給する第1電極、およびイオン伝導層の他方の側の面に配置されてイオン伝導層に金属イオンを供給する第2電極を備え、イオン伝導層に形成される金属架橋により第1電極と第2電極とが接続する第1状態を少なくとも備える記憶素子および選択トランジスタを備えて配列された複数のメモリセルを備える記憶装置の制御方法において、対象となるメモリセルの選択トランジスタを制御することで、選択したメモリセルを第1状態以外の状態から第1状態にしようとする段階で、第1状態以外となっている選択対象外のメモリセルの記憶素子は、第1状態より高抵抗の状態で、イオン伝導層に形成される金属架橋により第1電極と第2電極とが接続する第2状態としておくようにした方法である。
以上説明したように、本発明によれば、第1状態以外となっている選択対象外のメモリセルの記憶素子は、第1状態より高抵抗の状態で、イオン伝導層に形成される金属架橋により第1電極と第2電極とが接続する第2状態としておくようにしたので、金属架橋型記憶素子を用いた記憶装置において、書き込みの制御を高い信頼性で行えるようになるという優れた効果が得られる。
以下、本発明の実施の形態について図1,2,3を参照して説明する。図1は、本発明の実施の形態における記憶装置の構成を示す構成図である。図2は、本実施の形態におけるメモリセルアレイ101の構成例を示す構成図である。また、図3は、メモリセルを構成する記憶素子201の構成を模式的に示す断面図である。
この記憶装置は、図1および図2に示すように、記憶素子201および選択トランジスタ202を備えて配列された複数のメモリセルからなるメモリセルアレイ101を備える。図2において、メモリセルアレイ101は、列方向に、セル1−1,セル1−2,セル1−3・・・が、ビットライン(BL)1およびプレートライン(PL)1に接続し、セル2−1,セル2−2,セル2−3・・・が、BL2およびPL2に接続し、セル3−1,セル3−2,セル3−3・・・が、BL3およびPL3に接続している。また、行方向に、セル1−1,セル2−1,セル3−1・・・が、ワードライン(WL)1に接続し、セル1−2,セル2−2,セル3−2・・・が、WL2に接続し、セル1−3,セル2−3,セル3−3・・・が、WL3に接続している。各ワードラインは、各メモリセルにおける選択トランジスタ202のゲートに接続している。
記憶素子201は、図3に示すように、第1電極301と、第2電極302と、第1電極301および第2電極302の間に配置されたイオン伝導層303とを備える。イオン伝導層303は、酸化タンタルなどの金属酸化物および酸化シリコンを含んでおり、イオン伝導層303の一方の面の側に配置されている第2電極302より、金属(Cu)イオンが供給される。
一方、イオン伝導層303の他方の側の面に配置されてる第1電極301からは、イオン伝導層303に電子が供給される。なお、第1電極301は、電圧を印加した際に、イオン伝導層303中に金属イオンを供給しないことが望ましい。例えば、第1電極301は、白金などの金属イオンが生成されにくい金属から構成されていればよい。
この記憶素子201では、イオン伝導層303に形成される金属架橋により第1電極301と第2電極302とが接続する第1状態(例えば書き込み状態)を備える。
また、本実施の形態における記憶装置は、対象となるメモリセルの選択トランジスタ202を制御することで、第1状態以外のメモリセルを選択し、選択した記憶素子201を第1状態にする記憶状態制御部102を備える。第1状態以外とは、消去状態を含む状態である。また、記憶状態制御部102が選択した記憶素子201を第1状態にしようとする段階で、第1状態以外となっている選択対象外のメモリセルの記憶素子201は、第1状態より高抵抗の状態で、イオン伝導層303に形成される金属架橋により第1電極301と第2電極302とが接続する第2状態としておく記憶素子制御部103を備える。
ここで、記憶素子の製造方法について図4A,図4B,図4C,図4Dを用いて簡単に説明する。まず、図4Aに示すように、例えば単結晶シリコンなどの半導体材料からなる基板401の上に形成された層間絶縁膜402の上に、白金よりなる膜厚40nm程度の下部電極403を形成する。下部電極403は、上述した記憶素子201の第1電極301に対応する。例えば、層間絶縁膜402の上に、真空蒸着法もしくはスパッタ法などにより、膜厚40〜100nm程度の白金膜を形成し、公知のフォトリソグラフィ技術により形成したマスクパターンを用い、公知のエッチング技術により上記白金膜を選択的にエッチングすることで、下部電極403が形成できる。なお、基板401には、例えば、N型のMOSFETなどの各種素子が既に形成されている。
次に、図4Bに示すように、下部電極403を含む層間絶縁膜402の上に、イオン伝導層404を形成する。例えば、酸化物のターゲットを用いたスパッタ法により、所望の金属酸化物の膜を膜厚10〜30nm堆積することで、イオン伝導層303が形成できる。イオン伝導層303は、例えば、層厚15nmの酸化タンタルの層である。スパッタ法により堆積においては、成膜しようとする金属酸化物の組成は、ターゲットの組成にできるだけ近くなるようにする。具体的には、スパッタを行う際に、供給する酸素量を最適化する。例えば、酸素流量1sccm、ガス圧0.5Paの成膜条件で成膜すればよい。なお、sccmは流量の単位であり、0℃・1気圧の流体が1分間に1cm3流れることを示す。
次に、図4Cに示すように、イオン伝導層404の上に絶縁層405を形成する。絶縁層405は、下部電極403の上部にあたるイオン伝導層404の上に、開口部405aを備える状態に形成する。例えば、スパッタ法もしくはCVD法で酸化シリコンの膜を100nm程度堆積した後、公知のフォトリソグラフィ技術およびエッチング技術によりパターニングすることで、開口部405aを備えた状態の絶縁層405が形成できる。
次に、図4Dに示すように、絶縁層405の上に,開口部405を介してイオン伝導層404に接続する膜厚100nmの上部電極406を形成する。上部電極406は、上述した記憶素子201の第2電極302に対応する。例えば、真空蒸着法もしくはスパッタ法により、膜厚50〜100nm程度に銅(Cu)の膜を堆積する。次いで、形成した銅膜を公知のフォトリソグラフィ技術およびエッチング技術によりパターニングすることで、上部電極406が形成できる。
上述した構成によれば、絶縁層405の開口部405aに記憶素子が形成されることになり、記憶素子の接合面積を、開口部405a程度の大きさにできる。言い換えると、開口部405aの開口寸法を決定し、下部電極403,上部電極406,およびイオン伝導層404を開口部405aより大きく(広く)作製することで、記憶素子の接合面積を定めることができる。
次に、記憶素子201の動作について説明する。まず、図5の(a)に示すように、第1電極301を接地し、第2電極302に正電圧を印加すると、第2電極302の金属が金属イオン501になってイオン伝導層303に溶解する。このようにしてイオン伝導層303中に溶解した金属イオン501が、第1電極301の表面に金属になって析出し、析出した金属により第2電極302と第1電極301を接続する金属架橋503が形成される。
金属架橋503は、イオン伝導層303中の金属イオン501が析出した複数の金属島502が連続している金属析出物である。各々の金属島502が大きくなり、隣り合う金属島502の間の間隔が狭くなることで、これらが一体となった金属架橋503となる。この結果、金属架橋503により第2電極302と第1電極301とが電気的に接続する状態となり、書き込み状態(第1状態)になる。これらの書き込み状態への遷移は、第2電極302を接地して第1電極301に負電圧を印加しても行える。
一方、図5の(b)に示すように、上記書き込み状態で第1電極301を接地し、第2電極302に負電圧を印加すると、金属島504を構成する金属が金属イオンとしてイオン伝導層43に溶解し、隣り合う金属島504の間の間隔が広がることで、金属架橋505の一部が切れる。この結果、第2電極302と第1電極301との電気的接続が切れ、消去状態になる(非特許文献3参照)。なお、電気的接続が完全に切れる前の段階から、第2電極302と第1電極301との間の抵抗が大きくななり、また、これらの電極間容量が変化するなど、電気特性が変化し、この後、最終的に電気的接続が切れる。これらの、大きな抵抗状態から完全に切断される状態は、第1状態以外の状態とすることができる。上記消去状態への遷移は、第2電極302を接地して第1電極301に正電圧を印加しても良い。また、上記消去状態から書き込み状態にするには、再び第2電極302に正電圧を印加すればよい。
次に、以上のように書き込み状態と消去状態を含む書き込み状態以外の状態を備える記憶素子を用いた本実施の形態における記憶装置の制御方法について説明する。以下に説明する本実施の形態は、対処となるメモリセルの記憶素子201を、書き込み状態に遷移させるときの動作である。
本実施の形態では、記憶状態制御部102が、メモリセルアレイ101の中の対象となるメモリセルの選択トランジスタ202を制御することでメモリセルを選択し、選択したメモリセルの記憶素子201を書き込み状態にする。書き込み状態に遷移させる対象となるメモリセルにおいては、消去状態を含む書き込み状態以外であり、選択されるメモリセル(記憶素子)は、書き込み状態以外となっている。
以上のように、記憶状態制御部102の制御により、選択したメモリセルの記憶素子202を書き込み状態にしようとする段階で、記憶素子制御部103が、書き込み状態以外となっている選択対象外のメモリセルの記憶素子201は、書き込み状態より高抵抗の状態で、イオン伝導層303に形成される金属架橋により第1電極301と第2電極302とが接続する第2状態としておく。この状態は、例えば、イオン伝導層303に形成される細い金属架橋で、第1電極301と第2電極302とが接続する低抵抗な消去状態と捉えることができる。
上述した第2状態では、書き込み状態よりは高抵抗であるが、第1電極301と第2電極302とが接続状態であるため、書き込み対象となる選択メモリセル以外の他のメモリセルに印加される電圧は、記憶素子201に対するV1とオフ状態の選択トランジスタ202に対するV2とに分配される(図2)。この状態では、記憶素子201における第2状態の抵抗値が、オフ状態の選択トランジスタ202の抵抗値よりも低ければ、メモリセルに印加する電圧の多くがV2となり、V1は小さくなる。この結果、選択対象外のメモリセルにおける記憶素子201の第1電極301と第2電極302との間には、電界がかかりにくくなり、金属架橋を形成する金属のイオン化が起こり難くなり、プログラムディスターブ耐性が向上する。
前述したように、選択メモリセル以外のメモリセルにおける記憶素子201が、金属架橋が全くなく高抵抗な消去状態の場合、上述したに印加される電圧の多くが記憶素子201の側に印加されるようになり、金属架橋が容易に形成される状態となり、容易に書き込み状態に遷移してしまう。これに対し、上述した本実施の形態によれば、書き込み動作が行われる段階で、選択されていないメモリセルの記憶素子201においては、より低抵抗な消去状態(書き込み状態より高抵抗の状態)とされているので、メモリセルに印加される電圧の多くがオフ状態の選択トランジスタ202に印加されるようになり、記憶素子201における書き込み状態への遷移が抑制されるようになる。
[実施例1]
以下、記憶素子201を書き込み状態より高抵抗の状態にすることについて説明する。本実施例1においては、記憶素子制御部103が、イオン伝導層303に金属架橋が形成されていない記憶素子201に対し、第2状態にするための電圧を印加することで第2状態とする。
金属架橋が形成されていない状態において、例えば、選択トランジスタ202を制御することで、流れる電流を1μA程度に制御した状態で、第2電極に正電圧を印加する。このような電圧の印加により、図6に示すように、第1電極301の側には、十分に成長していない金属島602が形成され、これらにより細い金属架橋601が形成される。
このような細い金属架橋601では、第1電極301と第2電極302との間の抵抗は、あまり低くなく、書き込み状態と比較すると高い抵抗状態であり、書き込み状態とは容易に区別することができる。このような第1電極301と第2電極302とが、高抵抗で接続している状態、言い換えると、記憶素子201が低抵抗な消去状態であれば、前述したように、当該メモリセルに印加される電圧は、オフ状態の選択トランジスタ202の方に印加されるようになり、記憶素子201が書き込み状態になることが抑制されるようになる。
ここで、選択トランジスタ202を含めたメモリセルの構成例について、図7を用いてより詳細に説明する。図7は、メモリセルの構成を示す断面図である。このメモリセルは、まず、単結晶シリコンからなる基板401と、基板401の一部に設けられたP型のウエル領域701と、ウエル領域701の上に形成されたゲート絶縁膜702およびゲート電極703と、ゲート電極703を挟むようにウエル領域701に形成されたn型の不純物が導入されたドレイン704およびソース705を備える。ゲート電極703,ドレイン704,およびソース705により、N型のMOSFETが形成されている。このMOSFETが、選択トランジスタ202に対応している。MOSFETは、0.25μmデザインルールで作製されている。また、ゲート電極703は、ポリシリコンで形成され、ゲート長は0.9μm、ゲート幅は2μmとされている。
また、上述したMOSFET(ゲート電極703)を覆うように形成された層間絶縁層706の上には、層間絶縁層706を貫通するドレインコンタクト707およびソースコンタクト708に接続する配線710および配線711が形成されている。ドレインコンタクト707およびソースコンタクト708は、例えば、タングステンから構成され、配線710および配線711は、アルミニウムから構成されている。また、これらを覆うように層間絶縁膜402が形成され、層間絶縁膜402を貫通するコンタクト712により、配線710と下部電極403とが接続されている。コンタクト712は、タングステンから構成されている。従って、MOSFETのドレインと下部電極403とが接続されている。なお、他の符号は、図4Dと同様である。
次に、図7を用いて説明したメモリセルの動作について、図8を用いて説明する。まず、ソース705を接地して上部電極406に正電圧を印加する。下部電極403は、配線710,ドレインコンタクト707,およびMOSFETを介して接地されていることになる。上部電極406に印加する正電圧を4.4ボルトとすることで、メモリセル(記憶素子)が消去状態(高抵抗の状態)から書き込み状態(低抵抗の状態)へ遷移する(図8のA)。この際、記憶素子に流れる電流を0.5mA程度が上限となるように、ゲート電極703に5Vの電圧を印加する。書き込み状態のメモリセルの抵抗値は、MOSFETの抵抗値も加算して2kΩである。
次に、上部電極406に負電圧を印加すると、−1.3Vで急激な電流の減少が見られ(図8のB)、さらに−2.5V程度まで電圧を掃引すると高抵抗な消去状態に遷移する(図8のC)。さらに、上部電極406に正または負電圧を印加することにより、書き込み状態と消去状態を交互に遷移することができる。また、電圧を印加しない状態では、書き込み状態、消去状態を維持することができる。
図8を用いて説明した電気特性は、次のように説明できる。上部電極406に正電圧を印加する場合、上部電極406の銅が銅イオンになってイオン伝導層404に溶解する。イオン伝導層404に溶解した銅イオンは、下部電極403から得た電子により析出し、イオン伝導層404の中に銅の金属島を形成する。析出した銅の金属島が成長し、上部電極406と下部電極403を接続する金属架橋が形成される。金属架橋で上部電極406と下部電極403が電気的に接続することで、記憶素子が書き込み状態になる。一方、上記書き込み状態で、上部電極406に負の電圧を印加すると、金属架橋の金属イオン(銅イオン)がイオン伝導層404に溶解し、銅の金属島が小さくなることで金属架橋の一部が切れる。これにより、上部電極406と下部電極403との電気的接続が切れ、消去状態になる。
次に、本実施の形態における記憶装置の制御方法による、記憶素子を高抵抗な接続状態(低抵抗な消去状態)にする駆動方法について図9を用いて説明する。消去状態で、下部電極403(ソース705)を接地して、上部電極406に正電圧を印加する。また、記憶素子に流れる電流を1μA程度が上限となるように、ゲート電極703に1.2V印加する。上部電極406に印加する電圧が大きくなるにつれ、徐々にリーク電流が増加し、3.9Vで制限された1μA程度に達する(図9のA)。このまま、電流を制限しながら8Vまで電圧を掃引した後、8Vから0Vまで電圧を掃引する。
0Vから8Vまでの電圧掃引において、1V付近でほぼ絶縁状態だった電流は、8Vから0Vまでの電圧掃引時に0.46μAに増加する。抵抗値は、2.2MΩに相当する。これは、0Vから8Vまでの電圧掃引時に、3.9Vにおいて細い(高抵抗)な金属架橋が形成されることを示し、本方法により、記憶素子を低抵抗な消去状態にできることを示している。
次に、記憶素子に印加される電圧とディスターブ耐性の関係について、図10および図11を用いて説明する。ディスターブ耐性試験は、消去状態の記憶素子に定電圧を印加して保持時間を計測する。図10では、記憶素子に印加される電圧ごとに、得られた保持時間をワイブル分布で示す。測定は室温環境下で行う。印加電圧が増加するほど、保持時間が短くなり、ディスターブ耐性が低下しているのがわかる。
図11では、図10の保持時間分布の各メジアン値を印加電圧に対して両対数グラフ上に示し、外挿線を引いてある。図2示したメモリセルアレイ101において、セル1−1を書き込むためにBL1に5Vの電圧が印加された場合、セル1−2において消去状態の記憶素子201とオフ状態の選択トランジスタ202の抵抗値が共に10GΩであれば、電圧は両方の記憶素子201に2.5Vずつ印加される。
図11のグラフから見積もると、記憶素子201に2.5V印加されると、124秒で書き込み状態に遷移してしまう。一方、セル1−2において、記憶素子201の消去状態の抵抗値が10MΩで、オフ状態の選択トランジスタ202の抵抗値が10GΩだとすると、記憶素子201に印加される電圧は0.005Vとなる。図11のグラフから見積もると、記憶素子201に0.005V印加されると、2255年間消去状態が持続する。このように、記憶素子201を低抵抗な消去状態(高抵抗な接続状態)にすることで、ディスターブ耐性の大幅な向上が期待できる。
[実施例2]
次に、実施例2における、記憶素子201の制御(書き込み状態より高抵抗の状態にする)について説明する。本実施例2においては、記憶素子制御部103が、イオン伝導層303に金属架橋が形成されいる書き込み状態の記憶素子201に対し、第2状態にするための電圧を印加することで第2状態とする。
書き込み状態とされている記憶素子201を消去状態に遷移させる際に、高抵抗状態(絶縁状態)になる−2.5V付近の電圧よりも絶対値の小さい、−1.5V程度の電圧を第2電極302に印加する。この制御により、イオン伝導層303に形成されていた金属島は、完全には溶解せずに、細い金属架橋が残り、第1電極301と第2電極302とは、書き込み状態より他高抵抗な状態で接続された状態(低抵抗な消去状態)となる。この細い金属架橋で第1電極301と第2電極302とが接続した記憶素子201は、書き込み状態とするには抵抗値が高すぎる。
次に、本実施例2における、記憶素子201を配列して接続したメモリセルアレイ101を備える記憶装置の動作について説明する。図2において、セル1−1の記憶素子201を書き込み状態とするためには、BL1には、記憶素子201が書き込み状態に遷移する電圧(4〜5V)を印加し、WL1には、選択トランジスタ202がオンとなり、さらに記憶素子201が必要な書き込み抵抗となるような電流制限(100nA〜20mA)が印加されるように電圧を印加する。
この際、セル1−2およびセル1−3にも、BL1に印加された電圧が印加される。セル1−2およびセル1−3の記憶素子201が書き込み状態の場合、BL1の電圧は低抵抗である記憶素子201にはほとんど印加されず、オフ状態である選択トランジスタ202に印加されるようになる。このため、記憶素子201の状態が変化することはない。
これらに対し、セル1−2およびセル1−3の記憶素子201が、消去状態など、書き込み状態ではなく高抵抗な状態の場合、BL1の電圧は、高抵抗な記憶素子201とオフ状態の選択トランジスタ202とに分配される。このような場合、記憶素子201にも電圧が印加されるため、セル1−1の書き込みによって消去状態から書き込み状態へ遷移してしまう可能性がある。
ここで、セル1−1を書き込み状態とする前に、セル1−2および1−3において、上述した制御方法によって記憶素子201を高抵抗な接続状態(低抵抗な消去状態:第2状態)に遷移させることで、選択トランジスタ202に多くの電圧が印加され、記憶素子201は書き込み状態に遷移し難い状態とする。例えば、セル1−1を書き込む前に、書き込み状態のセル1−2もしくはセル1−3に対して、WL2もしくはWL3に、セル1−2および1−3に流れる電流値が10mA程度となるような電圧を印加した上で、BL1に記憶素子201が高抵抗状態(絶縁状態)になる−2.5V付近の電圧よりも絶対値の小さい、−1.5V程度の電圧を印加する。これにより、セル1−2,セル1−3の記憶素子201は、低抵抗な消去状態に遷移する。
次に、図7を用いて説明したメモリセルの実施例2における動作について、図12を用いて説明する。まず、消去状態で、ソース705を接地することで、下部電極403が接地されている状態とし、上部電極406正電圧を印加する。加えて、記憶素子に流れる電流を50mA程度が上限となるように、ゲート電極703に5Vを印加すると、印加する電圧が4.6Vで、制限された50mA程度に達して書き込み状態に遷移する(図12のA)。
この状態で、電流を制限しながら8Vまで電圧を掃引した後、8Vから0Vまで電圧を掃引する。この後、上部電極406に負電圧を印加し、絶縁状態に達する−2.5Vよりも絶対値の小さい−1.5Vまで電圧を掃引する。この際、ゲート電極703に5V印加し、記憶素子に十分に電流が流れるようにする。このことにより、−1.3Vで急激な電流減少が発生し、−1.5Vにおける電流値は0.43μAとなる。−1.5Vから0Vに電圧を掃引した際、−1V(絶対値で1V)における電流値は、0.17μA(5.9MΩ)となる。十分に金属架橋の溶解が進行する電圧に達する前で、上部電極406に対する電圧印加を中止すれば、(高抵抗)な金属架橋がイオン伝導層404内に残り、メモリセルを低抵抗な消去状態にできる。本実施例2においても、記憶素子に印加される電圧とディスターブ耐性の関係については、前述した実施例1と同様である。
本発明の実施の形態における記憶装置の構成を示す構成図である。 本実施の形態におけるメモリセルアレイ101の構成例を示す構成図である。 メモリセルを構成する記憶素子201の構成を模式的に示す断面図である。 記憶素子の製造方法について説明する説明図である。 記憶素子の製造方法について説明する説明図である。 記憶素子の製造方法について説明する説明図である。 記憶素子の製造方法について説明する説明図である。 記憶素子201の動作について説明する説明図である。 記憶素子201の動作について説明する説明図である。 メモリセルの構成を示す断面図である。 メモリセルの動作について説明する説明図である。 本実施の形態における記憶装置の制御方法による、記憶素子を高抵抗な接続状態にする駆動方法について説明する説明図である。 記憶素子に印加される電圧とディスターブ耐性の関係について説明する特性図である。 記憶素子に印加される電圧とディスターブ耐性の関係について説明する特性図である。 図7を用いて説明したメモリセルの実施例2における動作について説明する説明図である。 金属架橋型記憶素子を使用したメモリアレイの例を示す構成図である。
符号の説明
101…メモリセルアレイ、102…記憶状態制御部、103…記憶素子制御部、201…記憶素子、202…選択トランジスタ、301…第1電極、302…第2電極、303…イオン伝導層。

Claims (10)

  1. 金属酸化物を含んで構成されたイオン伝導層、このイオン伝導層の一方の面の側に配置されて前記イオン伝導層に電子を供給する第1電極、および前記イオン伝導層の他方の側の面に配置されて前記イオン伝導層に金属イオンを供給する第2電極を備え、前記イオン伝導層に形成される金属架橋により前記第1電極と前記第2電極とが接続する第1状態を少なくとも備える記憶素子および選択トランジスタを備えて配列された複数のメモリセルと、
    対象となるメモリセルの前記選択トランジスタを制御することで、前記第1状態以外の前記メモリセルを選択し、選択した前記記憶素子を前記第1状態にする記憶状態制御手段と、
    前記記憶状態制御手段が選択した前記記憶素子を前記第1状態にしようとする段階で、前記第1状態以外となっている選択対象外の前記メモリセルの前記記憶素子は、前記第1状態より高抵抗の状態で、前記イオン伝導層に形成される金属架橋により前記第1電極と前記第2電極とが接続する第2状態としておく記憶素子制御手段と
    を少なくとも備えることを特徴とする記憶装置。
  2. 請求項1記載の記憶装置において、
    前記記憶素子制御手段は、前記イオン伝導層に前記金属架橋が形成されていない前記記憶素子を前記第2状態にするための電圧を前記記憶素子に印加することで、前記記憶素子を前記第2状態としておく
    ことを特徴とする記憶装置。
  3. 請求項2記載の記憶装置において、
    前記記憶素子制御手段は、前記選択トランジスタを制御して前記記憶素子に流れる電流を制限した状態で前記電圧を印加することで、前記記憶素子を前記第2状態にする
    ことを特徴とする記憶装置。
  4. 請求項1記載の記憶装置において、
    前記記憶素子制御手段は、前記第1状態以外となっている選択対象外の前記メモリセルの前記記憶素子を前記第1状態とし、続けて、前記第1状態の前記記憶素子を前記第2状態にするための電圧を前記記憶素子に印加することで、前記記憶素子を前記第2状態としておく
    ことを特徴とする記憶装置。
  5. 請求項1〜4のいずれか1項に記載の記憶装置において、
    前記第2状態は、選択トランジスタのオフ時の抵抗の1000分の1以下の抵抗の状態である
    ことを特徴とする記憶装置。
  6. 金属酸化物を含んで構成されたイオン伝導層、このイオン伝導層の一方の面の側に配置されて前記イオン伝導層に電子を供給する第1電極、および前記イオン伝導層の他方の側の面に配置されて前記イオン伝導層に金属イオンを供給する第2電極を備え、前記イオン伝導層に形成される金属架橋により前記第1電極と前記第2電極とが接続する第1状態を少なくとも備える記憶素子および選択トランジスタを備えて配列された複数のメモリセルを備える記憶装置の制御方法において、
    対象となるメモリセルの前記選択トランジスタを制御することで、選択したメモリセルを前記第1状態以外の状態から前記第1状態にしようとする段階で、前記第1状態以外となっている選択対象外の前記メモリセルの前記記憶素子は、前記第1状態より高抵抗の状態で、前記イオン伝導層に形成される金属架橋により前記第1電極と前記第2電極とが接続する第2状態としておく
    ことを特徴とする記憶装置の制御方法。
  7. 請求項6記載の記憶装置の制御方法において、
    前記イオン伝導層に前記金属架橋が形成されていない前記記憶素子を前記第2状態にするための電圧を前記記憶素子に印加することで、前記記憶素子を前記第2状態としておく
    ことを特徴とする記憶装置の制御方法。
  8. 請求項7記載の記憶装置の制御方法において、
    前記選択トランジスタを制御して前記記憶素子に流れる電流を制限した状態で前記電圧を印加することで、前記記憶素子を前記第2状態にする
    ことを特徴とする記憶装置の制御方法。
  9. 請求項6記載の記憶装置の制御方法において、
    前記第1状態以外となっている選択対象外の前記メモリセルの前記記憶素子を前記第1状態とし、続けて、前記第1状態の前記記憶素子を前記第2状態にするための電圧を前記記憶素子に印加することで、前記記憶素子を前記第2状態としておく
    ことを特徴とする記憶装置の制御方法。
  10. 請求項6〜9のいずれか1項に記載の記憶装置の制御方法において、
    前記2状態は、選択トランジスタのオフ時の抵抗の1000分の1以下の抵抗の状態である
    ことを特徴とする記憶装置の制御方法。
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JP4297136B2 (ja) * 2006-06-07 2009-07-15 ソニー株式会社 記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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