JP5272596B2 - 記憶装置およびその制御方法 - Google Patents

Description

本発明は、金属架橋型の記憶素子を用いた記憶装置およびその制御方法に関するものである。

近年、不揮発メモリの開発が激化し、より高密度に集積化できる素子が求められている。このため、微細化に優れたＭＩＭ（metal insulator metal）型素子が注目されている。ＭＩＭ型素子は、構造が単純であるため、ＬＳＩ混載応用への期待も高まっている。ＭＩＭ型の記憶素子としては、ＲｅＲＡＭと電気化学反応を利用した金属架橋メモリ（金属架橋型の記憶素子）が挙げられる。ＲｅＲＡＭ素子は、チタンを添加した酸化ニッケルを利用した素子に電圧を印加に伴う抵抗変化現象が報告されている（非特許文献１参照）。

しかし、ＲｅＲＡＭは書き込み・消去の機構および伝導機構が未解明であり、集積化に向けた開発において障害となっている。一方、電気化学反応による金属架橋の形成を利用した金属架橋型のメモリ（記憶素子）は、３０ｎｍ以下の局所的な金属架橋の形成に伴って書き込み状態に遷移することがわかっており、ＬＳＩ最小加工寸法で作製が可能である（非特許文献２参照）。

金属架橋型記憶素子は、金属イオンを供給する電極と金属イオンを供給しない電極とで、イオン伝導層を挟んだ２端子構造をしている（特許文献１参照）。例えば、イオン伝導層には、ＣＭＯＳプロセスと親和性のある酸化タンタルが用いられている（特許文献２参照）。

イオン伝導層を挟む両電極間は、イオン伝導層中での金属架橋の形成・消滅によって、導通（書き込み）状態と非導通（消去）状態とを切り替える。構造が単純であるため、作製プロセスが簡便であり、素子サイズをナノメートルオーダーまで小さく加工することが可能である。また、書き込み（導通）状態とする際の電流を制限することで、書き込み状態の抵抗値が制御できる。さらに、イオン伝導層の膜厚を変えることで、書き込み状態に遷移する電圧も制御可能となる。以上のように、金属架橋型メモリは、応用対象に適合させて素子性能を調整することが可能である。

特表２００２−５３６８４０号公報 特開２００６−３１９０２８号公報 アイイーディーエム ダイジェスト オブ テクニカル ペーパーズ（ＩＥＤＭ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）、２００７年、 ７６７頁〜７７０頁。 ジャーナル・オブ・ソリッド・ステート・サーキッツ（Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）、２００５年、４０巻、１号、１６８頁〜１７６頁。 アプライド・フィジックス・レター（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ）、２００７年、９１巻、０９２１１０−１頁〜０９２１１０−３頁。

ところで、金属架橋型記憶素子を記憶装置に応用するためには、高いプログラムディスターブ耐性が必要となる。プログラムディスターブは、メモリアレイにおいて、プログラム時の電圧が、プログラムの対象外の記憶素子に影響し、書き込み状態が変化してしまう現象である。

図１３に、金属架橋型記憶素子を使用したメモリアレイの例を示す。メモリセルを構成する金属架橋型記憶素子は、ゲート電極がワードライン（ＷＬ）に接続したアクセストランジスタを介してビットライン（ＢＬ）とプレートライン（ＰＬ）に接続している。この金属架橋型記憶素子に対する書き込み／消去は、ビットラインとワードラインによって選択されたメモリセルに対して行われる。しかしながら、書き込み／消去のために印加される電圧は、選択セル以外にも印加される。

このとき、選択されていないメモリセルの書き込み状態の金属架橋型記憶素子は、抵抗値が低い。このため、このメモリセルにおいては、より抵抗の高い状態となっているオフ状態のアクセストランジスタに、電圧が印加される状態となるため、金属架橋型記憶素子は消去状態へ遷移しない。

これに対し、選択されていない消去状態のメモリセルにおける金属架橋型記憶素子は、絶縁（高抵抗）状態であり、印加された電圧は、アクセストランジスタと分配されて金属架橋型記憶素子にもかかる。このため、この金属架橋型記憶素子においては、書き込み状態に遷移する可能性がある。

例えば、特許文献２に開示された酸化物をイオン伝導層に用いた金属架橋記憶素子は、消去状態のプログラムディスターブが十分でない。このため、メモリアレイの選択セルの書き込み時において、選択されたセル以外の消去状態の金属架橋型記憶素子が消去状態から書き込み状態に遷移してしまう故障が発生する。

このように、金属架橋型記憶素子を用いた記憶装置においては、プログラム（書き込み）対象外の消去状態の金属架橋型記憶素子のプログラムディスターブが問題となるため、この記憶装置の実用化においては、消去状態の金属架橋型記憶素子のプログラムディスターブ耐性の向上が重要となる。

本発明は、以上のような問題点を解消するためになされたものであり、金属架橋型記憶素子を用いた記憶装置において、書き込みの制御を高い信頼性で行えるようにすることを目的とする。

本発明に係る記憶装置は、金属酸化物を含んで構成されたイオン伝導層、このイオン伝導層の一方の面の側に配置されてイオン伝導層に電子を供給する第１電極、およびイオン伝導層の他方の側の面に配置されてイオン伝導層に金属イオンを供給する第２電極を備え、イオン伝導層に形成される金属架橋により第１電極と第２電極とが接続する第１状態を少なくとも備える記憶素子および選択トランジスタを備えて配列された複数のメモリセルと、対象となるメモリセルの選択トランジスタを制御することで、第１状態以外のメモリセルを選択して選択した記憶素子を第１状態にする記憶状態制御手段と、記憶状態制御手段が選択した記憶素子を第１状態にしようとする段階で、第１状態以外となっている選択対象外のメモリセルの記憶素子は、第１状態より高抵抗の状態で、イオン伝導層に形成される金属架橋により第１電極と第２電極とが接続する第２状態としておく記憶素子制御手段とを少なくとも備えるものである。

また、本発明に係る記憶装置の制御方法は、金属酸化物を含んで構成されたイオン伝導層、このイオン伝導層の一方の面の側に配置されてイオン伝導層に電子を供給する第１電極、およびイオン伝導層の他方の側の面に配置されてイオン伝導層に金属イオンを供給する第２電極を備え、イオン伝導層に形成される金属架橋により第１電極と第２電極とが接続する第１状態を少なくとも備える記憶素子および選択トランジスタを備えて配列された複数のメモリセルを備える記憶装置の制御方法において、対象となるメモリセルの選択トランジスタを制御することで、選択したメモリセルを第１状態以外の状態から第１状態にしようとする段階で、第１状態以外となっている選択対象外のメモリセルの記憶素子は、第１状態より高抵抗の状態で、イオン伝導層に形成される金属架橋により第１電極と第２電極とが接続する第２状態としておくようにした方法である。

以上説明したように、本発明によれば、第１状態以外となっている選択対象外のメモリセルの記憶素子は、第１状態より高抵抗の状態で、イオン伝導層に形成される金属架橋により第１電極と第２電極とが接続する第２状態としておくようにしたので、金属架橋型記憶素子を用いた記憶装置において、書き込みの制御を高い信頼性で行えるようになるという優れた効果が得られる。

以下、本発明の実施の形態について図１，２，３を参照して説明する。図１は、本発明の実施の形態における記憶装置の構成を示す構成図である。図２は、本実施の形態におけるメモリセルアレイ１０１の構成例を示す構成図である。また、図３は、メモリセルを構成する記憶素子２０１の構成を模式的に示す断面図である。

この記憶装置は、図１および図２に示すように、記憶素子２０１および選択トランジスタ２０２を備えて配列された複数のメモリセルからなるメモリセルアレイ１０１を備える。図２において、メモリセルアレイ１０１は、列方向に、セル１−１，セル１−２，セル１−３・・・が、ビットライン（ＢＬ）１およびプレートライン（ＰＬ）１に接続し、セル２−１，セル２−２，セル２−３・・・が、ＢＬ２およびＰＬ２に接続し、セル３−１，セル３−２，セル３−３・・・が、ＢＬ３およびＰＬ３に接続している。また、行方向に、セル１−１，セル２−１，セル３−１・・・が、ワードライン（ＷＬ）１に接続し、セル１−２，セル２−２，セル３−２・・・が、ＷＬ２に接続し、セル１−３，セル２−３，セル３−３・・・が、ＷＬ３に接続している。各ワードラインは、各メモリセルにおける選択トランジスタ２０２のゲートに接続している。

記憶素子２０１は、図３に示すように、第１電極３０１と、第２電極３０２と、第１電極３０１および第２電極３０２の間に配置されたイオン伝導層３０３とを備える。イオン伝導層３０３は、酸化タンタルなどの金属酸化物および酸化シリコンを含んでおり、イオン伝導層３０３の一方の面の側に配置されている第２電極３０２より、金属（Ｃｕ）イオンが供給される。

一方、イオン伝導層３０３の他方の側の面に配置されてる第１電極３０１からは、イオン伝導層３０３に電子が供給される。なお、第１電極３０１は、電圧を印加した際に、イオン伝導層３０３中に金属イオンを供給しないことが望ましい。例えば、第１電極３０１は、白金などの金属イオンが生成されにくい金属から構成されていればよい。

この記憶素子２０１では、イオン伝導層３０３に形成される金属架橋により第１電極３０１と第２電極３０２とが接続する第１状態（例えば書き込み状態）を備える。

また、本実施の形態における記憶装置は、対象となるメモリセルの選択トランジスタ２０２を制御することで、第１状態以外のメモリセルを選択し、選択した記憶素子２０１を第１状態にする記憶状態制御部１０２を備える。第１状態以外とは、消去状態を含む状態である。また、記憶状態制御部１０２が選択した記憶素子２０１を第１状態にしようとする段階で、第１状態以外となっている選択対象外のメモリセルの記憶素子２０１は、第１状態より高抵抗の状態で、イオン伝導層３０３に形成される金属架橋により第１電極３０１と第２電極３０２とが接続する第２状態としておく記憶素子制御部１０３を備える。

ここで、記憶素子の製造方法について図４Ａ，図４Ｂ，図４Ｃ，図４Ｄを用いて簡単に説明する。まず、図４Ａに示すように、例えば単結晶シリコンなどの半導体材料からなる基板４０１の上に形成された層間絶縁膜４０２の上に、白金よりなる膜厚４０ｎｍ程度の下部電極４０３を形成する。下部電極４０３は、上述した記憶素子２０１の第１電極３０１に対応する。例えば、層間絶縁膜４０２の上に、真空蒸着法もしくはスパッタ法などにより、膜厚４０〜１００ｎｍ程度の白金膜を形成し、公知のフォトリソグラフィ技術により形成したマスクパターンを用い、公知のエッチング技術により上記白金膜を選択的にエッチングすることで、下部電極４０３が形成できる。なお、基板４０１には、例えば、Ｎ型のＭＯＳＦＥＴなどの各種素子が既に形成されている。

次に、図４Ｂに示すように、下部電極４０３を含む層間絶縁膜４０２の上に、イオン伝導層４０４を形成する。例えば、酸化物のターゲットを用いたスパッタ法により、所望の金属酸化物の膜を膜厚１０〜３０ｎｍ堆積することで、イオン伝導層３０３が形成できる。イオン伝導層３０３は、例えば、層厚１５ｎｍの酸化タンタルの層である。スパッタ法により堆積においては、成膜しようとする金属酸化物の組成は、ターゲットの組成にできるだけ近くなるようにする。具体的には、スパッタを行う際に、供給する酸素量を最適化する。例えば、酸素流量１sccm、ガス圧０．５Ｐａの成膜条件で成膜すればよい。なお、sccmは流量の単位であり、０℃・１気圧の流体が１分間に１ｃｍ³流れることを示す。

次に、図４Ｃに示すように、イオン伝導層４０４の上に絶縁層４０５を形成する。絶縁層４０５は、下部電極４０３の上部にあたるイオン伝導層４０４の上に、開口部４０５ａを備える状態に形成する。例えば、スパッタ法もしくはＣＶＤ法で酸化シリコンの膜を１００ｎｍ程度堆積した後、公知のフォトリソグラフィ技術およびエッチング技術によりパターニングすることで、開口部４０５ａを備えた状態の絶縁層４０５が形成できる。

次に、図４Ｄに示すように、絶縁層４０５の上に，開口部４０５を介してイオン伝導層４０４に接続する膜厚１００ｎｍの上部電極４０６を形成する。上部電極４０６は、上述した記憶素子２０１の第２電極３０２に対応する。例えば、真空蒸着法もしくはスパッタ法により、膜厚５０〜１００ｎｍ程度に銅（Ｃｕ）の膜を堆積する。次いで、形成した銅膜を公知のフォトリソグラフィ技術およびエッチング技術によりパターニングすることで、上部電極４０６が形成できる。

上述した構成によれば、絶縁層４０５の開口部４０５ａに記憶素子が形成されることになり、記憶素子の接合面積を、開口部４０５ａ程度の大きさにできる。言い換えると、開口部４０５ａの開口寸法を決定し、下部電極４０３，上部電極４０６，およびイオン伝導層４０４を開口部４０５ａより大きく（広く）作製することで、記憶素子の接合面積を定めることができる。

次に、記憶素子２０１の動作について説明する。まず、図５の（ａ）に示すように、第１電極３０１を接地し、第２電極３０２に正電圧を印加すると、第２電極３０２の金属が金属イオン５０１になってイオン伝導層３０３に溶解する。このようにしてイオン伝導層３０３中に溶解した金属イオン５０１が、第１電極３０１の表面に金属になって析出し、析出した金属により第２電極３０２と第１電極３０１を接続する金属架橋５０３が形成される。

金属架橋５０３は、イオン伝導層３０３中の金属イオン５０１が析出した複数の金属島５０２が連続している金属析出物である。各々の金属島５０２が大きくなり、隣り合う金属島５０２の間の間隔が狭くなることで、これらが一体となった金属架橋５０３となる。この結果、金属架橋５０３により第２電極３０２と第１電極３０１とが電気的に接続する状態となり、書き込み状態（第１状態）になる。これらの書き込み状態への遷移は、第２電極３０２を接地して第１電極３０１に負電圧を印加しても行える。

一方、図５の（ｂ）に示すように、上記書き込み状態で第１電極３０１を接地し、第２電極３０２に負電圧を印加すると、金属島５０４を構成する金属が金属イオンとしてイオン伝導層４３に溶解し、隣り合う金属島５０４の間の間隔が広がることで、金属架橋５０５の一部が切れる。この結果、第２電極３０２と第１電極３０１との電気的接続が切れ、消去状態になる（非特許文献３参照）。なお、電気的接続が完全に切れる前の段階から、第２電極３０２と第１電極３０１との間の抵抗が大きくななり、また、これらの電極間容量が変化するなど、電気特性が変化し、この後、最終的に電気的接続が切れる。これらの、大きな抵抗状態から完全に切断される状態は、第１状態以外の状態とすることができる。上記消去状態への遷移は、第２電極３０２を接地して第１電極３０１に正電圧を印加しても良い。また、上記消去状態から書き込み状態にするには、再び第２電極３０２に正電圧を印加すればよい。

次に、以上のように書き込み状態と消去状態を含む書き込み状態以外の状態を備える記憶素子を用いた本実施の形態における記憶装置の制御方法について説明する。以下に説明する本実施の形態は、対処となるメモリセルの記憶素子２０１を、書き込み状態に遷移させるときの動作である。

本実施の形態では、記憶状態制御部１０２が、メモリセルアレイ１０１の中の対象となるメモリセルの選択トランジスタ２０２を制御することでメモリセルを選択し、選択したメモリセルの記憶素子２０１を書き込み状態にする。書き込み状態に遷移させる対象となるメモリセルにおいては、消去状態を含む書き込み状態以外であり、選択されるメモリセル（記憶素子）は、書き込み状態以外となっている。

以上のように、記憶状態制御部１０２の制御により、選択したメモリセルの記憶素子２０２を書き込み状態にしようとする段階で、記憶素子制御部１０３が、書き込み状態以外となっている選択対象外のメモリセルの記憶素子２０１は、書き込み状態より高抵抗の状態で、イオン伝導層３０３に形成される金属架橋により第１電極３０１と第２電極３０２とが接続する第２状態としておく。この状態は、例えば、イオン伝導層３０３に形成される細い金属架橋で、第１電極３０１と第２電極３０２とが接続する低抵抗な消去状態と捉えることができる。

上述した第２状態では、書き込み状態よりは高抵抗であるが、第１電極３０１と第２電極３０２とが接続状態であるため、書き込み対象となる選択メモリセル以外の他のメモリセルに印加される電圧は、記憶素子２０１に対するＶ１とオフ状態の選択トランジスタ２０２に対するＶ２とに分配される（図２）。この状態では、記憶素子２０１における第２状態の抵抗値が、オフ状態の選択トランジスタ２０２の抵抗値よりも低ければ、メモリセルに印加する電圧の多くがＶ２となり、Ｖ１は小さくなる。この結果、選択対象外のメモリセルにおける記憶素子２０１の第１電極３０１と第２電極３０２との間には、電界がかかりにくくなり、金属架橋を形成する金属のイオン化が起こり難くなり、プログラムディスターブ耐性が向上する。

前述したように、選択メモリセル以外のメモリセルにおける記憶素子２０１が、金属架橋が全くなく高抵抗な消去状態の場合、上述したに印加される電圧の多くが記憶素子２０１の側に印加されるようになり、金属架橋が容易に形成される状態となり、容易に書き込み状態に遷移してしまう。これに対し、上述した本実施の形態によれば、書き込み動作が行われる段階で、選択されていないメモリセルの記憶素子２０１においては、より低抵抗な消去状態（書き込み状態より高抵抗の状態）とされているので、メモリセルに印加される電圧の多くがオフ状態の選択トランジスタ２０２に印加されるようになり、記憶素子２０１における書き込み状態への遷移が抑制されるようになる。

［実施例１］
以下、記憶素子２０１を書き込み状態より高抵抗の状態にすることについて説明する。本実施例１においては、記憶素子制御部１０３が、イオン伝導層３０３に金属架橋が形成されていない記憶素子２０１に対し、第２状態にするための電圧を印加することで第２状態とする。

金属架橋が形成されていない状態において、例えば、選択トランジスタ２０２を制御することで、流れる電流を１μＡ程度に制御した状態で、第２電極に正電圧を印加する。このような電圧の印加により、図６に示すように、第１電極３０１の側には、十分に成長していない金属島６０２が形成され、これらにより細い金属架橋６０１が形成される。

このような細い金属架橋６０１では、第１電極３０１と第２電極３０２との間の抵抗は、あまり低くなく、書き込み状態と比較すると高い抵抗状態であり、書き込み状態とは容易に区別することができる。このような第１電極３０１と第２電極３０２とが、高抵抗で接続している状態、言い換えると、記憶素子２０１が低抵抗な消去状態であれば、前述したように、当該メモリセルに印加される電圧は、オフ状態の選択トランジスタ２０２の方に印加されるようになり、記憶素子２０１が書き込み状態になることが抑制されるようになる。

ここで、選択トランジスタ２０２を含めたメモリセルの構成例について、図７を用いてより詳細に説明する。図７は、メモリセルの構成を示す断面図である。このメモリセルは、まず、単結晶シリコンからなる基板４０１と、基板４０１の一部に設けられたＰ型のウエル領域７０１と、ウエル領域７０１の上に形成されたゲート絶縁膜７０２およびゲート電極７０３と、ゲート電極７０３を挟むようにウエル領域７０１に形成されたｎ型の不純物が導入されたドレイン７０４およびソース７０５を備える。ゲート電極７０３，ドレイン７０４，およびソース７０５により、Ｎ型のＭＯＳＦＥＴが形成されている。このＭＯＳＦＥＴが、選択トランジスタ２０２に対応している。ＭＯＳＦＥＴは、０．２５μｍデザインルールで作製されている。また、ゲート電極７０３は、ポリシリコンで形成され、ゲート長は０．９μｍ、ゲート幅は２μｍとされている。

また、上述したＭＯＳＦＥＴ（ゲート電極７０３）を覆うように形成された層間絶縁層７０６の上には、層間絶縁層７０６を貫通するドレインコンタクト７０７およびソースコンタクト７０８に接続する配線７１０および配線７１１が形成されている。ドレインコンタクト７０７およびソースコンタクト７０８は、例えば、タングステンから構成され、配線７１０および配線７１１は、アルミニウムから構成されている。また、これらを覆うように層間絶縁膜４０２が形成され、層間絶縁膜４０２を貫通するコンタクト７１２により、配線７１０と下部電極４０３とが接続されている。コンタクト７１２は、タングステンから構成されている。従って、ＭＯＳＦＥＴのドレインと下部電極４０３とが接続されている。なお、他の符号は、図４Ｄと同様である。

次に、図７を用いて説明したメモリセルの動作について、図８を用いて説明する。まず、ソース７０５を接地して上部電極４０６に正電圧を印加する。下部電極４０３は、配線７１０，ドレインコンタクト７０７，およびＭＯＳＦＥＴを介して接地されていることになる。上部電極４０６に印加する正電圧を４．４ボルトとすることで、メモリセル（記憶素子）が消去状態（高抵抗の状態）から書き込み状態（低抵抗の状態）へ遷移する（図８のＡ）。この際、記憶素子に流れる電流を０．５ｍＡ程度が上限となるように、ゲート電極７０３に５Ｖの電圧を印加する。書き込み状態のメモリセルの抵抗値は、ＭＯＳＦＥＴの抵抗値も加算して２ｋΩである。

次に、上部電極４０６に負電圧を印加すると、−１．３Ｖで急激な電流の減少が見られ（図８のＢ）、さらに−２．５Ｖ程度まで電圧を掃引すると高抵抗な消去状態に遷移する（図８のＣ）。さらに、上部電極４０６に正または負電圧を印加することにより、書き込み状態と消去状態を交互に遷移することができる。また、電圧を印加しない状態では、書き込み状態、消去状態を維持することができる。

図８を用いて説明した電気特性は、次のように説明できる。上部電極４０６に正電圧を印加する場合、上部電極４０６の銅が銅イオンになってイオン伝導層４０４に溶解する。イオン伝導層４０４に溶解した銅イオンは、下部電極４０３から得た電子により析出し、イオン伝導層４０４の中に銅の金属島を形成する。析出した銅の金属島が成長し、上部電極４０６と下部電極４０３を接続する金属架橋が形成される。金属架橋で上部電極４０６と下部電極４０３が電気的に接続することで、記憶素子が書き込み状態になる。一方、上記書き込み状態で、上部電極４０６に負の電圧を印加すると、金属架橋の金属イオン（銅イオン）がイオン伝導層４０４に溶解し、銅の金属島が小さくなることで金属架橋の一部が切れる。これにより、上部電極４０６と下部電極４０３との電気的接続が切れ、消去状態になる。

次に、本実施の形態における記憶装置の制御方法による、記憶素子を高抵抗な接続状態（低抵抗な消去状態）にする駆動方法について図９を用いて説明する。消去状態で、下部電極４０３（ソース７０５）を接地して、上部電極４０６に正電圧を印加する。また、記憶素子に流れる電流を１μＡ程度が上限となるように、ゲート電極７０３に１．２Ｖ印加する。上部電極４０６に印加する電圧が大きくなるにつれ、徐々にリーク電流が増加し、３．９Ｖで制限された１μＡ程度に達する（図９のＡ）。このまま、電流を制限しながら８Ｖまで電圧を掃引した後、８Ｖから０Ｖまで電圧を掃引する。

０Ｖから８Ｖまでの電圧掃引において、１Ｖ付近でほぼ絶縁状態だった電流は、８Ｖから０Ｖまでの電圧掃引時に０．４６μＡに増加する。抵抗値は、２．２ＭΩに相当する。これは、０Ｖから８Ｖまでの電圧掃引時に、３．９Ｖにおいて細い（高抵抗）な金属架橋が形成されることを示し、本方法により、記憶素子を低抵抗な消去状態にできることを示している。

次に、記憶素子に印加される電圧とディスターブ耐性の関係について、図１０および図１１を用いて説明する。ディスターブ耐性試験は、消去状態の記憶素子に定電圧を印加して保持時間を計測する。図１０では、記憶素子に印加される電圧ごとに、得られた保持時間をワイブル分布で示す。測定は室温環境下で行う。印加電圧が増加するほど、保持時間が短くなり、ディスターブ耐性が低下しているのがわかる。

図１１では、図１０の保持時間分布の各メジアン値を印加電圧に対して両対数グラフ上に示し、外挿線を引いてある。図２示したメモリセルアレイ１０１において、セル１−１を書き込むためにＢＬ１に５Ｖの電圧が印加された場合、セル１−２において消去状態の記憶素子２０１とオフ状態の選択トランジスタ２０２の抵抗値が共に１０ＧΩであれば、電圧は両方の記憶素子２０１に２．５Ｖずつ印加される。

図１１のグラフから見積もると、記憶素子２０１に２．５Ｖ印加されると、１２４秒で書き込み状態に遷移してしまう。一方、セル１−２において、記憶素子２０１の消去状態の抵抗値が１０ＭΩで、オフ状態の選択トランジスタ２０２の抵抗値が１０ＧΩだとすると、記憶素子２０１に印加される電圧は０．００５Ｖとなる。図１１のグラフから見積もると、記憶素子２０１に０．００５Ｖ印加されると、２２５５年間消去状態が持続する。このように、記憶素子２０１を低抵抗な消去状態（高抵抗な接続状態）にすることで、ディスターブ耐性の大幅な向上が期待できる。

［実施例２］
次に、実施例２における、記憶素子２０１の制御（書き込み状態より高抵抗の状態にする）について説明する。本実施例２においては、記憶素子制御部１０３が、イオン伝導層３０３に金属架橋が形成されいる書き込み状態の記憶素子２０１に対し、第２状態にするための電圧を印加することで第２状態とする。

書き込み状態とされている記憶素子２０１を消去状態に遷移させる際に、高抵抗状態（絶縁状態）になる−２．５Ｖ付近の電圧よりも絶対値の小さい、−１．５Ｖ程度の電圧を第２電極３０２に印加する。この制御により、イオン伝導層３０３に形成されていた金属島は、完全には溶解せずに、細い金属架橋が残り、第１電極３０１と第２電極３０２とは、書き込み状態より他高抵抗な状態で接続された状態（低抵抗な消去状態）となる。この細い金属架橋で第１電極３０１と第２電極３０２とが接続した記憶素子２０１は、書き込み状態とするには抵抗値が高すぎる。

次に、本実施例２における、記憶素子２０１を配列して接続したメモリセルアレイ１０１を備える記憶装置の動作について説明する。図２において、セル１−１の記憶素子２０１を書き込み状態とするためには、ＢＬ１には、記憶素子２０１が書き込み状態に遷移する電圧（４〜５Ｖ）を印加し、ＷＬ１には、選択トランジスタ２０２がオンとなり、さらに記憶素子２０１が必要な書き込み抵抗となるような電流制限（１００ｎＡ〜２０ｍＡ）が印加されるように電圧を印加する。

この際、セル１−２およびセル１−３にも、ＢＬ１に印加された電圧が印加される。セル１−２およびセル１−３の記憶素子２０１が書き込み状態の場合、ＢＬ１の電圧は低抵抗である記憶素子２０１にはほとんど印加されず、オフ状態である選択トランジスタ２０２に印加されるようになる。このため、記憶素子２０１の状態が変化することはない。

これらに対し、セル１−２およびセル１−３の記憶素子２０１が、消去状態など、書き込み状態ではなく高抵抗な状態の場合、ＢＬ１の電圧は、高抵抗な記憶素子２０１とオフ状態の選択トランジスタ２０２とに分配される。このような場合、記憶素子２０１にも電圧が印加されるため、セル１−１の書き込みによって消去状態から書き込み状態へ遷移してしまう可能性がある。

ここで、セル１−１を書き込み状態とする前に、セル１−２および１−３において、上述した制御方法によって記憶素子２０１を高抵抗な接続状態（低抵抗な消去状態：第２状態）に遷移させることで、選択トランジスタ２０２に多くの電圧が印加され、記憶素子２０１は書き込み状態に遷移し難い状態とする。例えば、セル１−１を書き込む前に、書き込み状態のセル１−２もしくはセル１−３に対して、ＷＬ２もしくはＷＬ３に、セル１−２および１−３に流れる電流値が１０ｍＡ程度となるような電圧を印加した上で、ＢＬ１に記憶素子２０１が高抵抗状態（絶縁状態）になる−２．５Ｖ付近の電圧よりも絶対値の小さい、−１．５Ｖ程度の電圧を印加する。これにより、セル１−２，セル１−３の記憶素子２０１は、低抵抗な消去状態に遷移する。

次に、図７を用いて説明したメモリセルの実施例２における動作について、図１２を用いて説明する。まず、消去状態で、ソース７０５を接地することで、下部電極４０３が接地されている状態とし、上部電極４０６正電圧を印加する。加えて、記憶素子に流れる電流を５０ｍＡ程度が上限となるように、ゲート電極７０３に５Ｖを印加すると、印加する電圧が４．６Ｖで、制限された５０ｍＡ程度に達して書き込み状態に遷移する（図１２のＡ）。

この状態で、電流を制限しながら８Ｖまで電圧を掃引した後、８Ｖから０Ｖまで電圧を掃引する。この後、上部電極４０６に負電圧を印加し、絶縁状態に達する−２．５Ｖよりも絶対値の小さい−１．５Ｖまで電圧を掃引する。この際、ゲート電極７０３に５Ｖ印加し、記憶素子に十分に電流が流れるようにする。このことにより、−１．３Ｖで急激な電流減少が発生し、−１．５Ｖにおける電流値は０．４３μＡとなる。−１．５Ｖから０Ｖに電圧を掃引した際、−１Ｖ（絶対値で１Ｖ）における電流値は、０．１７μＡ（５．９ＭΩ）となる。十分に金属架橋の溶解が進行する電圧に達する前で、上部電極４０６に対する電圧印加を中止すれば、（高抵抗）な金属架橋がイオン伝導層４０４内に残り、メモリセルを低抵抗な消去状態にできる。本実施例２においても、記憶素子に印加される電圧とディスターブ耐性の関係については、前述した実施例１と同様である。

本発明の実施の形態における記憶装置の構成を示す構成図である。 本実施の形態におけるメモリセルアレイ１０１の構成例を示す構成図である。 メモリセルを構成する記憶素子２０１の構成を模式的に示す断面図である。 記憶素子の製造方法について説明する説明図である。 記憶素子の製造方法について説明する説明図である。 記憶素子の製造方法について説明する説明図である。 記憶素子の製造方法について説明する説明図である。 記憶素子２０１の動作について説明する説明図である。 記憶素子２０１の動作について説明する説明図である。 メモリセルの構成を示す断面図である。 メモリセルの動作について説明する説明図である。 本実施の形態における記憶装置の制御方法による、記憶素子を高抵抗な接続状態にする駆動方法について説明する説明図である。 記憶素子に印加される電圧とディスターブ耐性の関係について説明する特性図である。 記憶素子に印加される電圧とディスターブ耐性の関係について説明する特性図である。 図７を用いて説明したメモリセルの実施例２における動作について説明する説明図である。 金属架橋型記憶素子を使用したメモリアレイの例を示す構成図である。

符号の説明

１０１…メモリセルアレイ、１０２…記憶状態制御部、１０３…記憶素子制御部、２０１…記憶素子、２０２…選択トランジスタ、３０１…第１電極、３０２…第２電極、３０３…イオン伝導層。

Claims (10)

1. 金属酸化物を含んで構成されたイオン伝導層、このイオン伝導層の一方の面の側に配置されて前記イオン伝導層に電子を供給する第１電極、および前記イオン伝導層の他方の側の面に配置されて前記イオン伝導層に金属イオンを供給する第２電極を備え、前記イオン伝導層に形成される金属架橋により前記第１電極と前記第２電極とが接続する第１状態を少なくとも備える記憶素子および選択トランジスタを備えて配列された複数のメモリセルと、
   対象となるメモリセルの前記選択トランジスタを制御することで、前記第１状態以外の前記メモリセルを選択し、選択した前記記憶素子を前記第１状態にする記憶状態制御手段と、
   前記記憶状態制御手段が選択した前記記憶素子を前記第１状態にしようとする段階で、前記第１状態以外となっている選択対象外の前記メモリセルの前記記憶素子は、前記第１状態より高抵抗の状態で、前記イオン伝導層に形成される金属架橋により前記第１電極と前記第２電極とが接続する第２状態としておく記憶素子制御手段と
   を少なくとも備えることを特徴とする記憶装置。
2. 請求項１記載の記憶装置において、
   前記記憶素子制御手段は、前記イオン伝導層に前記金属架橋が形成されていない前記記憶素子を前記第２状態にするための電圧を前記記憶素子に印加することで、前記記憶素子を前記第２状態としておく
   ことを特徴とする記憶装置。
3. 請求項２記載の記憶装置において、
   前記記憶素子制御手段は、前記選択トランジスタを制御して前記記憶素子に流れる電流を制限した状態で前記電圧を印加することで、前記記憶素子を前記第２状態にする
   ことを特徴とする記憶装置。
4. 請求項１記載の記憶装置において、
   前記記憶素子制御手段は、前記第１状態以外となっている選択対象外の前記メモリセルの前記記憶素子を前記第１状態とし、続けて、前記第１状態の前記記憶素子を前記第２状態にするための電圧を前記記憶素子に印加することで、前記記憶素子を前記第２状態としておく
   ことを特徴とする記憶装置。
5. 請求項１〜４のいずれか１項に記載の記憶装置において、
   前記第２状態は、選択トランジスタのオフ時の抵抗の１０００分の１以下の抵抗の状態である
   ことを特徴とする記憶装置。
6. 金属酸化物を含んで構成されたイオン伝導層、このイオン伝導層の一方の面の側に配置されて前記イオン伝導層に電子を供給する第１電極、および前記イオン伝導層の他方の側の面に配置されて前記イオン伝導層に金属イオンを供給する第２電極を備え、前記イオン伝導層に形成される金属架橋により前記第１電極と前記第２電極とが接続する第１状態を少なくとも備える記憶素子および選択トランジスタを備えて配列された複数のメモリセルを備える記憶装置の制御方法において、
   対象となるメモリセルの前記選択トランジスタを制御することで、選択したメモリセルを前記第１状態以外の状態から前記第１状態にしようとする段階で、前記第１状態以外となっている選択対象外の前記メモリセルの前記記憶素子は、前記第１状態より高抵抗の状態で、前記イオン伝導層に形成される金属架橋により前記第１電極と前記第２電極とが接続する第２状態としておく
   ことを特徴とする記憶装置の制御方法。
7. 請求項６記載の記憶装置の制御方法において、
   前記イオン伝導層に前記金属架橋が形成されていない前記記憶素子を前記第２状態にするための電圧を前記記憶素子に印加することで、前記記憶素子を前記第２状態としておく
   ことを特徴とする記憶装置の制御方法。
8. 請求項７記載の記憶装置の制御方法において、
   前記選択トランジスタを制御して前記記憶素子に流れる電流を制限した状態で前記電圧を印加することで、前記記憶素子を前記第２状態にする
   ことを特徴とする記憶装置の制御方法。
9. 請求項６記載の記憶装置の制御方法において、
   前記第１状態以外となっている選択対象外の前記メモリセルの前記記憶素子を前記第１状態とし、続けて、前記第１状態の前記記憶素子を前記第２状態にするための電圧を前記記憶素子に印加することで、前記記憶素子を前記第２状態としておく
   ことを特徴とする記憶装置の制御方法。
10. 請求項６〜９のいずれか１項に記載の記憶装置の制御方法において、
    前記２状態は、選択トランジスタのオフ時の抵抗の１０００分の１以下の抵抗の状態である
    ことを特徴とする記憶装置の制御方法。

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