JP5230960B2 - データバスインバージョンを使う低電力バランスコード - Google Patents
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Description
前記トリガーTは、また前記ORゲートのうち最後のORゲートに出力されうる。残ったANDゲートは、個別的に反転された順次な入力を有する前記マルチビットデータ及び前記第1フラグFlag1をAND演算した結果を前記ORゲートのうち最初のORゲートに出力できる。
710:送信器 711:データ保存部
714:ドライバー部 720:受信器
723:データ保存部 800:エンコーディング部
810:DBIエンコーディング部 820:バランス部
821:マルチプレクサ(MUX) 822:ロジックレベル検出器
900:デコーディング部 910:バランスリバーシング部
911:MUX 912:パターン検出器
920:DBIデコーディング部
Claims (19)
- データバスインバージョン(DBI)を使ってエンコーディングされたデータを受信する段階であって、前記データは、前記データのビット数の半分に対応する第1デルタを有する、段階と、
前記データのデータ“0”の数をバランスするために前記データをバランスコーディングする段階と、
ゼロより大きいが前記ビット数の半分と同じか小さい最小数と、前記第1デルタより小さな第2デルタを前記最小数に加えた最大数との間で相異なるデータ“0”の数を有するデータを出力する段階と、
を備え、
前記バランスコーディング段階は、
それぞれのケースに対して、マルチビットデータとインバージョンインジケータとを含むDBIデータ内のデータ“0”の数をカウンティングする段階と、
前記データ“0”の数を前記最小数と比べる段階と、
前記数が前記最小数より大きいか同じである時、フラグを“1”に設定し、前記フラグと前記DBIデータとをエンコーディングされたデータに出力する段階と、
前記数が前記最小数より小さい時、前記フラグを“0”に設定する段階と、
前記データ“0”の数に1を加算したものを前記最小数と比べる段階と、
前記データ“0”の数に1を加算したものが前記最小数より大きいか同じである時、前記フラグ及び前記DBIデータをエンコーディングされたデータに出力する段階と、
データ“0”の数に1を加算したものが前記最小数より小さい時、前記マルチビットデータ内の少なくとも最下位2ビットの値を変更し、前記インバージョンインジケータ、前記フラグ、及び前記変更されたマルチビットデータをエンコーディングされたデータに出力する段階と、
を備えることを特徴とする方法。 - 前記第2デルタは、前記第1デルタの2分の1であることを特徴とする請求項1に記載の方法。
- 前記バランスコーディングは、n回反復され、前記第2デルタは、前記第1デルタを2nで割ったものより大きいか同じであることを特徴とする請求項1に記載の方法。
- 前記変更する段階は、
少なくとも最下位2ビットをインバーティングする段階を含むことを特徴とする請求項1に記載の方法。 - 前記変更する段階は、
少なくとも最下位2ビットをゼロに設定する段階を含むことを特徴とする請求項1に記載の方法。 - 前記少なくとも最下位2ビットは、前記マルチビットデータのビットの数の2分の1より小さく、前記マルチビットデータのビットの数の4分の1より大きいか同じように変更されることを特徴とする請求項1に記載の方法。
- 前記バランスコーディングは、n回反復され、前記少なくとも最下位2ビットは、前記マルチビットデータのビットの数を2nで割ったものより小さく、前記マルチビットデータのビットの数を2n+1で割ったものより大きいか同じように変更されることを特徴とする請求項1に記載の方法。
- 前記出力段階は、
前記エンコーディングされたデータをメモリに保存する段階を含むことを特徴とする請求項1に記載の方法。 - 前記方法は、
前記メモリに保存されたエンコーディングされたデータを読み取る段階と、
前記インバージョンインジケータの値、前記フラグの値、及び前記少なくとも最下位2ビットの値によって前記少なくとも最下位2ビットを保存する段階と、をさらに備えることを特徴とする請求項8に記載の方法。 - 前記方法は、
前記インバージョンインジケータによって前記マルチビットデータを反転させる段階をさらに備えることを特徴とする請求項9に記載の方法。 - バランシング部を備えるシステムにおいて、
前記バランシング部は、
マルチビットデータ及びインバージョンインジケータを含むデータバスインバージョンデータを受信し、前記DBIデータ内のデータ“0”の数がゼロより大きく、前記マルチビットデータのビット数の半分より小さいか同じであるデータ“0”の最小数より小さい時に第1値になり、前記DBIデータ内のデータ“0”の数が前記最小数より大きいか同じである時に第2値になるフラグを出力し、またデータ“0”の数に1を加算したものが前記最小数より小さい時にトリガー信号を出力するロジックレベル検出器と、
前記ロジックレベル検出器から前記マルチビットデータの少なくとも最下位2ビットと前記トリガー信号とを受信し、前記トリガー信号に応答して前記少なくとも最下位2ビットを変更し、一方では変更されていない前記最下位ビットを出力するマルチプレクサと、
を備え、
前記バランシング部は、
前記変更されていない前記最下位ビットを除いたマルチビットデータ、前記インバージョンインジケータ、及び前記フラグをさらに出力することを特徴とするシステム。 - 前記マルチプレクサは、前記少なくとも最下位2ビットを反転させることを特徴とする請求項11に記載のシステム。
- 前記マルチプレクサは、前記少なくとも最下位2ビットをゼロに設定することを特徴とする請求項11に記載のシステム。
- 前記バランシング部は、n回使われ、最下位ビットの数は、前記マルチビットデータのビットの数を2nで割ったものより小さく、前記マルチビットデータのビットの数を2n+1で割ったものより大きいか同じように変更されることを特徴とする請求項11に記載のシステム。
- 前記システムは、前記バランシング部からの出力を保存するためのメモリをさらに備えることを特徴とする請求項11に記載のシステム。
- 前記システムは、前記インバージョンインジケータ、前記フラグ、前記最下位ビットを除いたマルチプルビットデータ及び前記最下位ビットを受信し、前記インバージョンインジケータの値、前記フラグの値、及び前記フラグの前記少なくとも最下位2ビットの値によって前記最下位ビットを復旧し、一方では変更されていない前記最下位ビットを出力するバランスリバーシング部をさらに備えることを特徴とする請求項11に記載のシステム。
- 前記システムは、
バランスリバーシング部をさらに備え、
前記バランスリバーシング部は、
前記インバージョンインジケータ、前記少なくとも最下位2ビット及び前記フラグを受信し、前記インバージョンインジケータ、前記フラグ、及び前記少なくとも最下位2ビットのパターンが前記最下位ビットが変更されたということを表わす時にトリガー(trigger)信号を出力するパターン検出器と、
前記最下位ビット及び前記トリガー信号を受信し、前記トリガー信号に応答して前記最下位ビットを復旧し、一方では変更されていない前記最下位ビットを出力するマルチプレクサと、を含み、
前記バランスリバーシング部は、前記最下位ビットを除いた前記インバージョンインジケータ及びマルチビットデータをさらに出力することを特徴とする請求項11に記載のシステム。 - 前記システムは、
前記インバージョンインジケータ及び前記マルチビットデータを受信し、前記マルチビットデータを復旧するデコーディング部をさらに備えることを特徴とする請求項17に記載のシステム。 - プロセッサによって実行される時、前記プロセッサが方法を実行させる実行可能な命令を提供する記録媒体(machine−readable medium)において、
前記方法は、
マルチビットデータとインバージョンインジケータとを含むデータバスインバージョン(DBI)データ内のデータ“0”の数をカウンティングする段階と、
前記データ“0”の数をゼロより大きくて前記マルチビットデータのビット数の半分より小さいか同じであるデータ“0”の最小数と比べる段階と、
前記数が前記最小数より大きいか同じである時、フラグを“1”に設定し、前記フラグと前記DBIデータとをエンコーディングされたデータに出力する段階と、
前記数が前記最小数より小さい時、前記フラグを“0”に設定する段階と、
前記データ“0”の数に1を加算したものと前記最小数とを比べる段階と、
前記データ“0”の数に1を加算したものが前記最小数より大きいか同じである時、前記フラグ及び前記DBIデータをエンコーディングされたデータに出力する段階と、
前記データ“0”の数に1を加算したものが前記最小数より小さい時、前記マルチビットデータ内の少なくとも最下位2ビットの値を変更し、前記インバージョンインジケータ、前記フラグ、及び前記変更されたマルチビットデータをエンコーディングされたデータに出力する段階と、
を備えることを特徴とする記録媒体。
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