JP5202062B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体チップを配する基板と半導体チップに電気接続される外部接続リードとを別部材により形成した構成の半導体装置に関する。
従来の半導体装置としては、例えば図6に示すように、ダイアイランド501(基板)に半導体チップ504を固着し、ワイヤ505により半導体チップ504とダイアイランド501に一体に形成された吊りリード502(外部接続リード)とを電気接続したものがある(特許文献1参照)。また、この半導体装置では、ダイアイランド501、半導体チップ504、ワイヤ505及びワイヤ505のボンディング部分を含む吊りリード502の一部がモールド樹脂506によって封止されている。
そして、吊りリード502のうちモールド樹脂506によって封止される部分には、その厚さ方向に貫通するアンカーホール503(貫通孔)が形成されており、吊リード2の一部がモールド樹脂506によって封止された状態においては、アンカーホール503にも樹脂が充填される。この構成では、吊りリード502とモールド樹脂506との間にアンカー効果が生じ、このアンカー効果によって一体に形成されたダイアイランド501及び吊りリード502とモールド樹脂506との接着強度向上を図っている。
ところで、半導体装置には、その設計自由度を向上させるために、半導体チップを配置する基板と半導体チップに電気接続される外部接続リードとを別部材により形成したものがある。この場合には、半導体チップや基板に対する外部接続リードの配置を自由に設定することができ、また、半導体チップに流す電流の大きさに応じて外部接続リードの材質や形状を容易に変更することもできる。
実公平7−45965号公報
しかしながら、基板と外部接続リードとを別部材により形成した場合には、特許文献1のように、外部接続リードにアンカーホールを形成するだけでは、モールド樹脂の外方に突出する外部接続リードの突出部分に様々な方向から外力が加えられた際に、外部接続リードがモールド樹脂から剥がれやすい、という問題がある。
すなわち、特許文献1のように、ダイアイランド501及び吊りリード502が一体に形成されている場合には、樹脂封止されているダイアイランド501もモールド樹脂に対する吊りリード502の剥がれを防止する役割を果たしている。これに対して、基板と外部接続リードとを別部材により形成した場合には、外部接続リードの突出部分に様々な方向から外力が加えられた際に、1つのアンカーホールによるモールド樹脂と外部接続リードとの係合部分のみに応力が集中するため、外部接続リードが剥がれやすくなる。
本発明はこのような事情を考慮してなされたものであって、外部接続リードとモールド樹脂とが互いに剥がれることを防止して、半導体装置の信頼性向上を図ることができる導体装置を提供することを目的とする。
この課題を解決するために、本発明の半導体装置は、基板と、該基板の表面に配される半導体チップと、前記半導体チップと電気接続される外部接続リードと、前記基板、前記半導体チップ及び外部接続リードを一体に固定するモールド樹脂とを備え、前記外部接続リードは、導電性を有する板材によって形成されると共に、前記モールド樹脂内に埋設される埋設部と、前記モールド樹脂の外方に突出する突出部とを備え、前記埋設部は、前記基板の表面に配される配置部分と、前記基板の表面から離間している離間部分とからなり、当該離間部分に、前記外部接続リードの厚さ方向に貫通する貫通孔が複数形成され、少なくとも2つの前記貫通孔の貫通方向が相対的に傾斜していることを特徴としている。
この半導体装置によれば、複数の貫通孔にモールド樹脂が充填されることで、外部接続リードとモールド樹脂とのアンカー効果が向上する。すなわち、外部接続リードの突出部に様々な方向から外力が加えられても、外部接続リードとモールド樹脂とが互いに剥がれることを防止することができる。
また、複数の貫通孔を形成することで、各貫通孔の開口面積を小さくしても、十分なアンカー効果を得ることが可能となる。そして、各貫通孔の開口面積を小さくすることで、電流が流れる外部接続リードの断面積も大きく確保することができるため、外部接続リードにより多くの電流を流すことも可能となる。
そして、前記半導体装置において、これら複数の前記貫通孔を前記外部接続リードの面方向に沿って千鳥状に配置した場合には、貫通孔の形成に基づく外部接続リードの剛性低下を抑制することができる。
さらに、前記半導体装置においては、前記貫通孔の開口部分にバリが形成されていてもよい。
この構成の半導体装置では、貫通孔のバリとモールド樹脂との間にもアンカー効果が生じるため、外部接続リードとモールド樹脂との接着強度をさらに向上することができる。
また、前記半導体装置においては、前記埋設部の離間部分に、前記板材を屈曲した屈曲部が形成され、当該屈曲部に第1の貫通孔が形成され、前記屈曲部を除く前記離間部分に第2の貫通孔が形成され、前記第1の貫通孔及び前記第2の貫通孔が相対的に傾斜していてもよい。
上記構成の外部接続リードを製造する際には、板材を屈曲させる前の状態において、埋設部の離間部分のうち、屈曲部となる部分、及び、屈曲部分とはならない平板部分に、それぞれ第1の貫通孔及び第2の貫通孔を形成すればよい。この段階においては、前述した2つの部分に形成される第1の貫通孔及び第2の貫通孔の貫通方向が、互いに同じとなっていてよい。そして、第1の貫通孔及び第2の貫通孔の形成後に、板材を屈曲して屈曲部を形成することにより、屈曲部に形成された第1の貫通孔の貫通方向が、平板部分に形成された第2の貫通孔の貫通方向に対して傾斜することになる。
すなわち、貫通孔を屈曲部に形成する場合には、貫通孔の形成時にその貫通方向を同じとすることができるため、貫通方向が相対的に傾斜する2つの貫通孔を容易に形成することができる。
本発明によれば、外部接続リードの突出部に様々な方向から外力が加えられても、外部接続リードとモールド樹脂とが互いに剥がれることを防止でき、結果として、半導体装置の信頼性向上を図ることができる。
以下、図面を参照して本発明の一実施形態について説明する。
図1に示すように、この実施形態に係る半導体装置1は、厚板状のヒートシンク3の表面3aに、セラミック基板(基板)5及び半導体チップ7を順次重ねて配すると共に、ヒートシンク3の裏面3bが外方に露出するように、ヒートシンク3、セラミック基板5及び半導体チップ7をモールド樹脂9により埋設して構成されている。また、セラミック基板5の表面5aには、半導体チップ7と同様に、複数(図示例では2つ)の外部接続リード11が配されており、一部(図示例では1つ)の外部接続リード11Bは、導電性を有する板状の接続板13を介して半導体チップ7と電気接続されている。
ヒートシンク3は、例えば、銅(Cu)、タングステン、モリブデン等のように、放熱性の高い材料によって厚板状に形成されているが、これに加えて例えばNiメッキを施したものでもよい。
セラミック基板5は、電気的な絶縁性を有するセラミック板51の表面51a及び裏面51bに導電性を有する配線パターン52,53,54を形成して構成されている。ここで、セラミック板51の表面51aには複数の配線パターン52,53が形成されているが、これらは互いに電気的に絶縁されている。
半導体チップ7は、このセラミック基板5の表面5aの中央部分に配されており、半田(不図示)を介してセラミック板51の表面51aの中央部分から周縁部分の一端にわたって形成された第1配線パターン52に固定されている。また、一の外部接続リード11Aは、セラミック基板5の表面5aのうち周縁部分の一端に配されており、半田(不図示)を介して第1配線パターン52に接合されている。すなわち、半導体チップ7と一の外部接続リード11Aとは、第1配線パターン52を介して相互に電気接続されている。
そして、他の外部接続リード11Bは、セラミック基板5の表面5aのうち周縁部分の他端に配されており、半田(不図示)を介してセラミック板51の表面51aのうち周縁部分の他端に形成された第2配線パターン53に固定されている。
さらに、ヒートシンク3は、セラミック基板5の裏面5bに配されており、具体的には半田(不図示)を介してセラミック板51の裏面51bに形成された第3配線パターン54に固定されている。すなわち、ヒートシンク3は、セラミック基板5によって半導体チップ7及び外部接続リード11に対して電気的に絶縁されている。
また、接続板13の両端は、それぞれ半田(不図示)を介して半導体チップ7の表面7a、及び、後述する他の外部接続リード11Bの内部接続部110の表面に接合されており、これによって、半導体チップ7と他の外部接続リード11Bとが電気接続されることになる。なお、図示例のように、半導体チップ7の表面7a及び内部接続部110の表面の高さ位置が互いに異なる場合には、接続板13の中途部に屈曲した段差部13aを形成しておけばよい。これにより、半導体チップ7の表面7a及び内部接続部110の表面の両方に対して接続板13を安定して接合することができる。
各外部接続リード11は、図1及び図2に示すように、導電性を有する板材を2箇所において屈曲させて断面視クランク形状に形成して構成されており、セラミック基板5の表面5aをなす配線パターン52,53に固定される平板状の内部接続部(配置部分)110と、第1屈曲部111を介して内部接続部110に連ねて形成された平板状の垂直板部112と、第2屈曲部113を介して垂直板部112に連ねて形成された平板状の突出部114とを備えている。なお、垂直板部112は、外部接続リード11をセラミック基板5に固定した状態において、セラミック基板5の表面5aから上方に延びるように配される。また、突出部114は、セラミック基板5の面方向に沿ってセラミック基板5から離れるように延出している。
ここで、内部接続部110、第1屈曲部111、垂直板部112及び第2屈曲部113は、モールド樹脂9内に埋設される埋設部115を構成しており、突出部114は、モールド樹脂9の外方に突出している。また、埋設部115のうち第1屈曲部111、垂直板部112及び第2屈曲部113は、セラミック基板5の表面5aから離間した位置に配され、埋設部115の離間部分をなしている。さらに、内部接続部110は、その幅方向(図2におけるX軸方向)に沿って垂直板部112及び突出部114よりも幅広に形成されており、内部接続部110と配線パターン52,53との接合面積の拡大を図っている。また、内部接続部110の幅広部分には、第1屈曲部111も連ねて形成されており、これによって内部接続部110の幅広部分の剛性向上が図られている。
垂直板部112には、図2から図4に示すように、その厚さ方向に貫通する貫通孔116が複数(図示例では5つ)形成されている。各貫通孔116の開口部分には、貫通孔116の形成時に生じるバリ(かえり)117が形成されている。そして、複数の貫通孔116は、垂直板部112の面方向に沿って、具体的には垂直板部112の幅方向(X軸方向)に沿って千鳥状に配列されている。また、全ての貫通孔116の貫通方向は相対的に傾斜している。
すなわち、図示例において、突出部114に近い側に形成される3つの貫通孔116A,116B,116Cのうち幅方向の真ん中に形成される第1貫通孔116Aの貫通方向は、垂直板部112の面方向(XZ平面に沿う方向)に直交している。さらに、図3,4において第1貫通孔116Aの右側に形成された第2貫通孔116B、及び、第1貫通孔116Aの左側に形成された第3貫通孔116Cの貫通方向は、それぞれ第1貫通孔116Aの貫通方向に対してX軸方向に傾斜しており、また、互いに逆向きに傾斜している。なお、図3において、Y軸方向に沿って紙面の手前側から奥側に向かう方向で考えた場合、第2貫通孔116Bの貫通方向は左向きに傾斜しており、第3の貫通孔116Cの貫通方向は右向きに傾斜している。
そして、内部接続部110に近い側に形成される2つの貫通孔116D,116Eの貫通方向は、第1貫通孔116Aの貫通方向に対してZ軸方向に傾斜しており、また、互いに逆向きに傾斜している。なお、図3において、Y軸方向に沿って紙面の手前側から奥側に向かう方向で考えた場合、X軸方向に沿って第2貫通孔116B側に寄せて配された第4貫通孔116Dの貫通方向は上向きに傾斜しており、また、第3貫通孔116C側に寄せて配された第5貫通孔116Eの貫通方向は下向きに傾斜している。図1に示すように、これら複数の貫通孔116内には、いずれもモールド樹脂9が充填されている。
複数の貫通孔116は、例えば打抜き加工等によって形成され、この形成時に前述したバリ117が発生する。なお、貫通孔116の形成加工は、単独で行われてもよいが、例えば、プレス加工等により板材を切断して屈曲部111,113形成前の外部接続リード11を形成する際、あるいは、この平板状の外部接続リード11に折り曲げ加工を施して屈曲部111,113を形成する際に、同時に形成されてもよい。また、屈曲部111,113は、前述した板材の切断時に同時に形成されてもよく、この際に貫通孔116を同時に形成してもよい。
以上のように構成された半導体装置1を製造する際には、はじめに、ヒートシンク3の表面3aにセラミック基板5、半導体チップ7、外部接続リード11及び接続板13を順次重ねて配置する。そして、この配置状態において、リフローにより半田を溶融、固化させることで、ヒートシンク3、セラミック基板5、半導体チップ7、外部接続リード11及び接続板13が一体に固定される。
その後、一体固定されたヒートシンク3、セラミック基板5、半導体チップ7、外部接続リード11及び接続板13をモールド樹脂9成形用の金型内に入れ、金型内に溶融した樹脂を流し込む。これにより、モールド樹脂9が形成され、半導体装置1の製造が完了する。なお、樹脂を流し込む際には、外部接続リード11の貫通孔116内にもモールド樹脂9が充填される。
以上説明したように、上記実施形態による半導体装置1によれば、貫通方向が互いに異なる複数の貫通孔116が外部接続リード11に形成されているため、これら複数の貫通孔116にモールド樹脂9が充填されることで、外部接続リード11とモールド樹脂9とのアンカー効果が向上する。すなわち、外部接続リード11の突出部114に様々な方向から外力が加えられても、外部接続リード11とモールド樹脂9とが互いに剥がれることを防止することができる。したがって、半導体装置1の信頼性向上を図ることができる。
また、複数の貫通孔116を形成することで、各貫通孔116の開口面積を小さくしても、十分なアンカー効果を得ることが可能となる。そして、各貫通孔116の開口面積を小さくすることで、電流が流れる外部接続リード11の断面積も大きく確保することができるため、外部接続リード11により多くの電流を流すことも可能となる。
さらに、これら複数の貫通孔116が千鳥状に配置されているため、貫通孔116の形成に基づく外部接続リード11の剛性低下を抑制することもできる。
また、貫通孔116の開口部分にバリ117を形成しておくことにより、バリ117とモールド樹脂9との間にもアンカー効果が生じるため、外部接続リード11とモールド樹脂9との接着強度をさらに向上することができる。
以上、本発明の実施形態である半導体装置について説明したが、本発明の技術的範囲はこれに限定されることはなく、本発明の技術的思想を逸脱しない範囲で適宜変更可能である。
例えば、貫通孔116の数及び貫通方向は、上記実施形態に限らず、少なくとも複数の貫通孔116が形成されていればよく、また、複数の貫通孔116のうち少なくとも2つの貫通孔116の貫通方向が相対的に傾斜していればよい。したがって、その他の貫通孔116については、その貫通方向が同じであっても構わない。
また、複数の貫通孔116は、垂直板部112に形成されるとしたが、少なくとも埋設部115のうちセラミック基板5の表面5aから離間している離間部分に形成されていればよい。したがって、例えば図5に示すように、屈曲部111,113及び垂直板部112にそれぞれ貫通孔116が形成されてもよい。なお、当該図示例においては、第2屈曲部113に一の貫通孔116が形成されており、垂直板部112に他の貫通孔116が形成されている。
ここで、この構成の外部接続リード11を製造する際には、外部接続リード11をなす板材を屈曲させる前の状態(図5における2点鎖線)において、第2屈曲部113となる部分、及び、垂直板部112となる部分(屈曲部にはならない平板部分)にそれぞれ貫通孔116を形成すればよい。この段階においては、前述した2つの部分に形成される貫通孔116の貫通方向が同じとなっていてもよい。
そして、貫通孔116の形成後に板材を屈曲して第2屈曲部113を形成すると、第2屈曲部113に形成された貫通孔116の貫通方向が、垂直板部112に形成された貫通孔116の貫通方向に対して傾斜することになる。具体的に、第2屈曲部113の貫通孔116の貫通方向は、垂直板部112に対する第2屈曲部113の屈曲方向(図5における矢印R)に傾斜することになる。
したがって、貫通孔116を屈曲部111,113に形成する場合には、複数の貫通孔116の形成時にその貫通方向を同じとすることができるため、貫通方向が相対的に傾斜する2つの貫通孔116を容易に形成することができる。
さらに、外部接続リード11は、屈曲部111,113を形成して構成されるとしたが、特に屈曲部111,113を形成せずに、少なくともモールド樹脂9内に埋設される埋設部とモールド樹脂9から外方に突出する突出部とを備えていればよい。すなわち、外部接続リード11は例えば平板状に形成されていてもよく、この場合でも、埋設部のうちセラミック基板5の表面5aから離間している部分に、上記実施形態と同様の貫通孔116が形成されていればよい。
また、半導体チップ7と他の外部接続リード11Bとは、接続板13によって電気接続されるとしたが、半導体チップ7と他の外部接続リード11Bとの間に流れる電流が小さい場合には、例えばワイヤによって電気接続されてもよい。
さらに、セラミック基板5は、配線パターン52〜54を形成して構成されるとしたが、少なくともヒートシンク3や半導体チップ7、外部接続リード11を固定できるように構成されていればよく、例えばセラミック板51のみによって構成されてもよいし、あるいは、導電性を有する基板としてもよい。
なお、配線パターン52〜54を形成しない場合、半導体チップ7の一の外部接続リード11Aとの電気接続には、例えば上記実施形態の接続板13のように別途導電性の板部材を用いてもよい。また、セラミック基板5が導電性を有する基板である場合には、例えば、電気絶縁性を有する接着剤等を介して半導体チップ7やヒートシンク3、外部接続リード11を基板に接着すればよい。
上記実施形態においては、ヒートシンク3を備える半導体装置1について説明したが、本発明は、半導体チップ7を配置する基板5と、半導体チップ7に電気接続される外部接続リード11とを別部材により形成し、これらをモールド樹脂9により一体に固定した構成の半導体装置に適用することができる。
本発明の一実施形態である半導体装置を示す断面図である。 図1の半導体装置を構成する外部接続リードを示す斜視図である。 図2の外部接続リードを示す正面図である。 図3のA−A矢視断面図である。 図1の半導体装置を構成する外部接続リードの変形例を示す要部拡大断面図である。 従来の半導体装置の一例を示す概略斜視図である。
符号の説明
1 半導体装置
5 セラミック基板(基板)
5a 表面
7 半導体チップ
9 モールド樹脂
11 外部接続リード
110 内部接続部(配置部分)
111 第1屈曲部
113 第2屈曲部
114 突出部
115 埋設部
116 貫通孔
117 バリ

Claims (4)

  1. 基板と、該基板の表面に配される半導体チップと、前記半導体チップと電気接続される外部接続リードと、前記基板、前記半導体チップ及び外部接続リードを一体に固定するモールド樹脂とを備え、
    前記外部接続リードは、導電性を有する板材によって形成されると共に、前記モールド樹脂内に埋設される埋設部と、前記モールド樹脂の外方に突出する突出部とを備え、
    前記埋設部は、前記基板の表面に配される配置部分と、前記基板の表面から離間している離間部分とからなり、
    当該離間部分に、前記外部接続リードの厚さ方向に貫通する貫通孔が複数形成され、
    少なくとも2つの前記貫通孔の貫通方向が相対的に傾斜していることを特徴とする半導体装置。
  2. 複数の前記貫通孔が、前記外部接続リードの面方向に沿って千鳥状に配置されていることを特徴とする請求項1に記載の半導体装置。
  3. 前記貫通孔の開口部分にバリが形成されていることを特徴とする請求項1又は請求項2に記載の半導体装置。
  4. 前記埋設部の離間部分に、前記板材を屈曲した屈曲部が形成され、
    当該屈曲部に第1貫通孔が形成され、前記屈曲部を除く前記離間部分に第2貫通孔が形成され、前記第1貫通孔及び前記第2貫通孔が相対的に傾斜していることを特徴とする請求項1から請求項3のいずれか1項に記載の半導体装置。
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JP2593867Y2 (ja) * 1993-02-12 1999-04-19 日本インター株式会社 複合半導体装置
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