JP5200853B2 - 高周波電力増幅用電子部品 - Google Patents

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Description

本発明は、高周波電力増幅用電子部品に関し、特に、ＧＳＭ系の携帯電話機等を代表に送信開始時のパワーの立ち上げ特性が要求される高周波電力増幅用電子部品に適用して有効な技術に関するものである。
携帯電話機等の無線通信装置の送信部には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor）やＧａＡｓ−ＭＥＳＦＥＴ等のトランジスタを増幅素子とする高周波電力増幅回路（ＨＰＡ：High Power Amplifier）を搭載した高周波電力増幅用電子部品（以下、ＲＦパワーアンプモジュール）が組み込まれている。また、一般に、携帯電話機では、基地局から送られて来るパワーレベル指示情報に従って周囲環境に適応するように出力電力（送信パワー）を変えて通話を行ない、他の携帯電話機との間で混信を生じさせないようにシステムが構成されている。例えば、ＧＳＭ（Global System for Mobile Communication）方式の携帯電話機では、ＲＦパワーアンプモジュール内にＡＰＣ（Automatic Power Control）回路が搭載され、このＡＰＣ回路が、出力電力の検出信号とベースバンド回路からの出力レベル指示信号Ｖｒａｍｐとを比較して、各増幅段のゲインの制御によって送信パワーを制御する。このようなＲＦパワーアンプモジュールに関しては、以下のような技術が知られている。
例えば、特許文献１の図２には、送信パワーを定めるバイアス制御電圧Ｖａｐｃが、３段に従属接続された電力増幅用ＭＯＳトランジスタのそれぞれのゲートに対して抵抗分割を介して印加される高周波電力増幅回路が示されている。この高周波電力増幅回路は、更に、電力増幅用ＭＯＳトランジスタと同一構造のＭＯＳトランジスタ（Ｑ１）を備え、このＭＯＳトランジスタ（Ｑ１）に流れる電流を抵抗（Ｒ６）で電圧に変換してＶａｐｃに反映させる機能を備えている。これによると、電力増幅用ＭＯＳトランジスタのしきい値電圧の製造ばらつきが、ＭＯＳトランジスタ（Ｑ１）によってモニタされると共にＶａｐｃに反映されるため、電力増幅用ＭＯＳトランジスタのバイアス電流のばらつきを補正可能になる。
また、例えば、特許文献２の図３には、送信パワーを定めるバイアス制御電圧Ｖａｐｃに応じたバイアス電流が、カレントミラー回路（Ｑａ３，Ｑｂ３）を介して増幅用トランジスタ（Ｑａ３）に供給される高周波電力増幅用電子部品が示されている。この高周波電力増幅用電子部品は、更に、パワーの立ち上げに伴う低パワー時に増幅用トランジスタ（Ｑａ３）に対して固定値のバイアス電流を供給するというプリチャージ機能を備えている。具体的には、増幅用トランジスタ（Ｑａ３）に流れる電流（バイアス制御電圧Ｖａｐｃに応じた電流）が電流検出回路２２４で検出され、その電圧変換値と参照電圧Ｖｐｒｅとが比較され、電圧変換値が小さい場合にはトランジスタ（Ｑｅ）を介してＶａｐｃが持ち上げられる。一方、電圧変換値が大きい場合にはＱｅがオフとなり、出力レベル指示信号Ｖｒａｍｐと電力検出回路（２２１）からの検出信号（Ｖｄｅｔ）に応じてＶａｐｃが生成される。これによると、ハードウェアによってプリチャージ機能が実現可能となり、パワーの立ち上げに伴うスペクトラム特性の向上を容易に実現できる。
特開２００５−１９７８５９号公報 特開２００６−２３８２４４号公報
例えば、ＧＳＭを代表とするＧＭＳＫ（Gaussian filtered Minimum Shift Keying）用携帯端末規格の一つとして、スイッチングスペクトラム特性が規定されている。このスイッチングスペクトラム特性を向上させるための技術として、例えば特許文献２に示されるように、ＲＦパワーアンプモジュールの出力パワーを一旦低パワーレベル（通常０ｄＢｍ以下であり代表的には−３０〜−１０ｄＢｍの範囲内）に設定してから立ち上げるプリチャージ機能が知られている。
図１３は、本発明の前提として検討した高周波電力増幅用電子部品において、その概略的な構成例を示すブロック図である。図１３に示す高周波電力増幅用電子部品は、例えば、特許文献２と同様な構成となっており、高周波入力信号ＲＦｉｎを増幅して高周波出力信号Ｐｏｕｔを生成するパワーアンプ回路ＨＰＡと、そのゲイン制御を行う自動パワー制御回路ＡＰＣによって構成される。ＡＰＣは、電力制御ループＰＷＣ＿ＬＰとプリチャージループＰＲＥ＿ＬＰを含んでいる。ＰＷＣ＿ＬＰでは、Ｐｏｕｔの出力電力が電力検出器（カプラ）ＣＰＬによって検出され、それが電力／電流変換回路ＰＩＣおよびＩ／Ｖ変換整流回路ＩＶＣＲを介して検出電圧信号Ｖｄｅｔとして出力される。そして、ベースバンド回路（図示せず）からの出力レベル指示信号ＶｒａｍｐとこのＶｄｅｔとがエラーアンプブロックＥＡ＿ＢＬＫで比較され、その結果に応じてバイアス制御電圧Ｖａｐｃの制御が行われる。なお、このＶａｐｃは、ＨＰＡ内で、図示しない増幅用トランジスタのバイアス電圧やバイアス電流に変換され、これによって出力電力が制御される。
一方、プリチャージループＰＲＥ＿ＬＰでは、電流生成回路ＣＧＥＮがＶａｐｃの大きさに比例した電流信号を生成し、それがＩ／Ｖ変換回路ＩＶＣによって電圧信号Ｖｍｏｎｉに変換される。そして、このＶｍｏｎｉと参照電圧Ｖｐｒｅとがアンプ回路ＡＭＰ２で比較され、その結果に応じてプリチャージ用トランジスタＱｐｅを介してＶａｐｃの制御が行われる。ここで、Ｖｐｒｅは、Ｐｏｕｔのパワーレベルを例えば−３０〜−１０ｄＢｍの範囲内に設定するための電圧値を持ち、ＶｍｏｎｉがＶｐｒｅよりも小さい場合には、Ｑｐｅを介してＶａｐｃが所定の固定レベルに持ち上げられ、ＶｍｏｎｉがＶｐｒｅよりも大きい場合には、Ｑｐｅがオフとなり、電力制御ループＰＷＣ＿ＬＰによってＶａｐｃの制御が行われる。パワーレベルが例えば−３０〜−１０ｄＢｍといった低パワーレベル（プリチャージレベル）の範囲では、電力検出器ＣＰＬによる電力検出が困難であるため、このように電流生成回路ＣＧＥＮを用いてプリチャージレベルのループ制御を行っている。
このような構成においては、プリチャージレベルが前述したような設定範囲から外れるとスイッチングスペクトラム特性が低下するため、可能な限りばらつきが少ないプリチャージレベルを生成する技術が求められる。しかしながら、本発明者等の検討により、例えば次のような要因によりプリチャージレベルのばらつきが発生し、前述したような設定範囲に対するマージンを確保できなくなることが判明した。図１４は、本発明の前提として検討した高周波電力増幅用電子部品において、そのプリチャージレベルのばらつき要因を模式的に示すものであり、（ａ）は電流制御型を用いた場合の説明図、（ｂ）は電圧制御型を用いた場合の説明図である。図１３に示したようなプリチャージ機能は、概念的には、図１４（ａ），（ｂ）に示すように、低パワーレベルにおいて、出力レベル指示信号Ｖｒａｍｐを固定値Ｖ’ｐｒｅとするものである。また、図１４（ａ），（ｂ）に示すように、増幅用トランジスタのしきい値電圧Ｖｔｈがばらつくと、Ｖｒａｍｐに対するＰｏｕｔの立ち上がり開始時点がずれることになる。
（１）例えば、特許文献２に示されるように、カレントミラー回路による電流制御によってパワーアンプ回路のゲイン制御を行う構成（以下、電流制御型と称す）を用いると、増幅用トランジスタにおけるしきい値電圧の製造ばらつきの影響を低減できるが、パワー制御スロープが大きいため、結果的にプリチャージレベルのばらつきを低減できない。すなわち、図１４（ａ）に示すように、仮にＶｔｈばらつきが小さくても、パワー制御スロープ（ΔＰｏｕｔ／ΔＶｒａｍｐ）が大きいと、固定値Ｖ’ｐｒｅに対して、プリチャージレベルがＰｐｒｅ＿Ｈ〜Ｐｐｒｅ＿Ｌの範囲で大きくばらついてしまう。また、電流制御型を用いた場合、低パワーレベル時にミラー電流が小さくなり、これに伴い応答遅延時間が増大する恐れもある。
（２）例えば、特許文献１に示されるように、増幅用トランジスタのゲートに抵抗分割を介してバイアス電圧を印加することでパワーアンプ回路のゲイン制御を行う構成（以下、電圧制御型と称す）を用いると、パワー制御スロープは小さくできるが、しきい値電圧の製造ばらつきの影響が大きくなり、結果的にプリチャージレベルのばらつきを低減できない。すなわち、図１４（ｂ）に示すように、仮にパワー制御スロープが小さくても、しきい値電圧Ｖｔｈのばらつきが大きいと、固定値Ｖ’ｐｒｅに対して、プリチャージレベルがＰｐｒｅ＿Ｈ〜Ｐｐｒｅ＿Ｌの範囲で大きくばらついてしまう。なお、電圧制御型を用いた場合、電圧駆動であるため低パワーレベル時の応答遅延時間を小さくできる利点が得られる。
そこで、例えば特許文献１のように、電圧制御型を用いると共に、しきい値電圧Ｖｔｈのばらつきを補正する回路を設けることが考えられる。しかしながら、特許文献１に示される補正回路では、抵抗（特許文献１の図２のＲ６）の製造ばらつきが生じた場合にしきい値電圧Ｖｔｈの高精度な補正が困難となる恐れがある。さらに、特許文献１の技術は、プリチャージレベルのばらつきを補正する目的ではなく、パワー全域に渡って補正する目的となっているが、中〜高レベルのパワー領域では、出力電力を実際に検出してＡＰＣ制御を行っているため、通常、Ｖｔｈばらつきはさほど大きな問題とはならない。したがって、前述したようなプリチャージレベルのばらつきを考慮しない限りは、増幅段の全段に電流制御型の構成を用いる方が望ましいと考えられる。
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、スイッチングスペクトラム特性の向上が実現可能な高周波電力増幅用電子部品を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
本実施の形態による高周波電力増幅用電子部品は、バイアス制御信号（Ｖａｐｃ）に応じたバイアス電圧が印加され、高周波信号の増幅動作を行う第１トランジスタと、Ｖａｐｃを制御する電力制御ループならびにプリチャージ回路に加えて、第１トランジスタのプロセス変動（例えばしきい値電圧変動）を補償する補正回路を有するものとなっている。電力制御ループは、第１トランジスタの出力電力を検出し、それと外部からの出力レベル指示信号（Ｖｒａｍｐ）とを比較してＶａｐｃを制御する。プリチャージ回路は、出力電力の値が十分に電力検出できないほど小さくなる範囲（例えば０ｄＢｍ以下）で、出力電力が固定値となるようにＶａｐｃを制御する。補正回路は、第１トランジスタと同一のプロセス仕様からなるモニタ用トランジスタを含み、第１トランジスタと同様にモニタ用トランジスタにも発生したプロセス変動に伴う電気的特性の変化を検出し、この検出信号に基づいてバイアス電圧を補正する。
このような構成を用いると、プリチャージ回路によって固定される出力電力（プリチャージレベル）のばらつきを低減することが可能になり、これに伴い、スイッチングスペクトラム特性の向上が実現可能となる。すなわち、第１トランジスタのゲインをバイアス電圧によって制御する構成（電圧制御型の構成）を用いることで、そのパワー制御スロープを小さくし、加えて電圧制御型のデメリットとなるしきい値電圧変動に伴う影響を補正回路で補償することで、前述した効果が得られる。
また、本実施の形態による高周波電力増幅用電子部品は、従属接続された複数段の増幅部を備え、最終段の増幅部に前述したような電圧制御型の構成および補正回路を適用し、初段の増幅部に電流制御型の構成を適用したものとなっている。電流制御型の構成では、増幅用トランジスタに、これとカレントミラー回路を構成する制御用トランジスタが接続され、この制御用トランジスタの電流を制御することで増幅用トランジスタのバイアス電流が制御される。このように、少なくとも初段の増幅部に電流制御型の構成を適用し、最終段の増幅部にしきい値電圧補正が行われた電圧制御型の構成を適用することで、前述したような効果に加えて、更に、低レベル〜高レベルの全パワー領域において、安定したパワー特性（すなわち出力レベル指示信号（Ｖｒａｍｐ）に対して高精度なパワー調整）が実現可能になる。
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、プリチャージレベルの安定化が図れ、スイッチングスペクトラム特性の向上が実現可能になる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本発明の実施の形態１による高周波電力増幅用電子部品において、その主要部の構成例を示す回路図である。図１に示す高周波電力増幅用電子部品は、１段分の増幅用ＮＭＯＳトランジスタＱ５と、バイアス制御電圧Ｖａｐｃに基づいてＱ５のバイアス電圧を制御するアンプ回路ＡＭＰ１および抵抗Ｒ１〜Ｒ６，Ｒ８を備え、加えて、しきい値電圧補正回路ＶＴＨＣＰＳ１を備えていることが特徴となっている。
Ｖａｐｃは、接地電源電圧ＧＮＤに向けて順に直列接続されたＲ１およびＲ２によって抵抗分割され、その分割された電圧がＡＭＰ１の（＋）入力に印加される。ＡＭＰ１の出力は、ＧＮＤに向けて順に直列接続されたＲ３およびＲ４によって抵抗分割され、その分割された電圧がＡＭＰ１の（−）入力に帰還される。また、ＡＭＰ１の出力は、ＧＮＤに向けて順に直列接続されたＲ８、Ｒ５およびＲ６によって抵抗分割され、Ｒ５とＲ６の接続ノードからのバイアス電圧ＶｇがＱ５のゲートに印加される。Ｑ５のゲートには、高周波入力信号ＲＦｉｎが入力され、その増幅信号となる高周波出力信号ＰｏｕｔがＱ５のドレインから出力される。
ＶＴＨＣＰＳ１は、ＮＭＯＳトランジスタＱ１６，Ｑ１７と、抵抗Ｒ７と、定電圧回路Ｖｂｒ（例えば１．２Ｖ）によって構成される。Ｑ１６およびＱ１７は、ゲートが共通に接続され、ソースがＧＮＤに接続され、Ｑ１６のゲートとドレインが共通接続されることでカレントミラー回路を構成する。Ｒ７は、一端がＱ１６のドレインに接続され、他端がＶｂｒに接続される。ここで、Ｑ１６は、Ｑ５と同一プロセス仕様（トランジスタサイズは問わない）のトランジスタとなっており、Ｑ１６およびＱ５は、特に限定はされないが、例えばＬＤＭＯＳ（Laterally Diffused MOS）トランジスタである。Ｖｂｒは、温度ばらつきや製造ばらつき等に伴う電圧変動が生じ難い回路であり、代表的にはバンドギャップ回路等である。
このような構成を用いると、例えば、Ｑ５のしきい値電圧Ｖｔｈが製造ばらつきによってΔＶｔｈ低下した場合、Ｑ１６のしきい値電圧もΔＶｔｈ低下する。そうすると、Ｑ１６のソース・ドレイン間に流れる電流が増加し、それがＱ１７に転写されて、Ｒ８に流れる電流が増加する。その結果、Ｒ８とＲ５の接続ノードの電圧が低下すると共にＶｇも低下するため、Ｑ５のΔＶｔｈを補償することが可能になる。Ｑ５のＶｔｈがΔＶｔｈ上昇した場合も、その逆の動作によってΔＶｔｈを補償できる。
より詳細には、Ｖｇは、Ｑ１６のゲート・ソース間電圧をＶＧＳとし、Ｒ２／Ｒ１＝Ｒ４／Ｒ３に設定すると、式（１）によって与えられる。
Figure 0005200853
式（１）より、Ｑ５およびＱ１６のしきい値電圧の変動に伴ってＶＧＳが変動し、Ｖｇに補正電圧が加わることが判る。ここで、その変動分の絶対値成分を高精度に反映させるためには、式（１）の第３項が式（２）に示す条件となるようにＲ５〜Ｒ８の値を設定することが望ましい。
Figure 0005200853
また、式（１）の第３項は、ＶＧＳに対してＲ５〜Ｒ８を含む分数を乗算する項となっている。したがって、仮に、Ｒ５〜Ｒ８のそれぞれが製造ばらつきに伴いΔＲ（％）ばらついた場合（例えばＲ５がＲ５・（１＋ΔＲ）となる）、第３項の分数は、その分子と分母に（１＋ΔＲ）２が生じて打ち消されるため、抵抗の製造ばらつきの影響も低減することが可能となる。一方、例えば、特許文献１の構成例を用いた場合は、抵抗のばらつきΔＲ（％）がそのまま補正電圧のばらつきに影響することになる。
以上、図１に示したように、増幅用トランジスタのゲートに抵抗分割を介してバイアス電圧を印加する電圧制御型の構成を用い、加えてしきい値電圧補正回路ＶＴＨＣＰＳ１を備えることで、増幅用トランジスタのしきい値電圧Ｖｔｈの製造ばらつきに伴うプリチャージレベルの変動を低減することが可能となる。すなわち、前述した図１４（ｂ）を参照して、パワー制御スロープを小さくできると共に、そのＶｔｈばらつきを小さくできるため、Ｐｐｒｅ＿Ｈ〜Ｐｐｒｅ＿Ｌの幅を狭くすることができる。これにより、スイッチングスペクトラム特性の向上が実現可能となる。また、図１のしきい値電圧補正回路ＶＴＨＣＰＳ１は、しきい値電圧のばらつきを検出して、それに基づく定常電流（静的な電流）を、Ｒ８とＲ５の接続ノードに並列に流し込むような構成となっているため、通常の高周波信号の増幅動作に対して、ノイズ等の悪影響を及ぼすことはなく、更に、ゲイン制御の応答時間に遅延を生じさせるようなこともない。仮に、補正回路が、ゲイン制御を行う際の信号経路に直列に挿入されるような構成の場合には、応答時間が遅延する恐れがある。
図２は、本発明の実施の形態１による高周波電力増幅用電子部品において、図１の構成例を適用した全体構成例を示す回路図である。図２に示す高周波電力増幅用電子部品は、１．８ＧＨｚ帯を用いるＤＣＳ（Digital Cellular System）方式の高周波入力信号ＤＣＳ＿ＩＮを増幅して、高周波出力信号ＤＣＳ＿ＯＵＴを生成する第１パワーアンプ回路部と、９００ＭＨｚ帯を用いるＧＳＭ方式の高周波入力信号ＧＳＭ＿ＩＮを増幅して、高周波出力信号ＧＳＭ＿ＯＵＴを生成する第２パワーアンプ回路部とを備えたマルチバンド対応の電子部品となっている。この電子部品は、更に、出力レベル指示信号Ｖｒａｍｐに応じて、第１パワーアンプ回路部または第２パワーアンプ回路部のゲインをループ制御する自動パワー制御回路部（ＡＰＣ回路部）を備えている。
高周波入力信号（高周波入力端子）ＤＣＳ＿ＩＮは、順に従属接続された３段構成の増幅部１ｓｔＰＡ（ＤＣＳ）〜３ｒｄＰＡ（ＤＣＳ）を介して高周波出力信号（高周波出力端子）ＤＣＳ＿ＯＵＴに結合される。１ｓｔＰＡ（ＤＣＳ）および２ｎｄＰＡ（ＤＣＳ）では、カレントミラー回路を含む電流制御型の構成によってゲイン制御が行われ、３ｒｄＰＡ（ＤＣＳ）では、図１に示したようなしきい値電圧の補償を含む電圧制御型の構成によってゲイン制御が行われる。１ｓｔＰＡ（ＤＣＳ）は、増幅用ＮＭＯＳトランジスタＱ２ａと、ゲートがＱ２ａのゲートと抵抗Ｒ１２ａを介して接続され、ゲートとドレインが共通接続されたバイアス用のＮＭＯＳトランジスタＱ１ａによって構成される。Ｑ１ａには、電流生成回路ＣＧＥＮより所定の電流が供給され、これに応じてＱ２ａのバイアス電流が設定される。Ｑ２ａのゲートにはＤＣＳ＿ＩＮが直流カット用の容量Ｃ１を介して入力され、Ｑ２ａは、伝送線路ＭＳＬ１を負荷として増幅動作を行い、ドレインより出力を行う。Ｒ１２ａは、Ｑ１ａのゲートに向けた高周波信号を減衰させるために設けられる。
２ｎｄＰＡ（ＤＣＳ）は、増幅用のＮＭＯＳトランジスタＱ４ａと、ゲートがＱ４ａのゲートと抵抗Ｒ１３ａを介して接続され、ゲートとドレインが共通接続されたバイアス用のＮＭＯＳトランジスタＱ３ａによって構成される。Ｑ３ａには、ＣＧＥＮより所定の電流が供給され、これに応じてＱ４ａのバイアス電流が設定される。Ｑ４ａのゲートには１ｓｔＰＡ（ＤＣＳ）からの出力信号が直流カット用の容量Ｃ２を介して入力され、Ｑ４ａは、伝送線路ＭＳＬ２を負荷として増幅動作を行い、ドレインより出力を行う。Ｒ１３ａは、Ｑ３ａのゲートに向けた高周波信号を減衰させるために設けられる。
３ｒｄＰＡ（ＤＣＳ）は、図１と同様に、増幅用のＮＭＯＳトランジスタＱ５ａと、アンプ回路ＡＭＰ１ａと、抵抗Ｒ３ａ〜Ｒ６ａ，Ｒ８ａによって構成され、Ｒ５ａとＲ８ａの接続ノードには、しきい値電圧補正回路ＶＴＨＣＰＳ１が接続されている。ＡＭＰ１ａの（＋）入力には、図１と同様に、バイアス制御電圧Ｖａｐｃを抵抗Ｒ１，Ｒ２によって抵抗分割した電圧が印加される。Ｑ５ａのゲートには２ｎｄＰＡ（ＤＣＳ）からの出力信号が直流カット用の容量Ｃ３を介して入力され、Ｑ５ａは、伝送線路ＭＳＬ３を負荷として増幅動作を行い、ドレインより出力を行う。また、Ｑ５ａのドレイン出力は、例えば主線路、副線路および副線路の一端に接続された抵抗Ｒ２１によって構成されるカプラＣＰＬ１の主線路と、直流カット用の容量Ｃ４を介してＤＣＳ＿ＯＵＴに結合される。
ＣＰＬ１の副線路には、Ｑ５ａのドレインの出力電力に応じた電力が誘起され、この電力が直流カット用のコンデンサＣ５を介して電力検出回路ＰＤＥＴに入力される。ＰＤＥＴは、この入力電力の大きさに応じた検出電圧信号Ｖｄｅｔを生成し、エラーアンプブロックＥＡ＿ＢＬＫに出力する。ＥＡ＿ＢＬＫは、ベースバンド回路（図示せず）からの出力レベル指示信号ＶｒａｍｐとこのＶｄｅｔとを比較し、その結果に応じてバイアス制御電圧Ｖａｐｃを生成する。電流生成回路ＣＧＥＮには、このＶａｐｃをＲ１およびＲ２によって抵抗分割した電圧が入力され、ＣＧＥＮは、Ｖａｐｃの大きさに応じた電流を生成し、その電流を前述した１ｓｔＰＡ（ＤＣＳ）および２ｎｄＰＡ（ＤＣＳ）のＱ１ａおよびＱ３ａに供給する。
ＣＧＥＮは、更に、Ｖａｐｃの大きさに応じた電流を生成し、それをプリチャージブロックＰＲＥ＿ＢＬＫにも出力する。ＰＲＥ＿ＢＬＫは、ＣＧＥＮからの電流を抵抗Ｒ２２によって電圧に変換し、この電圧とバンドギャップ回路ＢＧＲからの参照電圧とをアンプ回路ＡＭＰ２によって比較する。ＡＭＰ２は、その比較結果に応じて、プリチャージ用トランジスタＱｐｅを駆動し、Ｑｐｅを介してＶａｐｃを制御する。なお、このＣＧＥＮとＰＲＥ＿ＢＬＫは、前述した図１３におけるプリチャージループＰＲＥ＿ＬＰを構成し、カプラＣＰＬ１と電力検出回路ＰＤＥＴとエラーアンプブロックＥＡ＿ＢＬＫは、図１３における電力制御ループＰＷＣ＿ＬＰを構成する。このＰＲＥ＿ＬＰやＰＷＣ＿ＬＰのより詳細な構成例は、例えば、前述した特許文献２に記載されている。
また、高周波入力信号（高周波入力端子）ＧＳＭ＿ＩＮは、順に従属接続された３段構成の増幅部１ｓｔＰＡ（ＧＳＭ）〜３ｒｄＰＡ（ＧＳＭ）を介して高周波出力信号（高周波出力端子）ＧＳＭ＿ＯＵＴに結合される。１ｓｔＰＡ（ＧＳＭ）および２ｎｄＰＡ（ＧＳＭ）では、カレントミラー回路を含む電流制御型の構成によってゲイン制御が行われ、３ｒｄＰＡ（ＧＳＭ）では、図１に示したようなしきい値電圧の補償を含む電圧制御型の構成によってゲイン制御が行われる。これらの回路の詳細に関しては、前述したＤＣＳ方式用の各回路と同様であるため詳細な説明は省略し、主にＤＣＳ方式とＧＳＭ方式の切り換え部分に着目して以下に説明を行う。
前述した電力制御ループＰＷＣ＿ＬＰやプリチャージループＰＲＥ＿ＬＰは、ＤＣＳ方式とＧＳＭ方式で共通に用いられる。ここで、電力検出回路ＰＤＥＴや電流生成回路ＣＧＥＮは、ＤＣＳ方式かＧＳＭ方式かを選択する際にベースバンド回路（図示せず）から出力されるバンド選択信号Ｖｂａｎｄに応じて、自身の動作を切り換えることができる。ＰＤＥＴは、ＤＣＳ方式が選択された場合、前述したカプラＣＰＬ１からの入力電力を検出し、ＧＳＭ方式が選択された場合、３ｒｄＰＡ（ＧＳＭ）の出力に接続されたカプラＣＰＬ２からの入力電力を検出する。ＣＧＥＮは、ＤＣＳ方式かＧＳＭ方式かに応じて、１ｓｔＰＡ（ＤＣＳ）および２ｎｄＰＡ（ＤＣＳ）に電流を供給するか、１ｓｔＰＡ（ＧＳＭ）および２ｎｄＰＡ（ＧＳＭ）に電流を供給するかを選択する。
しきい値電圧補正回路ＶＴＨＣＰＳ１は、図１におけるしきい値電圧モニタ用のＮＭＯＳトランジスタＱ１６のゲートに、２個の電流転写用のＮＭＯＳトランジスタＱ１７ａ，Ｑ１７ｂが接続されたような構成となっている。３ｒｄＰＡ（ＤＣＳ）内の増幅用ＮＭＯＳトランジスタＱ５ａのしきい値電圧変動は、Ｑ１７ａのドレイン電流によって補償され、３ｒｄＰＡ（ＧＳＭ）内の増幅用ＮＭＯＳトランジスタＱ５ｂのしきい値電圧変動は、Ｑ１７ｂのドレイン電流によって補償される。なお、この場合、３ｒｄＰＡ（ＤＣＳ）内のＱ５ａと３ｒｄＰＡ（ＧＳＭ）内のＱ５ｂは、Ｑ１６と共に同一プロセス仕様とし、Ｑ１６は、このＱ５ａとＱ５ｂのしきい値電圧変動を共通で検出することになる。
以上、図２に示したように、最終段以外の増幅段（ここでは１ｓｔＰＡ，２ｎｄＰＡ）に電流制御型の構成を用い、最終段（ここでは３ｒｄＰＡ）に電圧制御型の構成を用いると共にそのしきい値電圧の補正を行うことで、プリチャージレベルを含めて低パワー領域から高パワー領域に渡って安定した出力電力を生成可能になる。
すなわち、ＡＰＣ回路によるループ制御（図１３の電力制御ループＰＷＣ＿ＬＰ）が機能している限り、パワー安定性（出力レベル指示信号Ｖｒａｍｐに対する精度等）の面からは、電流制御型の構成の方が電圧制御型の構成よりも優れている。したがって、本来、全段に電流制御型の構成を用いることが望ましいが、そうすると、プリチャージレベルのようにＡＰＣ回路によるループ制御が機能しない領域（つまりカプラによる電力検出が困難な領域）において、図１４（ａ）に示したように電流制御型のパワー制御スロープの大きさが影響し、安定したプリチャージレベルが得られなくなる。そこで、最終段に電圧制御型の構成を適用することでパワー制御スロープを小さくし、なおかつ、電圧制御型のデメリットとなるしきい値電圧変動の影響を補償することで、プリチャージレベルの安定化が図れる。
ただし、電圧制御型の構成を用いると、プリチャージレベルの安定性は確保できるが、デメリットとしてパワー安定性が低下する可能性が懸念される。これに関しては、最終段のみに電圧制御型の構成を用いているため、さほど問題とはならない。すなわち、通常、低パワー領域や中パワー領域でのパワー安定性は１段目および２段目が主に影響を及ぼし、高パワー領域でのパワー安定性は３段目が主に影響を及ぼすことになる。これらのパワー領域の中でも特に高パワー領域では、ＡＰＣ回路によるループ制御が十分に機能するためパワー安定性の問題が殆ど生じない。したがって、この高パワー領域に影響を及ぼす最終段のみに電圧制御型を適用することで、結果的に低パワー領域から高パワー領域に渡ってパワー安定性が得られ、なおかつ、しきい値電圧変動の補償によってプリチャージレベルの安定性も得られることになる。
図３（ａ）は、図２の高周波電力増幅用電子部品の特性の一例を示すものであり、図３（ｂ）は、その比較対象として図２からしきい値電圧補正回路ＶＴＨＣＰＳ１を省いた場合の特性の一例を示すものである。図３（ａ），（ｂ）のそれぞれにおいて、左側には出力レベル指示信号Ｖｒａｍｐに対する出力電力Ｐｏｕｔの特性が示され、右側には、出力電力Ｐｏｕｔに対するパワーバリエーション（すなわち環境変動（電源電圧、入力電力、温度、周波数）に対して出力電力がどの程度変動するか）が示されている。また、ここでは、図２におけるＧＳＭ方式の回路部を用いた検証結果を示している。
図３（ａ）に示すように、図２の構成例を用いることで、しきい値電圧の変動（ここでは±０．１５Ｖ）に関わらず安定したプリチャージレベルを生成できることが判る。ここでは、プリチャージレベルの目標範囲を−３５ｄＢｍ〜−５ｄＢｍとし、この目標範囲に対して十分にマージンを確保できている。さらに、図３（ａ）に示すように、図２の構成例を用いることで、しきい値電圧の変動（ここでは±０．１５Ｖ）に関わらず良好なパワーバリエーション特性も得られることが判る。このパワーバリエーションの許容範囲は、例えばＧＳＭ規格等に定められており、この許容範囲を反映した目標範囲に対して十分にマージンを確保できている。一方、図３（ｂ）に示すように、しきい値電圧補正回路ＶＴＨＣＰＳ１を省いた場合には、プリチャージレベルおよびパワーバリエーション共にばらつきが大きくなり、目標範囲を満たせないか或いは目標範囲に対してマージンが大きく低下している。
図４は、本発明の実施の形態１による高周波電力増幅用電子部品において、それを含んだ無線通信システムの全体構成例を示すブロックである。図４に示す無線通信システムは、例えば、携帯電話機であり、ベースバンド処理部ＢＢ＿ＢＬＫ、高周波処理部ＲＦ＿ＢＬＫ、アンテナＡＮＴ、スピーカーＳＰＫおよびマイクＭＩＣなどを備えている。ＲＦ＿ＢＬＫには、ＲＦパワーアンプモジュールＰＡ＿ＭＤと呼ばれる電子部品が含まれ、ここに本実施の形態による高周波電力増幅用電子部品が適用される。
ＰＡ＿ＭＤは、例えば、パワーアンプチップＰＡ＿ＣＰ、カプラＣＰＬ、ロウパスフィルタＬＰＦ、およびアンテナスイッチＡＮＴ＿ＳＷなどが１つの配線基板上に搭載された構成となっている。ＰＡ＿ＣＰは、１つの半導体チップによって実現され、例えば図２に示したような、マルチバンド対応のパワーアンプ回路ＨＰＡや自動パワー制御回路ＡＰＣが形成されたものとなっている。カプラＣＰＬは、図２のＣＰＬ１，ＣＰＬ２に該当し、例えばＬＰＦと共に配線基板上の伝送線路を利用して形成される。ＡＮＴ＿ＳＷは、例えば、１つの半導体チップによって実現される。
図４において、アンテナＡＮＴが受信した受信信号Ｒｘは、ＡＮＴ＿ＳＷにて周波数帯域毎に分波された後、ＳＡＷ（Surface Acoustic Wave）フィルタを介して高周波信号処理チップＲＦ＿ＣＰに入力される。ＲＦ＿ＣＰは、この入力信号をロウノイズアンプ（ＬＮＡ）を用いて増幅し、ミキサ回路等を用いてダウンコンバートや復調を行った信号をＢＢ＿ＢＬＫに出力する。ＢＢ＿ＢＬＫは、この信号を処理し、例えば、スピーカーＳＰＫを介して音声を出力する。
一方、マイクＭＩＣから入力された音声信号は、ＢＢ＿ＢＬＫによる信号処理を経てＲＦ＿ＣＰに出力される。ＲＦ＿ＣＰは、ミキサ回路等を用いてこの信号のアップコンバートや変調を行い、ＰＡ＿ＣＰに出力を行う。ＰＡ＿ＣＰは、送信に必要な電力増幅を行う。この際、自動パワー制御回路ＡＰＣは、カプラＣＰＬ等で検出したＰＡ＿ＣＰの送信信号をＲＦ検波した後、基地局情報に従ってＢＢ＿ＢＬＫにて生成された出力レベル指示信号Ｖｒａｍｐと比較し、その誤差信号をＨＰＡに反映させてパワーコントロールを行う。所定のレベルに達した信号は、ＬＰＦにて不要な高調波成分が除去された後、ＡＮＴ＿ＳＷを介してＡＮＴに伝送され、送信信号Ｔｘとして送信される。
以上、本実施の形態１による高周波電力増幅用電子部品を用いることで、代表的には、プリチャージレベルの安定化が図れ、スイッチングスペクトラム特性の向上が実現可能になる。なお、図２では、３段構成を例とする複数段の増幅部からなる構成例を示したが、必ずしも複数段に限らず、場合によっては電圧制御型の１段構成の増幅部にも適用可能である。ただし、１段構成ではパワーレンジが限られるため、現実的には複数段を用いる方が望ましい。複数段を用いる場合は、必ずしも３段構成に限らず、それ以上でも以下でもよい。ただし、この場合、図２の説明から判るように、少なくとも初段に電流制御型を適用し、最終段に電圧制御型を適用すると共にしきい値電圧補正回路を加えることが望ましい。また、図２では、ＧＳＭ方式とＤＣＳ方式からなるマルチバンド対応の構成例を示したが、勿論、シングルバンド対応であっても、トリプルバンド対応等であってもよい。また、通信方式もＧＳＭ方式やＤＣＳ方式に限らず、例えばＷ−ＣＤＭＡ（Wideband Code Division Multiple Access）方式などであってもよい。
（実施の形態２）
本実施の形態２では、実施の形態１で示したしきい値電圧補正回路の変形例について説明する。図５は、本発明の実施の形態２による高周波電力増幅用電子部品において、その主要部の構成例を示す回路図である。図５に示す高周波電力増幅用電子部品は、１段分の増幅用ＮＭＯＳトランジスタＱ５と、バイアス制御電圧Ｖａｐｃに基づいてＱ５のバイアス電圧を制御するアンプ回路ＡＭＰ１および抵抗Ｒ１〜Ｒ６，Ｒ８を備え、加えて、しきい値電圧補正回路ＶＴＨＣＰＳ２を備えていることが特徴となっている。
Ｖａｐｃは、接地電源電圧ＧＮＤに向けて順に直列接続されたＲ１およびＲ２によって抵抗分割され、その分割された電圧がＡＭＰ１の（＋）入力に印加される。ＡＭＰ１の出力は、ＧＮＤに向けて順に直列接続されたＲ３、Ｒ４およびＲ８によって抵抗分割され、Ｒ３とＲ４の接続ノードがＡＭＰ１の（−）入力に帰還される。また、ＡＭＰ１の出力は、ＧＮＤに向けて順に直列接続されたＲ５およびＲ６によって抵抗分割され、Ｒ５とＲ６の接続ノードからのバイアス電圧ＶｇがＱ５のゲートに印加される。Ｑ５のゲートには、高周波入力信号ＲＦｉｎが入力され、その増幅信号となる高周波出力信号ＰｏｕｔがＱ５のドレインから出力される。
ＶＴＨＣＰＳ２は、ＮＭＯＳトランジスタＱ１６，Ｑ１７と、ＰＭＯＳトランジスタＱ１２，Ｑ１４と、抵抗Ｒ７と、定電圧回路Ｖｂｒ，ＶＲＥＧによって構成される。Ｑ１６とＱ１７は、ゲートが共通に接続され、ソースがＧＮＤに接続され、Ｑ１６のゲートとドレインが共通接続されることでカレントミラー回路を構成する。Ｒ７は、一端がＱ１６のドレインに接続され、他端が定電圧回路Ｖｂｒに接続される。Ｑ１２とＱ１４は、ゲートが共通に接続され、ソースが定電圧回路ＶＲＥＧに接続され、Ｑ１２のゲートとドレインが共通接続されることでカレントミラー回路を構成する。Ｑ１２のドレインは、Ｑ１７のドレインに接続され、Ｑ１４のドレインは、Ｒ４とＲ８の接続ノードに接続される。
ここで、Ｑ１６は、Ｑ５と同一プロセス仕様（トランジスタサイズは問わない）のトランジスタとなっており、Ｑ１６およびＱ５は、特に限定はされないが、例えばＬＤＭＯＳトランジスタである。ＶｂｒやＶＲＥＧは、温度ばらつきや製造ばらつき等に伴う電圧変動が生じ難い回路であり、代表的にはバンドギャップ回路や、これを利用して電圧生成を行う電源レギュレータ回路である。ここで、定電圧回路の発生電圧は、Ｖｂｒ＜ＶＲＥＧであり、特に限定はされないが、例えばＶｂｒ＝１．２Ｖ、ＶＲＥＧ＝２．７５Ｖなどである。なお、ＶＲＥＧは、例えば、外部に設けた安定化電源等であってもよい。
このような構成を用いると、例えば、Ｑ５のしきい値電圧Ｖｔｈが製造ばらつきによってΔＶｔｈ低下した場合、Ｑ１６のしきい値電圧もΔＶｔｈ低下する。そうすると、Ｑ１６のソース・ドレイン間に流れる電流が増加し、それがＱ１７、Ｑ１２およびＱ１４に転写されて、Ｒ８に流れる電流が増加する。そうすると、Ｒ８とＲ４の接続ノードの電圧が上昇するが、Ｒ３とＲ４の接続ノードの電圧は固定であるためＲ４に流れる電流が減少し、ＡＭＰ１の出力電圧が低下する。その結果、Ｖｇも低下するため、Ｑ５のΔＶｔｈを補償することが可能になる。Ｑ５のＶｔｈがΔＶｔｈ上昇した場合も、その逆の動作によってΔＶｔｈを補償できる。
より詳細には、Ｖｇは、Ｑ１６のゲート・ソース間電圧をＶＧＳとし、Ｒ２／Ｒ１＝（Ｒ４＋Ｒ８）／Ｒ３に設定すると、式（３）によって与えられる。
Figure 0005200853
式（３）より、Ｑ５およびＱ１６のしきい値電圧の変動に伴ってＶＧＳが変動し、Ｖｇに補正電圧が加わることが判る。ここで、その変動分の絶対値を高精度に反映させるためには、式（３）の第３項が式（４）に示す条件となるようにＲ３〜Ｒ８の値を設定することが望ましい。
Figure 0005200853
また、式（３）の第３項は、ＶＧＳに対してＲ３〜Ｒ８を含む分数を乗算する項となっている。したがって、仮に、Ｒ３〜Ｒ８のそれぞれが製造ばらつきに伴いΔＲ（％）ばらついた場合（例えばＲ３がＲ３・（１＋ΔＲ）となる）、第３項の分数は、その分子と分母に（１＋ΔＲ）３が生じて打ち消されるため、抵抗の製造ばらつきの影響も低減することが可能となる。一方、例えば、特許文献１の構成例を用いた場合は、抵抗のばらつきΔＲ（％）がそのまま補正電圧のばらつきに影響することになる。
以上、図５に示したように、増幅用トランジスタのゲートに抵抗分割を介してバイアス電圧を印加する電圧制御型の構成を用い、加えてしきい値電圧補正回路ＶＴＨＣＰＳ２を備えることで、図１の場合と同様に、プリチャージレベルの変動を低減でき、スイッチングスペクトラム特性の向上が実現可能となる。また、図１の場合と同様に、通常の高周波増幅動作に対してノイズや応答遅延といった悪影響を及ぼすことはない。さらに、図５のしきい値電圧補正回路ＶＴＨＣＰＳ２は、図１のしきい値電圧補正回路ＶＴＨＣＰＳ１と比較して、回路の素子数は増加するが、その接続先がＲ４とＲ８の接続ノードであるため、高周波入力信号ＲＦｉｎの影響を受け難い構成となっている。したがって、ＲＦｉｎの振幅が大きくなる例えば中・高パワー領域において、安定したしきい値電圧の補正が実現可能となる。なお、中・高パワー領域では、しきい値電圧の影響はＡＰＣ回路の制御によってある程度低減されるが、図５の構成例を用いることで、この影響をより低減できる。
図６は、本発明の実施の形態２による高周波電力増幅用電子部品において、図５の構成例を適用した全体構成例を示す回路図である。図６に示す高周波電力増幅用電子部品は、図２の構成例と同様に、ＤＣＳ方式用の第１パワーアンプ回路部と、ＧＳＭ方式用の第２パワーアンプ回路部と、出力レベル指示信号Ｖｒａｍｐに応じて、第１パワーアンプ回路部または第２パワーアンプ回路部のゲインをループ制御する自動パワー制御回路部（ＡＰＣ回路部）を備えている。図２の構成例との違いは、第１パワーアンプ回路部および第２パワーアンプ回路部における３段目の増幅部３ｒｄＰＡ（ＤＣＳ），３ｒｄＰＡ（ＧＳＭ）に図５の構成例を適用し、これに伴い、図５のしきい値電圧補正回路ＶＴＨＣＰＳ２を適用したことである。これ以外の構成に関しては、図２と同様であるため詳細な説明は省略する。
３ｒｄＰＡ（ＤＣＳ）は、図５と同様に、増幅用のＮＭＯＳトランジスタＱ５ａと、アンプ回路ＡＭＰ１ａと、抵抗Ｒ３ａ〜Ｒ６ａ，Ｒ８ａによって構成され、Ｒ４ａとＲ８ａの接続ノードには、しきい値電圧補正回路ＶＴＨＣＰＳ２が接続されている。ＡＭＰ１ａの（＋）入力には、図５と同様に、バイアス制御電圧Ｖａｐｃを抵抗Ｒ１，Ｒ２によって抵抗分割した電圧が印加される。Ｑ５ａのゲートには２ｎｄＰＡ（ＤＣＳ）からの出力信号が直流カット用の容量Ｃ３を介して入力され、Ｑ５ａは、伝送線路ＭＳＬ３を負荷として増幅動作を行い、ドレインより出力を行う。なお、３ｒｄＰＡ（ＧＳＭ）も、この３ｒｄＰＡ（ＤＣＳ）と同様の構成となっている。
また、しきい値電圧補正回路ＶＴＨＣＰＳ２は、図５に示したＰＭＯＳトランジスタＱ１２のゲートに、２個の電流転写用のＰＭＯＳトランジスタＱ１４ａ，Ｑ１４ｂが接続されたような構成となっている。３ｒｄＰＡ（ＤＣＳ）内の増幅用ＮＭＯＳトランジスタＱ５ａのしきい値電圧変動は、Ｑ１４ａのドレイン電流によって補償され、３ｒｄＰＡ（ＧＳＭ）内の増幅用ＮＭＯＳトランジスタＱ５ｂのしきい値電圧変動は、Ｑ１４ｂのドレイン電流によって補償される。また、ここでは、バンドギャップ回路ＢＧＲ内にバンドギャップ電圧を利用して所定の電圧を生成する電源レギュレータ回路も含まれるものとし、図５の定電圧回路Ｖｂｒ，ＶＲＥＧは、このＢＧＲによって実現される構成となっている。
以上、本実施の形態２による高周波電力増幅用電子部品を用いることで、前述した実施の形態１と同様の効果が得られ、代表的には、プリチャージレベルの安定化が図れ、スイッチングスペクトラム特性の向上が実現可能になる。また、実施の形態１の場合と比較し、例えば、中・高パワー領域において、より高精度なしきい値電圧の補正が実現可能になる。
（実施の形態３）
本実施の形態３では、実施の形態２で示したしきい値電圧補正回路の変形例について説明する。図７は、本発明の実施の形態３による高周波電力増幅用電子部品において、その主要部の構成例を示す回路図である。図７に示す高周波電力増幅用電子部品は、１段分の増幅用ＮＭＯＳトランジスタＱ５と、バイアス制御電圧Ｖａｐｃに基づいてＱ５のバイアス電圧を制御するアンプ回路ＡＭＰ１および抵抗Ｒ１〜Ｒ６，Ｒ８を備え、加えて、しきい値電圧補正回路ＶＴＨＣＰＳ３を備えていることが特徴となっている。
Ｖａｐｃは、接地電源電圧ＧＮＤに向けて順に直列接続されたＲ１およびＲ２によって抵抗分割され、その分割された電圧がＡＭＰ１の（＋）入力に印加される。ＡＭＰ１の出力は、ＧＮＤに向けて順に直列接続されたＲ３、Ｒ４およびＲ８によって抵抗分割され、Ｒ３とＲ４の接続ノードがＡＭＰ１の（−）入力に帰還される。また、ＡＭＰ１の出力は、ＧＮＤに向けて順に直列接続されたＲ５およびＲ６によって抵抗分割され、Ｒ５とＲ６の接続ノードからのバイアス電圧ＶｇがＱ５のゲートに印加される。Ｑ５のゲートには、高周波入力信号ＲＦｉｎが入力され、その増幅信号となる高周波出力信号ＰｏｕｔがＱ５のドレインから出力される。
ＶＴＨＣＰＳ３は、ＮＭＯＳトランジスタＱ１６，Ｑ１７と、ＰＭＯＳトランジスタＱ１２，Ｑ１４と、抵抗Ｒ７，Ｒ２９，Ｒ３０と、定電圧回路ＶＲＥＧ（例えば２．７５Ｖなど）によって構成される。Ｑ１６とＱ１７は、ゲートが共通に接続され、ソースがＧＮＤに接続される。Ｑ１６のドレインは、ＧＮＤに向けて順に直列接続されたＲ３０およびＲ２９によって抵抗分割され、Ｒ３０とＲ２９の接続ノードがＱ１６のゲートに接続される。Ｒ７は、一端がＱ１６のドレインに接続され、他端が定電圧回路ＶＲＥＧに接続される。Ｑ１２とＱ１４は、ゲートが共通接続され、ソースがＶＲＥＧに接続され、Ｑ１２のゲートとドレインが共通接続されることでカレントミラー回路を構成する。Ｑ１２のドレインは、Ｑ１７のドレインに接続され、Ｑ１４のドレインは、Ｒ４とＲ８の接続ノードに接続される。
ここで、Ｑ１６は、Ｑ５と同一プロセス仕様（トランジスタサイズは問わない）のトランジスタとなっており、Ｑ１６およびＱ５は、特に限定はされないが、例えばＬＤＭＯＳトランジスタである。ＶＲＥＧは、温度ばらつきや製造ばらつき等に伴う電圧変動が生じ難い回路であり、代表的にはバンドギャップ回路や、これを利用して電圧生成を行う電源レギュレータ回路である。また、ＶＲＥＧは、例えば、外部に設けた安定化電源等であってもよい。
この図７の構成例は、前述した図５の構成例と比較して、Ｒ７の他端がＶＲＥＧに接続されたことと、Ｒ２９およびＲ３０が備わったことが異なっている。このように、１つの電源（ＶＲＥＧ）によって構成することで、より回路構成が簡素化される。さらに、Ｒ２９およびＲ３０を備えることで、しきい値電圧の変動成分に対して、幅広い範囲で重み付けを行って補正を行うことが可能となる。すなわち、Ｖｇは、Ｑ１６のゲート・ソース間電圧をＶＧＳとし、Ｒ２／Ｒ１＝（Ｒ４＋Ｒ８）／Ｒ３に設定すると、式（５）によって与えられる。
Figure 0005200853
式（５）より、Ｑ５およびＱ１６のしきい値電圧の変動に伴ってＶＧＳが変動し、Ｖｇに補正電圧が加わることが判る。ここで、その変動分の絶対値を高精度に反映させるためには、式（５）の第３項が式（６）に示す条件となるようにＲ３〜Ｒ８およびＲ２９，Ｒ３０の値を設定することが望ましい。
Figure 0005200853
すなわち、前述した図５の構成例の場合、現実的には、式（４）の左辺が取りうる範囲はある程度限られており、必ずしも式（４）を満たす解が得られるとは限らない。そこで、Ｒ２９およびＲ３０を追加することで、式（６）の左辺が取りうる範囲が広がるため、式（６）を満たす解（またはより近い解）が得られ易くなり、より高精度なしきい値電圧の補正が実現可能になる。
また、式（５）の第３項は、ＶＧＳに対してＲ３〜Ｒ８，Ｒ２９，Ｒ３０を含む分数を乗算する項となっている。したがって、仮に、Ｒ３〜Ｒ８，Ｒ２９，Ｒ３０のそれぞれが製造ばらつきに伴いΔＲ（％）ばらついた場合（例えばＲ３がＲ３・（１＋ΔＲ）となる）、第３項の分数は、その分子と分母に（１＋ΔＲ）４が生じて打ち消されるため、抵抗の製造ばらつきの影響も低減することが可能となる。一方、例えば、特許文献１の構成例を用いた場合は、抵抗のばらつきΔＲ（％）がそのまま補正電圧のばらつきに影響することになる。
以上、図７に示したように、増幅用トランジスタのゲートに抵抗分割を介してバイアス電圧を印加する電圧制御型の構成を用い、加えてしきい値電圧補正回路ＶＴＨＣＰＳ３を備えることで、図１の場合と同様に、プリチャージレベルの変動を低減でき、スイッチングスペクトラム特性の向上が実現可能となる。また、図１の場合と同様に、通常の高周波増幅動作に対してノイズや応答遅延といった悪影響を及ぼすことはない。さらに、図７のしきい値電圧補正回路ＶＴＨＣＰＳ３は、図５の場合と同様に、その接続先がＲ４とＲ８の接続ノードであるため、例えば中・高パワー領域において、安定したしきい値電圧の補正が実現可能となる。加えて、図５の場合と比較して、しきい値電圧変動に対する重み付けの調整幅が広がるため、より高精度な補正が実現可能になる。
図８は、本発明の実施の形態３による高周波電力増幅用電子部品において、図７の構成例を適用した全体構成例を示す回路図である。図８に示す高周波電力増幅用電子部品は、図６の構成例と同様に、ＤＣＳ方式用の第１パワーアンプ回路部と、ＧＳＭ方式用の第２パワーアンプ回路部と、出力レベル指示信号Ｖｒａｍｐに応じて、第１パワーアンプ回路部または第２パワーアンプ回路部のゲインをループ制御する自動パワー制御回路部（ＡＰＣ回路部）を備えている。図６の構成例との違いは、第１パワーアンプ回路部および第２パワーアンプ回路部における３段目の増幅部３ｒｄＰＡ（ＤＣＳ），３ｒｄＰＡ（ＧＳＭ）に図７の構成例を適用し、これに伴い、図７のしきい値電圧補正回路ＶＴＨＣＰＳ３を適用したことである。すなわち、図８の構成例は、図６の構成例と比較して、しきい値電圧補正回路ＶＴＨＣＰＳ３内の構成のみが異なる。それ以外の構成に関しては、図６と同様であるため詳細な説明は省略する。
しきい値電圧補正回路ＶＴＨＣＰＳ３は、図７に示したＰＭＯＳトランジスタＱ１２のゲートに、２個の電流転写用のＰＭＯＳトランジスタＱ１４ａ，Ｑ１４ｂが接続されたような構成となっている。３ｒｄＰＡ（ＤＣＳ）内の増幅用ＮＭＯＳトランジスタＱ５ａのしきい値電圧変動は、Ｑ１４ａのドレイン電流によって補償され、３ｒｄＰＡ（ＧＳＭ）内の増幅用ＮＭＯＳトランジスタＱ５ｂのしきい値電圧変動は、Ｑ１４ｂのドレイン電流によって補償される。更に、Ｑ１６のドレインとＧＮＤの間には、図７に示したように、抵抗Ｒ３０，Ｒ２９が接続されている。また、ここでは、バンドギャップ回路ＢＧＲ内にバンドギャップ電圧（例えば１．２Ｖ等）を利用して所定の電圧（例えば２．７５Ｖ等）を生成する電源レギュレータ回路も含まれるものとし、図７の定電圧回路ＶＲＥＧは、このＢＧＲによって実現される構成となっている。
図９（ａ）は、図８の高周波電力増幅用電子部品の特性の一例を示すものであり、図９（ｂ）は、その比較対象として図８からしきい値電圧補正回路ＶＴＨＣＰＳ３を省いた場合の特性の一例を示すものである。図９（ａ），（ｂ）のそれぞれにおいて、左側にはバイス制御電圧Ｖａｐｃに対する出力電流Ｉｄ３の特性が示され、右側には、Ｖａｐｃに対する出力電力の特性が示されている。また、ここでは、図８におけるＧＳＭ方式の回路部を用いた検証結果を示している。
図９（ａ）の左側に示すように、図８の構成例を用いることで、しきい値電圧の変動（ここでは±０．１５Ｖ）に関わらず、Ｖａｐｃがある一定の値からＩｄ３が流れ始めていることが判る。一方、図９（ｂ）の左側においては、しきい値電圧の変動に応じて、Ｉｄ３が流れ始めるＶａｐｃの値にばらつきが生じている。また、図９（ａ）の右側に示すように、図８の構成例を用いることで、しきい値電圧の変動（ここでは±０．１５Ｖ）に関わらず、Ｖａｐｃが低い領域での出力電力（すなわちプリチャージレベル）がほぼ一定となっていることが判る。一方、図９（ｂ）の右側においては、しきい値電圧の変動に応じて、プリチャージレベルにばらつきが生じている。
以上、本実施の形態３による高周波電力増幅用電子部品を用いることで、前述した実施の形態１と同様の効果が得られ、代表的には、プリチャージレベルの安定化が図れ、スイッチングスペクトラム特性の向上が実現可能になる。また、実施の形態２の場合と同様に、例えば、中・高パワー領域において、より高精度なしきい値電圧の補正が実現可能になる。さらに、実施の形態２の場合以上に高精度なしきい値電圧の補正が実現可能になる。
（実施の形態４）
本実施の形態４では、図１に示した構成例を複数段の増幅部の全てに適用した場合の構成例について説明する。図１０は、本発明の実施の形態４による高周波電力増幅用電子部品において、その構成例を示す回路図である。図１０に示す高周波電力増幅用電子部品は、図２の構成例と同様に、ＤＣＳ方式用の第１パワーアンプ回路部と、ＧＳＭ方式用の第２パワーアンプ回路部と、出力レベル指示信号Ｖｒａｍｐに応じて、第１パワーアンプ回路部または第２パワーアンプ回路部のゲインをループ制御する自動パワー制御回路部（ＡＰＣ回路部）を備えている。
図１０の構成例と図２の構成例との違いは、第１パワーアンプ回路部および第２パワーアンプ回路部における１段目〜３段目の増幅部１ｓｔＰＡ（ＤＣＳ）〜３ｒｄＰＡ（ＤＣＳ），１ｓｔＰＡ（ＧＳＭ）〜３ｒｄＰＡ（ＧＳＭ）に図１の構成例を適用し、図１のＶＴＨＣＰＳ１を拡張したしきい値電圧補正回路ＶＴＨＣＰＳ１ａを設けたことにある。更に、バンド選択信号Ｖｂａｎｄに応じて選択動作を行うスイッチＳＷ１，ＳＷ２を設けたことにある。これ以外の構成に関しては、図２と同様であるため詳細な説明は省略する。
１ｓｔＰＡ（ＤＣＳ）は、図１と同様に、増幅用のＮＭＯＳトランジスタＱ５ｅ、アンプ回路ＡＭＰ１ｅ、抵抗Ｒ３ｅ〜Ｒ６ｅ，Ｒ８ｅによって構成される。同様にして、２ｎｄＰＡ（ＤＣＳ）は、増幅用のＮＭＯＳトランジスタＱ５ｃ、アンプ回路ＡＭＰ１ｃ、抵抗Ｒ３ｃ〜Ｒ６ｃ，Ｒ８ｃによって構成され、３ｒｄＰＡ（ＤＣＳ）は、増幅用のＮＭＯＳトランジスタＱ５ａ、アンプ回路ＡＭＰ１ａ、抵抗Ｒ３ａ〜Ｒ６ａ，Ｒ８ａによって構成される。高周波入力信号ＤＣＳ＿ＩＮは、容量Ｃ１を介してＱ５ｅのゲートに入力され、Ｑ５ｅのドレイン出力が、容量Ｃ２を介してＱ５ｃのゲートに入力され、Ｑ５ｃのドレイン出力が、容量Ｃ３を介してＱ５ａのゲートに入力され、Ｑ５ａのドレイン出力が、カプラＣＰＬ１および容量Ｃ４を介して高周波出力信号ＤＣＳ＿ＯＵＴに結合される。１ｓｔＰＡ（ＧＳＭ）〜３ｒｄＰＡ（ＧＳＭ）も、これらと同様に構成され、高周波入力信号ＧＳＭ＿ＩＮを各段で増幅し、高周波出力信号ＧＳＭ＿ＯＵＴを生成する。
しきい値電圧補正回路ＶＴＨＣＰＳ１ａは、第１パワーアンプ回路部内の増幅用ＮＭＯＳトランジスタＱ５ａ，Ｑ５ｃ，Ｑ５ｅのしきい値電圧変動を検出するＮＭＯＳトランジスタＱ１６ａと、第２パワーアンプ回路部内の増幅用ＮＭＯＳトランジスタＱ５ｂ，Ｑ５ｄ，Ｑ５ｆのしきい値電圧変動を検出するＮＭＯＳトランジスタＱ１６ｂを備えている。Ｑ１６ａのゲートには、３個の電流転写用のＮＭＯＳトランジスタＱ１７ａ，Ｑ１７ｃ，Ｑ１７ｅが接続され、Ｑ５ａ，Ｑ５ｃ，Ｑ５ｅのしきい値電圧変動は、それぞれ、Ｑ１７ａ，Ｑ１７ｃ，Ｑ１７ｅのドレイン電流によって補償される。また、Ｑ１６ｂのゲートには、３個の電流転写用のＮＭＯＳトランジスタＱ１７ｂ，Ｑ１７ｄ，Ｑ１７ｆが接続され、Ｑ５ｂ，Ｑ５ｄ，Ｑ５ｆのしきい値電圧変動は、それぞれ、Ｑ１７ｂ，Ｑ１７ｄ，Ｑ１７ｆのドレイン電流によって補償される。
なお、この場合、Ｑ５ａ，Ｑ５ｃ，Ｑ５ｅとＱ１６ａが共に同一プロセス仕様とし、Ｑ５ｂ，Ｑ５ｄ，Ｑ５ｆとＱ１６ｂが共に同一プロセス仕様とする。また、ＳＷ１は、Ｖｂａｎｄに応じて、バンドギャップ回路ＢＧＲからの電圧をＱ１６ａに接続された抵抗Ｒ７ａに印加するか、Ｑ１６ｂに接続された抵抗Ｒ７ｂに印加するかを選択する。ＳＷ２は、Ｖｂａｎｄに応じて、バイアス制御電圧Ｖａｐｃを抵抗Ｒ１，Ｒ２で分圧した電圧をＤＣＳ側（ＡＭＰ１ａ，ＡＭＰ１ｃ，ＡＭＰ１ｅ）に供給するか、ＧＳＭ側（ＡＭＰ１ｂ，ＡＭＰ１ｄ，ＡＭＰ１ｆ）に供給するかを選択する。
以上、本実施の形態４による高周波電力増幅用電子部品を用いることで、前述した実施の形態１とほぼ同様の効果が得られ、代表的には、プリチャージレベルの安定化が図れ、スイッチングスペクトラム特性の向上が実現可能になる。また、図２の構成例と比較すると、特に低・中パワー領域において、パワー安定性（出力レベル指示信号Ｖｒａｍｐに対する精度等）が若干低下する恐れがあるが、全段が電圧制御型の構成であるため、各段のゲート容量の充放電時間を短縮でき、パワー制御の応答遅延時間が短縮可能になる。ただし、図２の構成例では、電流制御型の構成を、比較的トランジスタサイズが小さくなる１段目と２段目に適用しているので、実用上、応答遅延時間はさほど問題とはならない。
（実施の形態５）
本実施の形態５では、図５に示した構成例を複数段の増幅部の全てに適用した場合の構成例について説明する。図１１は、本発明の実施の形態５による高周波電力増幅用電子部品において、その構成例を示す回路図である。図１１に示す高周波電力増幅用電子部品は、図６の構成例と同様に、ＤＣＳ方式用の第１パワーアンプ回路部と、ＧＳＭ方式用の第２パワーアンプ回路部と、出力レベル指示信号Ｖｒａｍｐに応じて、第１パワーアンプ回路部または第２パワーアンプ回路部のゲインをループ制御する自動パワー制御回路部（ＡＰＣ回路部）を備えている。
図１１の構成例と図６の構成例との違いは、第１パワーアンプ回路部および第２パワーアンプ回路部における１段目〜３段目の増幅部１ｓｔＰＡ（ＤＣＳ）〜３ｒｄＰＡ（ＤＣＳ），１ｓｔＰＡ（ＧＳＭ）〜３ｒｄＰＡ（ＧＳＭ）に図５の構成例を適用し、図５のＶＴＨＣＰＳ２を拡張したしきい値電圧補正回路ＶＴＨＣＰＳ２ａを設けたことにある。更に、バンド選択信号Ｖｂａｎｄに応じて選択動作を行うスイッチＳＷ１，ＳＷ２を設けたことにある。これ以外の構成に関しては、図６と同様であるため詳細な説明は省略する。
１ｓｔＰＡ（ＤＣＳ）は、図５と同様に、増幅用のＮＭＯＳトランジスタＱ５ｅ、アンプ回路ＡＭＰ１ｅ、抵抗Ｒ３ｅ〜Ｒ６ｅ，Ｒ８ｅによって構成される。同様にして、２ｎｄＰＡ（ＤＣＳ）は、増幅用のＮＭＯＳトランジスタＱ５ｃ、アンプ回路ＡＭＰ１ｃ、抵抗Ｒ３ｃ〜Ｒ６ｃ，Ｒ８ｃによって構成され、３ｒｄＰＡ（ＤＣＳ）は、増幅用のＮＭＯＳトランジスタＱ５ａ、アンプ回路ＡＭＰ１ａ、抵抗Ｒ３ａ〜Ｒ６ａ，Ｒ８ａによって構成される。高周波入力信号ＤＣＳ＿ＩＮは、容量Ｃ１を介してＱ５ｅのゲートに入力され、Ｑ５ｅのドレイン出力が、容量Ｃ２を介してＱ５ｃのゲートに入力され、Ｑ５ｃのドレイン出力が、容量Ｃ３を介してＱ５ａのゲートに入力され、Ｑ５ａのドレイン出力が、カプラＣＰＬ１および容量Ｃ４を介して高周波出力信号ＤＣＳ＿ＯＵＴに結合される。１ｓｔＰＡ（ＧＳＭ）〜３ｒｄＰＡ（ＧＳＭ）も、これらと同様に構成され、高周波入力信号ＧＳＭ＿ＩＮを各段で増幅し、高周波出力信号ＧＳＭ＿ＯＵＴを生成する。
しきい値電圧補正回路ＶＴＨＣＰＳ２ａは、第１パワーアンプ回路部内の増幅用ＮＭＯＳトランジスタＱ５ａ，Ｑ５ｃ，Ｑ５ｅのしきい値電圧変動を検出するＮＭＯＳトランジスタＱ１６ａと、第２パワーアンプ回路部内の増幅用ＮＭＯＳトランジスタＱ５ｂ，Ｑ５ｄ，Ｑ５ｆのしきい値電圧変動を検出するＮＭＯＳトランジスタＱ１６ｂを備えている。Ｑ１６ａの電流は、ＮＭＯＳトランジスタＱ１７ａに転写され、この電流がＰＭＯＳトランジスタＱ１２ａにも流れる。Ｑ１２ａのゲートには、３個の電流転写用のＰＭＯＳトランジスタＱ１４ａ，Ｑ１４ｃ，Ｑ１４ｅが接続され、Ｑ５ａ，Ｑ５ｃ，Ｑ５ｅのしきい値電圧変動は、それぞれ、Ｑ１４ａ，Ｑ１４ｃ，Ｑ１４ｅのドレイン電流によって補償される。また、Ｑ１６ｂの電流は、ＮＭＯＳトランジスタＱ１７ｂに転写され、この電流がＰＭＯＳトランジスタＱ１２ｂにも流れる。Ｑ１２ｂのゲートには、３個の電流転写用のＰＭＯＳトランジスタＱ１４ｂ，Ｑ１４ｄ，Ｑ１４ｆが接続され、Ｑ５ｂ，Ｑ５ｄ，Ｑ５ｆのしきい値電圧変動は、それぞれ、Ｑ１４ｂ，Ｑ１４ｄ，Ｑ１４ｆのドレイン電流によって補償される。
なお、この場合、Ｑ５ａ，Ｑ５ｃ，Ｑ５ｅとＱ１６ａが共に同一プロセス仕様とし、Ｑ５ｂ，Ｑ５ｄ，Ｑ５ｆとＱ１６ｂが共に同一プロセス仕様とする。また、ＳＷ１は、Ｖｂａｎｄに応じて、バンドギャップ回路ＢＧＲからの電圧をＱ１６ａに接続された抵抗Ｒ７ａに印加するか、Ｑ１６ｂに接続された抵抗Ｒ７ｂに印加するかを選択する。ＳＷ２は、Ｖｂａｎｄに応じて、バイアス制御電圧Ｖａｐｃを抵抗Ｒ１，Ｒ２で分圧した電圧をＤＣＳ側（ＡＭＰ１ａ，ＡＭＰ１ｃ，ＡＭＰ１ｅ）に供給するか、ＧＳＭ側（ＡＭＰ１ｂ，ＡＭＰ１ｄ，ＡＭＰ１ｆ）に供給するかを選択する。
以上、本実施の形態５による高周波電力増幅用電子部品を用いることで、前述した実施の形態２とほぼ同様の効果が得られ、代表的には、プリチャージレベルの安定化が図れ、スイッチングスペクトラム特性の向上が実現可能になる。また、図６の構成例と比較すると、特に低・中パワー領域において、パワー安定性（出力レベル指示信号Ｖｒａｍｐに対する精度等）が若干低下する恐れがあるが、全段が電圧制御型の構成であるため、各段のゲート容量の充放電時間を短縮でき、パワー制御の応答遅延時間が短縮可能になる。ただし、図６の構成例では、電流制御型の構成を、比較的トランジスタサイズが小さくなる１段目と２段目に適用しているので、実用上、応答遅延時間はさほど問題とはならない。
（実施の形態６）
本実施の形態６では、図７に示した構成例を複数段の増幅部の全てに適用した場合の構成例について説明する。図１２は、本発明の実施の形態６による高周波電力増幅用電子部品において、その構成例を示す回路図である。図１２に示す高周波電力増幅用電子部品は、図８の構成例と同様に、ＤＣＳ方式用の第１パワーアンプ回路部と、ＧＳＭ方式用の第２パワーアンプ回路部と、出力レベル指示信号Ｖｒａｍｐに応じて、第１パワーアンプ回路部または第２パワーアンプ回路部のゲインをループ制御する自動パワー制御回路部（ＡＰＣ回路部）を備えている。
図１２の構成例と図８の構成例との違いは、第１パワーアンプ回路部および第２パワーアンプ回路部における１段目〜３段目の増幅部１ｓｔＰＡ（ＤＣＳ）〜３ｒｄＰＡ（ＤＣＳ），１ｓｔＰＡ（ＧＳＭ）〜３ｒｄＰＡ（ＧＳＭ）に図７の構成例を適用し、図７のＶＴＨＣＰＳ３を拡張したしきい値電圧補正回路ＶＴＨＣＰＳ３ａを設けたことにある。更に、バンド選択信号Ｖｂａｎｄに応じて選択動作を行うスイッチＳＷ１，ＳＷ２を設けたことにある。これ以外の構成に関しては、図８と同様であるため詳細な説明は省略する。
１ｓｔＰＡ（ＤＣＳ）は、図７と同様に、増幅用のＮＭＯＳトランジスタＱ５ｅ、アンプ回路ＡＭＰ１ｅ、抵抗Ｒ３ｅ〜Ｒ６ｅ，Ｒ８ｅによって構成される。同様にして、２ｎｄＰＡ（ＤＣＳ）は、増幅用のＮＭＯＳトランジスタＱ５ｃ、アンプ回路ＡＭＰ１ｃ、抵抗Ｒ３ｃ〜Ｒ６ｃ，Ｒ８ｃによって構成され、３ｒｄＰＡ（ＤＣＳ）は、増幅用のＮＭＯＳトランジスタＱ５ａ、アンプ回路ＡＭＰ１ａ、抵抗Ｒ３ａ〜Ｒ６ａ，Ｒ８ａによって構成される。高周波入力信号ＤＣＳ＿ＩＮは、容量Ｃ１を介してＱ５ｅのゲートに入力され、Ｑ５ｅのドレイン出力が、容量Ｃ２を介してＱ５ｃのゲートに入力され、Ｑ５ｃのドレイン出力が、容量Ｃ３を介してＱ５ａのゲートに入力され、Ｑ５ａのドレイン出力が、カプラＣＰＬ１および容量Ｃ４を介して高周波出力信号ＤＣＳ＿ＯＵＴに結合される。１ｓｔＰＡ（ＧＳＭ）〜３ｒｄＰＡ（ＧＳＭ）も、これらと同様に構成され、高周波入力信号ＧＳＭ＿ＩＮを各段で増幅し、高周波出力信号ＧＳＭ＿ＯＵＴを生成する。
しきい値電圧補正回路ＶＴＨＣＰＳ３ａは、第１パワーアンプ回路部内の増幅用ＮＭＯＳトランジスタＱ５ａ，Ｑ５ｃ，Ｑ５ｅのしきい値電圧変動を検出するＮＭＯＳトランジスタＱ１６ａと、第２パワーアンプ回路部内の増幅用ＮＭＯＳトランジスタＱ５ｂ，Ｑ５ｄ，Ｑ５ｆのしきい値電圧変動を検出するＮＭＯＳトランジスタＱ１６ｂを備えている。Ｑ１６ａの電流は、ＮＭＯＳトランジスタＱ１７ａに転写され、この電流がＰＭＯＳトランジスタＱ１２ａにも流れる。Ｑ１２ａのゲートには、３個の電流転写用のＰＭＯＳトランジスタＱ１４ａ，Ｑ１４ｃ，Ｑ１４ｅが接続され、Ｑ５ａ，Ｑ５ｃ，Ｑ５ｅのしきい値電圧変動は、それぞれ、Ｑ１４ａ，Ｑ１４ｃ，Ｑ１４ｅのドレイン電流によって補償される。また、Ｑ１６ｂの電流は、ＮＭＯＳトランジスタＱ１７ｂに転写され、この電流がＰＭＯＳトランジスタＱ１２ｂにも流れる。Ｑ１２ｂのゲートには、３個の電流転写用のＰＭＯＳトランジスタＱ１４ｂ，Ｑ１４ｄ，Ｑ１４ｆが接続され、Ｑ５ｂ，Ｑ５ｄ，Ｑ５ｆのしきい値電圧変動は、それぞれ、Ｑ１４ｂ，Ｑ１４ｄ，Ｑ１４ｆのドレイン電流によって補償される。
なお、この場合、Ｑ５ａ，Ｑ５ｃ，Ｑ５ｅとＱ１６ａが共に同一プロセス仕様とし、Ｑ５ｂ，Ｑ５ｄ，Ｑ５ｆとＱ１６ｂが共に同一プロセス仕様とする。また、ＳＷ１は、Ｖｂａｎｄに応じて、バンドギャップ回路ＢＧＲからの電圧をＱ１６ａに接続された抵抗Ｒ７ａやＱ１２ａ等に印加するか、Ｑ１６ｂに接続された抵抗Ｒ７ｂやＱ１２ｂ等に印加するかを選択する。ＳＷ２は、Ｖｂａｎｄに応じて、バイアス制御電圧Ｖａｐｃを抵抗Ｒ１，Ｒ２で分圧した電圧をＤＣＳ側（ＡＭＰ１ａ，ＡＭＰ１ｃ，ＡＭＰ１ｅ）に供給するか、ＧＳＭ側（ＡＭＰ１ｂ，ＡＭＰ１ｄ，ＡＭＰ１ｆ）に供給するかを選択する。
以上、本実施の形態６による高周波電力増幅用電子部品を用いることで、前述した実施の形態３とほぼ同様の効果が得られ、代表的には、プリチャージレベルの安定化が図れ、スイッチングスペクトラム特性の向上が実現可能になる。また、図８の構成例と比較すると、特に低・中パワー領域において、パワー安定性（出力レベル指示信号Ｖｒａｍｐに対する精度等）が若干低下する恐れがあるが、全段が電圧制御型の構成であるため、各段のゲート容量の充放電時間を短縮でき、パワー制御の応答遅延時間が短縮可能になる。ただし、図８の構成例では、電流制御型の構成を、比較的トランジスタサイズが小さくなる１段目と２段目に適用しているので、実用上、応答遅延時間はさほど問題とはならない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、これまでの各実施の形態においては、増幅用トランジスタおよびそのしきい値電圧変動のモニタ用トランジスタとしてＭＯＳトランジスタを用いたが、必ずしもＭＯＳトランジスタに限らず、例えばバイポーラトランジスタ等に代替えすることも可能である。この場合、増幅用バイポーラトランジスタのベース・エミッタ間電圧ＶＢＥの製造ばらつき変動を、それと同一プロセス仕様で形成されたバイポーラトランジスタでモニタすることになる。また、ＭＯＳ（Metal Oxide Semiconductor）トランジスタは、勿論、ＭＩＳ（Metal Insulator Semiconductor）トランジスタに代替え可能であることは言うまでもない。
本実施の形態による高周波電力増幅用電子部品は、ＧＳＭ方式を代表に、送信開始時のパワーの立ち上げ特性が要求される携帯電話機のパワーアンプモジュールに適用して特に有益な技術であり、これに限らず、無線通信システムに用いられるパワーアンプモジュール全般に対して広く適用可能である。
本発明の実施の形態１による高周波電力増幅用電子部品において、その主要部の構成例を示す回路図である。 本発明の実施の形態１による高周波電力増幅用電子部品において、図１の構成例を適用した全体構成例を示す回路図である。 （ａ）は、図２の高周波電力増幅用電子部品の特性の一例を示すものであり、（ｂ）は、その比較対象として図２からしきい値電圧補正回路を省いた場合の特性の一例を示すものである。 本発明の実施の形態１による高周波電力増幅用電子部品において、それを含んだ無線通信システムの全体構成例を示すブロックである。 本発明の実施の形態２による高周波電力増幅用電子部品において、その主要部の構成例を示す回路図である。 本発明の実施の形態２による高周波電力増幅用電子部品において、図５の構成例を適用した全体構成例を示す回路図である。 本発明の実施の形態３による高周波電力増幅用電子部品において、その主要部の構成例を示す回路図である。 本発明の実施の形態３による高周波電力増幅用電子部品において、図７の構成例を適用した全体構成例を示す回路図である。 （ａ）は、図８の高周波電力増幅用電子部品の特性の一例を示すものであり、（ｂ）は、その比較対象として図８からしきい値電圧補正回路を省いた場合の特性の一例を示すものである。 本発明の実施の形態４による高周波電力増幅用電子部品において、その構成例を示す回路図である。 本発明の実施の形態５による高周波電力増幅用電子部品において、その構成例を示す回路図である。 本発明の実施の形態６による高周波電力増幅用電子部品において、その構成例を示す回路図である。 本発明の前提として検討した高周波電力増幅用電子部品において、その概略的な構成例を示すブロック図である。 本発明の前提として検討した高周波電力増幅用電子部品において、そのプリチャージレベルのばらつき要因を模式的に示すものであり、（ａ）は電流制御型を用いた場合の説明図、（ｂ）は電圧制御型を用いた場合の説明図である。
符号の説明
１ｓｔＰＡ，２ｎｄＰＡ，３ｒｄＰＡ 増幅部
ＡＭＰ アンプ回路
ＡＮＴ アンテナ
ＡＮＴ＿ＳＷ アンテナスイッチ
ＡＰＣ 自動パワー制御回路
ＢＢ＿ＢＬＫ ベースバンド処理部
ＢＧＲ バンドギャップ回路
Ｃ 容量
ＣＧＥＮ 電流生成回路
ＣＰＬ カプラ
ＤＣＳ＿ＩＮ，ＧＳＭ＿ＩＮ，ＲＦｉｎ 高周波入力信号
ＤＣＳ＿ＯＵＴ，ＧＳＭ＿ＯＵＴ，Ｐｏｕｔ 高周波出力信号
ＥＡ＿ＢＬＫ エラーアンプブロック
ＨＰＡ パワーアンプ回路
ＩＶＣ Ｉ／Ｖ変換回路
ＩＶＣＲ Ｉ／Ｖ変換整流回路
ＬＰＦ ロウパスフィルタ
ＭＩＣ マイク
ＭＳＬ 伝送線路
ＰＡ＿ＭＤ ＲＦパワーアンプモジュール
ＰＤＥＴ 電力検出回路
ＰＩＣ 電力／電流変換回路
ＰＲＥ＿ＢＬＫ プリチャージブロック
ＰＲＥ＿ＬＰ プリチャージループ
ＰＷＣ＿ＬＰ 電力制御ループ
Ｑ トランジスタ
Ｒ 抵抗
ＲＦ＿ＢＬＫ 高周波処理部
ＲＦ＿ＣＰ パワーアンプチップ
Ｒｘ 受信信号
ＳＡＷ ＳＡＷフィルタ
ＳＰＫ スピーカー
ＳＷ スイッチ
Ｔｘ 送信信号
ＶＴＨＣＰＳ しきい値電圧補正回路
Ｖａｐｃ バイアス制御電圧
Ｖｂａｎｄ バンド選択信号
Ｖｂｒ，ＶＲＥＧ 定電圧回路
Ｖｒａｍｐ 出力レベル指示信号

Claims (9)

  1. 高周波入力信号をバイアス制御信号に応じたゲインで増幅して高周波出力信号を生成する第１トランジスタと、
    前記高周波出力信号の出力電力を検出する電力検出回路と、
    前記電力検出回路の検出結果と、前記出力電力の値を外部から設定するための出力レベル指示信号とを比較して前記バイアス制御信号を制御するエラーアンプ回路と、
    前記出力電力の値が前記電力検出回路で十分に検出できないほど小さくなる範囲で、前記出力電力が固定値となるように前記バイアス制御信号を制御するプリチャージ回路と、
    前記第１トランジスタに前記バイアス制御信号に応じたバイアス電圧を印加する電圧制御部と、
    前記第１トランジスタと同一のプロセス仕様からなるモニタ用トランジスタを含み、前記第１トランジスタと同様に前記モニタ用トランジスタにも発生したプロセス変動に伴う電気的特性の変化を検出し、この検出信号に基づいて前記バイアス電圧を補正する補正回路とを有し、
    前記電圧制御部は、
    負帰還構成によって前記バイアス制御信号の電圧に比例する電圧を出力するアンプ回路と、
    前記アンプ回路の出力ノードから順に直列接続される第１抵抗、第２抵抗および第３抵抗とを備え、
    前記バイアス電圧は、前記第２抵抗と前記第３抵抗の接続ノードから生成され、
    前記補正回路は、しきい値電圧の変動に基づいて変動する前記モニタ用トランジスタの電流を前記第１抵抗と前記第２抵抗の接続ノードに流し込む構成となっていることを特徴とする高周波電力増幅用電子部品。
  2. 請求項１記載の高周波電力増幅用電子部品において、
    前記補正回路は、
    前記モニタ用トランジスタと、
    前記モニタ用トランジスタとカレントミラー回路を構成する電流転写用トランジスタと、
    前記モニタ用トランジスタのドレインに一端が接続された第４抵抗と、
    前記第４抵抗の他端に接続された定電圧回路とを備え、
    前記電流転写用トランジスタのドレインが前記第１抵抗と前記第２抵抗の接続ノードに接続されていることを特徴とする高周波電力増幅用電子部品。
  3. 高周波入力信号をバイアス制御信号に応じたゲインで増幅して高周波出力信号を生成する第１トランジスタと、
    前記高周波出力信号の出力電力を検出する電力検出回路と、
    前記電力検出回路の検出結果と、前記出力電力の値を外部から設定するための出力レベル指示信号とを比較して前記バイアス制御信号を制御するエラーアンプ回路と、
    前記出力電力の値が前記電力検出回路で十分に検出できないほど小さくなる範囲で、前記出力電力が固定値となるように前記バイアス制御信号を制御するプリチャージ回路と、
    前記第１トランジスタに前記バイアス制御信号に応じたバイアス電圧を印加する電圧制御部と、
    前記第１トランジスタと同一のプロセス仕様からなるモニタ用トランジスタを含み、前記第１トランジスタと同様に前記モニタ用トランジスタにも発生したプロセス変動に伴う電気的特性の変化を検出し、この検出信号に基づいて前記バイアス電圧を補正する補正回路とを有し、
    前記電圧制御部は、
    出力ノードの電圧を複数の分割用抵抗による抵抗分割を介して負帰還し、前記バイアス制御信号の電圧に比例する電圧を出力するアンプ回路と、
    前記アンプ回路の出力ノードから順に直列接続される第５抵抗および第６抵抗とを備え、
    前記バイアス電圧は、前記第５抵抗と前記第６抵抗の接続ノードから生成され、
    前記補正回路は、しきい値電圧の変動に基づいて変動する前記モニタ用トランジスタの電流を前記複数の分割用抵抗間のいずれかの接続ノードに流し込む構成となっていることを特徴とする高周波電力増幅用電子部品。
  4. 請求項３記載の高周波電力増幅用電子部品において、
    前記補正回路は、
    前記モニタ用トランジスタと、
    前記モニタ用トランジスタと第１カレントミラー回路を構成する電流転写用トランジスタと、
    前記電流転写用トランジスタのドレイン電流を、電流の向きを変えて出力する第２カレントミラー回路と、
    前記モニタ用トランジスタのドレインに一端が接続された第７抵抗と、
    前記第７抵抗の他端に接続された定電圧回路とを備え、
    前記第２カレントミラー回路からの出力電流が、前記複数の分割用抵抗間のいずれかの接続ノードに流し込まれる構成となっていることを特徴とする高周波電力増幅用電子部品。
  5. 請求項４記載の高周波電力増幅用電子部品において、
    前記補正回路は、さらに、
    前記モニタ用トランジスタのドレインとゲート間に接続される第８抵抗と、
    前記モニタ用トランジスタのゲートとソース間に接続される第９抵抗とを有することを特徴とする高周波電力増幅用電子部品。
  6. 複数段に従属接続され、初段に入力された高周波入力信号をバイアス制御信号に応じたゲインで増幅し、最終段より高周波出力信号を生成する複数段の増幅回路と、
    前記最終段の増幅回路に含まれ、増幅動作を行う第１トランジスタと、
    前記第１トランジスタに前記バイアス制御信号に応じたバイアス電圧を印加するバイアス電圧制御部と、
    前記初段の増幅回路に含まれ、増幅動作を行う第２トランジスタと、
    前記第２トランジスタに前記バイアス制御信号に応じたバイアス電流をカレントミラー回路によって供給するバイアス電流制御部と、
    前記高周波出力信号の出力電力を検出する電力検出回路と、
    前記電力検出回路の検出結果と、前記出力電力の値を外部から設定するための出力レベル指示信号とを比較して前記バイアス制御信号を制御するエラーアンプ回路と、
    前記出力電力の値が前記電力検出回路で十分に検出できないほど小さくなる範囲で、前記出力電力が固定値となるように前記バイアス制御信号を制御するプリチャージ回路と、
    前記第１トランジスタと同一のプロセス仕様からなるモニタ用トランジスタを含み、前記第１トランジスタと同様に前記モニタ用トランジスタにも発生したプロセス変動に伴う電気的特性の変化を検出し、この検出信号に基づいて前記第１トランジスタの前記バイアス電圧を補正する補正回路とを有することを特徴とする高周波電力増幅用電子部品。
  7. 請求項６記載の高周波電力増幅用電子部品において、
    前記第１トランジスタおよび前記モニタ用トランジスタは、ＭＩＳトランジスタであり、
    前記プロセス変動は、しきい値電圧の変動であることを特徴とする高周波電力増幅用電子部品。
  8. 請求項７記載の高周波電力増幅用電子部品において、
    前記バイアス電圧制御部は、
    負帰還構成によって前記バイアス制御信号の電圧に比例する電圧を出力するアンプ回路と、
    前記アンプ回路の出力ノードから順に直列接続される第１抵抗、第２抵抗および第３抵抗とを備え、
    前記バイアス電圧は、前記第２抵抗と前記第３抵抗の接続ノードから生成され、
    前記補正回路は、前記しきい値電圧の変動に基づいて変動する前記モニタ用トランジスタの電流を前記第１抵抗と前記第２抵抗の接続ノードに流し込む構成となっていることを特徴とする高周波電力増幅用電子部品。
  9. 請求項７記載の高周波電力増幅用電子部品において、
    前記バイアス電圧制御部は、
    出力ノードの電圧を複数の分割用抵抗による抵抗分割を介して負帰還し、前記バイアス制御信号の電圧に比例する電圧を出力するアンプ回路と、
    前記アンプ回路の出力ノードから順に直列接続される第５抵抗および第６抵抗とを備え、
    前記バイアス電圧は、前記第５抵抗と前記第６抵抗の接続ノードから生成され、
    前記補正回路は、前記しきい値電圧の変動に基づいて変動する前記モニタ用トランジスタの電流を前記複数の分割用抵抗間のいずれかの接続ノードに流し込む構成となっていることを特徴とする高周波電力増幅用電子部品。
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