JP5199535B2 - 平面型表示装置 - Google Patents

Description

この発明は、液晶表示装置、プラズマ表示装置、電子放出型表示装置、有機ELを用いた表示装置など平面型表示装置に関するものであり、特に色画素に対して色信号を供給する技術を改善したものである。

例えば、カラーデジタル信号を入力とする平面型表示装置には、１系統の映像信号（Ｒ,Ｇ,Ｂの色信号）が、クロック信号（CLK)に基づいて供給されている。Ｒ,Ｇ,Ｂの色信号は、画像位相が同じである。つまり、カラー画素の１つを見た場合、１点の画像が色分解されて、Ｒ,Ｇ,Ｂの色信号として作成されている。

一方平面型表示装置の画素配列を見た場合、１点で３原色を表現できないので、Ｒ,Ｇ,Ｂの画素が走査線（行）方向へ順番に配列され、この３色の画素の配列が繰り替えされている（例えば特許文献１を参照）。
特開平５−１０８０３２号公報

上記した３つの色信号と画素配列の関係は、空間周波数から見ると、各色信号の位相が１２０度ずれた画像として表示していることになる。また平面型表示装置では、１水平走査期間分のデータを、一括して１行の各画素に書き込んでいる。つまり、各画素に対応する画素画像データを、それぞれの画素の画素電極部にチャージしている。したがって、上述した１２０度のずれは、画像全体の解像度のずれとしても現れてくる。

このような平面型表示装置では、画面上で水平方向へ動く画像を表示した場合、色のにじみ等の画質劣化が生じる。またこの現象は、パネルサイズが大きくなるほど顕著となる。

そこでこの発明は、画素の配列に適合した色信号を得ることができ、画質向上を得られる平面型表示装置を提供することを目的とする。また画素の配列に適合したデジタル信号が入力した場合にも、このデジタル入力信号に対して、適切に対処することができる平面型表示装置を提供することを目的とする。

この発明に係る一実施の形態は、表示領域に２次元配列され、行方向に緑（Ｇ）を中心としてその両側に赤（Ｒ)、青（Ｂ)用の画素が繰り返し配列された画素群と、前記画素群の各行に配線された走査線群と、前記走査線群の各走査線を走査期間単位で選択するゲートドライブ回路と、前記画素群の各列に配線された信号線群と、前記信号線群に走査期間単位で信号を出力し、且つ対応する前記赤（Ｒ)、緑（Ｇ)、青（Ｂ)用の画素に供給するソースドライブ回路と、を有した平面型表示装置において、
並列赤（Ｒ）,緑（Ｇ）,青（Ｂ）の入力映像信号のＧ信号を基準の第1の色信号とし、他の２つの入力映像信号を第２と第３の色信号とし、前記第１の色信号に対してフィルタ処理を施し、前記第２の色信号の時間的にずれた複数のサンプルにそれぞれ係数を掛けて合成して第１の補間色信号を生成し、前記第３の色信号の時間的にずれた複数のサンプルにそれぞれ係数を掛けて合成して第２の補間色信号を生成する色信号補間回路と、前記色信号補間回路の入力側に前記色信号補間回路に入力される前記入力映像信号の入力配置を切り換える切換手段と、前記色信号補間回路から得られたフィルタ処理を施した前記第1の色信号、前記第１の補間色信号、前記第２の補間色信号を前記ソースドライブ回路に配列変更を行って供給する信号出力回路とを具備し、前記切換手段によって左右方向へのスキャンに対応させるように構成している。

上記の手段により、各画素には、その配列に対応した色信号が与えられるために、画像品位を向上することができる。画像全体の解像度が良好に維持される。画面上で水平方向へ動く画像を表示した場合、色のにじみ等の画質劣化を抑制できる。また画素の配列に適合したデジタル信号が入力した場合にも柔軟に対応できる。
また、Ｇ信号が高域で減衰されないとすると、映像は、映像信号が高域周波数になるほど、グリーンに近づく傾向が見られる。しかしＧ信号の高域特性もＲ，Ｂ信号の高域と同様な特性とすることで、映像信号の高域において、緑がかるような画質劣化を抑制している。

以下図面を参照して、この発明の実施の形態を説明する。

図１において、１００は液晶パネルであり、この液晶パネル１００のガラス基板１０５上には表示領域１１０が構築されている。表示領域１１０には、行方向に赤（Ｒ)、緑（Ｇ)、青（Ｂ)用の画素が繰り返し配列されている。複数の行が設けられており画素群を成している。さらに、画素群の各行には走査線L1,L2,L3,…が配線され、走査線群を構成している。さらに前記画素群の各列には信号線S1,S2,S3…が配線され、信号線群を構成している。

また配線基板（図示せず）には、走査線群の各走査線を走査期間単位で選択するゲートドライブ回路１２０、信号線群に走査期間単位で信号を出力するソースドライブ回路１３０が設けられている。

また表示領域１１０内には、走査線群の各走査線と信号線群の各信号線との各交差部に位置する画素に対して、走査線からの選択信号に応答して、信号線からの信号を与えるための画素スイッチ回路が設けられている。一部拡大図に示すように、符号１４０、１４１で示す部分が画素スイッチ回路を構成している。

ゲートドライブ回路１２０には、タイミング信号として水平同期信号H、垂直同期信号Vが供給されている。ソースドライブ回路１３０には、データを転送するためのクロック及び水平同期信号H、及びデータが供給されている。データは、データ出力回路２００から出力されたデジタル色信号である。

データ出力回路２００について説明する。このデータ出力回路２００は、色信号を補間する補間回路２１２を有する。この補間回路２１２は、赤（Ｒ）,緑（Ｇ）,青（Ｂ）の入力映像信号のいずれか1つの入力映像信号を基準の第1の色信号とし、他の２つの入力映像信号を第２と第３の色信号とし、前記第２の色信号の時間的にずれた複数のサンプルにそれぞれ係数を掛けて合成して第１の補間色信号を生成し、前記第３の色信号の時間的にずれた複数のサンプルにそれぞれ係数を掛けて合成して第２の補間色信号を生成する回路である。

入力端子２１１Ｒ,２１１Ｇ,２１１Ｂには、Ｒ,Ｇ,Ｂの入力映像信号が供給される。この入力映像信号は、補間回路２１２に供給される。補間回路２１２は、上記した第１の色信号（例えばＧ）と、第１の補間色信号（例えばＢ'）と、第２の補間色信号（例えばＲ'）とを出力する。この第１の色信号（Ｇ）、第１の補間色信号（Ｂ'）と、第２の補間色信号（Ｒ'）は信号選択回路２１３に供給され、順番に出力される。信号選択回路２１３から出力された、第１の色信号（Ｇ）、第１の補間色信号（Ｂ'）と、第２の補間色信号（Ｒ'）は、出力選択回路２１４に入力される。

出力選択回路２１４には、画素配列に対応した入力映像信号Ｒ,Ｇ,Ｂが遅延回路２１６等を介して入力することも可能である。この系統は、表示領域のカラー画素配列に対応した入力映像信号が入力された場合を考慮して、融通性を得るために設けている。遅延回路２１６を介して入力された入力映像信号Ｒ，Ｇ，Ｂは、シリーズ変換器２１６−１を介して、出力選択回路２１４に入力される。

出力選択回路２１４は、シリーズ変換器２１６−１からの信号、あるいは信号選択回路２１３からの出力信号のいずれか一方を選択して、ソースドライブ回路１３０に供給する。端子２１５に与えられる選択信号は、ユーザが必要に応じて入力するようにしてもよいし、また、自動的に入力されるようにしてもよい。自動の場合は、入力映像信号が画素対応タイプのものかどうかを判別する回路が設けられる。

２２０は、入力映像信号に同期した同期信号に同期してクロックＣＫ１,ＣＫ２を生成する位相ロックループ回路であり、ここでは、各種のタイミングパルスが生成されており、各回路で利用される。

後で別の実施の形態を説明するが、信号選択回路２１３、シリーズ変換器２１６−１は必ずしも必要ではない。したがって、本明細書では、信号選択回路２１３と、シリーズ変換器２１６−１と、出力選択回路２１４を含む大きな概念の回路を信号出力回路として定義する。

図２（Ａ）は、上記の補間回路２１２の動作例を説明するために示した説明図である。入力端子２１１Ｒ,２１１Ｇ,２１１Ｂには、並列ＲＧＢ信号が入力する。図２（Ａ)では、第１クロックＣＫ１で転送される並列ＲＧＢ信号３１１、３１２を（Ｒ0,Ｇ0,Ｂ0,）、（Ｒ1,Ｇ1,Ｂ1）、…として示している。

ここで、表示領域における画素配列が水平方向へＲ、Ｇ、Ｂ、Ｒ、Ｇ、Ｂ、…とシリーズに配列されているものとする。Ｇを基準にして、並列ＲＧＢ信号を、シリーズに配列すると、図２（Ａ）に示すように、シリーズＲＧＢ信号３１３は、Ｒ'０、Ｇ0、Ｂ'0、Ｒ'１、Ｇ１、Ｂ'１、…の配列となる。ただし、並列ＲＧＢ信号の各Ｒ,Ｇ,Ｂがそのままの利得でシリーズ配列されることはなく、この点は、後で説明する。また、この並列−シリーズ変換は物理的な画素配置に応じて行われる。

ここで、並列ＲＧＢ信号３１１，３１２からシリーズＧＢＲ信号３１３に配列変更を行った場合、以下の点が分かる。つまりＧ信号は基準であるから、各Ｇサンプルはそのままの利得を維持してもよい。しかし、Ｒ信号は、本来の位置からずれた位置で表示され、Ｂ信号も本来の位置からずれた位置で表示されることになる。この結果、並列ＲＧＢ信号時代のＲ信号、Ｂ信号をそのまま対応するシリーズ配列の画素に供給した場合、ＲＧＢ信号で表現される本来の色信号とは異なる色信号に変化する。 また、この並列シリーズ変換は、物理的な画素配置によって行われる。

そこで、なんらかの形でＲ信号、Ｂ信号の補正が必要となる。図２（Ｂ)は、その補正を行う回路であり、この回路が、図１の補間回路２１２の基本構成である。Ｒ信号は、遅延素子Ｄ11、Ｄ12の直列回路に入力され、Ｇ信号は遅延素子Ｄ21,Ｄ22の直列回路に入力され、Ｂ信号は遅延素子Ｄ31,Ｄ32の直列回路に入力される。遅延素子Ｄ12の入力側と出力側のＲ信号は、それぞれ1/3係数器２１、2/3係数器２２に入力されて利得制御され、加算器２５で加算され、Ｒ'信号となる。遅延素子Ｄ32の入力側と出力側のＢ信号は、それぞれ2/3係数器２３、1/3係数器２４に入力されて利得制御され、加算器２６で加算され、Ｂ'信号となる。Ｇ信号は、遅延素子Ｄ21,Ｄ22の直列回路からそのまま出力される。

Ｇ信号、Ｒ'信号、Ｂ'信号は、それぞれ利得制御回路を有したバランス調整回路２７で色バランスを調整され、セレクタ２８に入力される。このセレクタ２８は、図２（Ａ）に示したシリーズＲＧＢ信号３１３の配列を行うために、各Ｇ信号、Ｒ'信号、Ｂ'信号を選択導出する回路である。

図３には、上記した補間回路２１２でシリーズＲＧＢ信号を得る場合の計算式の例を示している。Ｇ信号の場合は、これが基準となるために（１×Ｇ０）、（１×Ｇ1)、…として得られる。Ｒ信号の場合は、{(2/3)Ｒ0 + (1/3)Ｒ1}、{(2/3)Ｒ1 + (1/3)Ｒ2}、…として得られる。Ｂ信号の場合は、{(1/3)Ｂ0 + (2/3)Ｂ1}、{(1/3)Ｂ1 + (2/3)Ｂ2}、…として得られる。このように、Ｒ信号、Ｂ信号に対しては、シリーズ配列された場合、物理的な配置位置が変更されたので、隣の画素の成分の影響を考慮している。

上記の処理は、補間演算処理であるが、フィルタリング処理により、上記したシリーズＲＧＢ信号を得ることも可能である。

図４は、上記補間回路２１２の他の例である。Ｒ信号処理回路４０１、Ｇ信号処理回路４０２、Ｂ信号処理回路４０３は、それぞれ同じ構成である。Ｒ信号処理回路４０１の構成から説明する。Ｒ信号は、0挿入回路１ａに供給される。ここではＲ信号のサンプル間に２つの０挿入が行われる。したがってここでのクロック周波数は、入力したＲ信号のためのクロック周波数より大きく、３倍のクロック周波数となる。０挿入回路１ａから出力された信号は、遅延素子１ｂ、１ｃ、１ｄ、１ｅ、１ｆの直列回路に入力される。遅延素子１ｂ、１ｃ、１ｄ、１ｅ、１ｆの出力は、それぞれ乗算器１ｇ、１ｈ、１ｉ、１ｊ、１ｋにて係数メモリ１ｍからの係数と乗算される。乗算結果は、合成回路１ｌにて合成され、サンプル回路１ｎに入力される。サンプル回路１ｎは、Ｒ’信号が存在すべき位相で、Ｒ'信号を出力する。

Ｇ信号処理回路４０２、Ｂ信号処理回路４０３も上記したＲ信号処理回路４０１と構成は同じであるから、具体的な説明は省略する。Ｇ信号処理回路４０２においては、合成回路２ｌからの合成出力は、サンプル回路２ｎに入力される。そしてサンプル回路２ｎは、Ｇ信号が存在すべき位相でＧ信号を出力する。Ｂ信号処理回路４０３においては、合成回路３ｌからの合成出力は、サンプル回路３ｎに入力される。そしてサンプル回路３ｎは、Ｂ'信号が存在すべき位相でＢ'信号を出力する。

図５には、上記した各信号処理回路４０１，４０２，４０３のフィルタリング処理を説明するために、サンプルデータが処理される様子を示している。Ｒ信号のサンプルの間には、１２０度位相間隔で、０が挿入されている。このＲ信号が上記したフィルタリング処理を受けると、係数値の設定により、ゲイン制御を受けるとともに、位相も制御されることになる。Ｇ信号、Ｂ信号も同様にゲイン制御及び位相制御を受ける。そして、サンプル回路１ｎ、２ｎ、３ｎにおいて、Ｒ’信号、Ｇ信号、Ｂ'信号の出力タイミング（位相）を設定することにより、先の実施形態と同様なシリーズＲＧＢ信号を得ることができる。

このフィルタ出力に対しても、ＲＧＢ間のバランスを得るために、利得制御回路を設けてもよい。

図６には、さらにこの発明の他の実施の形態を示している。図２は、Ｇ，Ｒ，Ｂ，Ｇ，Ｒ，Ｂ、…の画素配列の順序に対応する回路であるが、図６は、Ｒ，Ｇ，Ｂ、Ｒ，Ｇ，Ｂ，…の画素配列の順序に対応する回路である。

Ｒ信号は、遅延素子６１１，６１２，６１３の直列回路に入力される。Ｇ信号は遅延素子６１４、６１５の直列回路に入力される。Ｂ信号が遅延素子６１６、６１７の直列回路に入力される。遅延素子６１３の入力側と出力側の信号が、それぞれ係数器６２１、６２２で利得制御された後、加算器６２３で加算され、バランス調整回路２７に入力される。遅延素子６１５の出力は直接バランス調整回路２７に入力されている。又遅延素子６１７の入力側と出力側の信号が、それぞれ係数器６２４、６２５で利得制御された後、加算器６２６で加算され、バランス調整回路２７に入力される。

３つの信号Ｒ',Ｇ’,Ｂ'は、セレクタ２８により順番に選択出力されシリーズＲＧＢ信号となり出力される。この回路においても図２、図３で説明した処理と同様な結果を得ることができる。

この発明では上記の実施形態に限定されるものではない。Ｒ',Ｂ'信号を得るときの係数値は、上記に限定されない。表示領域の画素配列に応じて係数値は、任意に変更してもよい。さらにまた、画素配列やスキャン方向に応じて係数値を切換られるようにしてもよい。また上記の説明ではＧ信号を基準として考えたが、これに限定されるものではなく、Ｒ或いはＢ信号を基準にしてもよいことは勿論のことである。

図３の例は、左から右にスキャンが行われ、Ｂ、Ｇ、Ｒの順序で画素が配列されている例を示した。しかし右から左にスキャンが行われる場合もある。このときは、Ｒ、Ｇ、Ｂの画素配置となる。この場合は、図７に示すような演算が各画素に施されることになる。

図３と図７に示した計算式を比べると、左から右方向へのスキャンと、右から左方向へスキャンの両方に対応できる装置を構築することが可能である。

その１つの手法として、画素に対する係数を切換ら得るようにする方法がある。つまり図７と図３の計算式の両方が得られるように構成するのである。

第２の手法としては、補間回路２１２に入力する画素の配置を切換えられるようにする。そのために例えば、図２（Ｂ）に示した回路の入力部に切換回路を設けるのである。そして、図８（Ａ）に示すＲ系列と、Ｂ系列の配置状態を、図８（Ｂ）に示すような状態にＲ系列とＢ系列を入れ替えることができるようにする。このようにすると、左から右方向スキャンのパネルでも、右方向から左方向へスキャンするパネルでも対応できる回路を得ることができる。

さらにスキャン方向の両方に必要な複数回路を持ち、その複数回路の出力を任意に選択する第３の手法であってもよい。

この発明は、上記の実施形態に限定されるものではない。

図９以後は、さらにこの発明の他の実施の形態を説明する図である。以下に説明する実施の形態はさらに上述した実施の形態に対して優れた機能を含む構成である。まず、以下に説明する実施形態の技術的な背景について説明する。

先の実施形態（図２、図３、図４）に示した例では、線形補間により得た画素（映像と称してもよい）は、高域では減衰しているが、補間しない画素（映像）は高域で減衰していない。つまり、Ｒ’、Ｂ’信号は、高域で減衰を受けているが、Ｇ信号は、高域で減衰されていない。この結果、映像は、映像信号が高域周波数になるほど、グリーンに近づく傾向が見られる。つまり、高域周波数において、色再現性が劣ってくる。

そこで、以下の実施形態では、Ｒ，Ｇ，Ｂ信号のそれぞれが、平等に高域制限を受けた信号となるように処理する。つまり、Ｒ信号およびＢ信号が線形補間により受けた高域減衰と同じように、Ｇ信号にも高域減衰を与える。つまり、補間回路２１２内において、Ｇ信号が低域通過フィルタを介して取り出される構成とする。

図９を参照して、Ｒ，Ｇ，Ｂ信号が線形補間される際の状態を説明する。図９には、上段に入力信号を示し、下段に補間信号を示している。３色同時入力信号（Ｒ０，Ｇ０，Ｂ０）、（Ｒ１，Ｇ１，Ｂ１）、（Ｒ２，Ｇ２，Ｂ２）、……、は、それぞれの色信号が、下段に示すように、３倍の周波数のサンプル信号に変換される。即ちＲ信号は、時間方向へ、Ｒ０，Ｒ０ａ，Ｒ０ｂ，Ｒ１，Ｒ１ａ，Ｒ１ｂ，Ｒ２，Ｒ２ａ，Ｒ２ｂ，…と変換され、Ｇ信号は、時間方向へ、Ｇ０，Ｇ０ａ，Ｇ０ｂ，Ｇ１，Ｇ１ａ，Ｇ１ｂ，Ｇ２，Ｇ２ａ，Ｇ２ｂ，…と変換され、Ｂ信号は、時間方向へ、Ｂ０，Ｂ０ａ，Ｂ０ｂ，Ｂ１，Ｂ１ａ，Ｂ１ｂ，Ｂ２，Ｂ２ａ，Ｂ２ｂ，…と変換される。ここで、図の点線で囲む位置のＲ，Ｇ，Ｂ信号は、それぞれ、
Ｒｎａ＝（２×Ｒｎ＋Ｒ（ｎ＋１））／３
Ｇｎａ＝（２×Ｇｎ＋Ｇ（ｎ＋１））／３
Ｂｎａ＝（２×Ｂｎ＋Ｂ（ｎ＋１））／３
Ｒｎｂ＝（Ｒｎ＋２×Ｒ（ｎ＋１））／３
Ｇｎｂ＝（Ｇｎ＋２×Ｇ（ｎ＋１））／３
Ｂｎｂ＝（Ｂｎ＋２×Ｂ（ｎ＋１））／３
と表される。第１の実施の形態では、図３で示したように、
Ｒ’０＝（２×Ｒ０＋Ｒ（０＋１））／３
Ｇ’０＝Ｇ０
Ｂ’０＝（Ｂ０＋２×Ｂ（０＋１））／３
Ｒ’１＝（２×Ｒ１＋Ｒ（１＋１））／３
Ｇ’１＝Ｇ１
Ｂ’１＝（Ｂ１＋２×Ｂ（１＋１））／３
Ｒ’２＝（２×Ｒ２＋Ｒ（２＋１））／３
Ｇ’２＝Ｇ２
Ｂ’２＝（Ｂ２＋２×Ｂ（２＋１））／３
のように、選択された。したがって、Ｇ信号に関しては高域成分がそのまま維持されている。

そこで、この実施の形態では、色信号に対してさらにフィルタリングを行うもので、図１０に示すように実施する。即ち、上段は、図９の下段の補間信号と同じである。この補間信号に対して係数をかけて、第２次の補間信号を得る場合以下のように演算する。

即ち、図１０のＲ’０ｂ、Ｇ’０ｂ，Ｂ’０ｂの信号を得る場合、
Ｒ’０ｂ＝（（Ｒ０ａ）／４）＋（（Ｒ０ｂ）／２）＋（Ｒ１）／４
Ｇ’０ｂ＝（（Ｇ０ａ）／４）＋（（Ｇ０ｂ）／２）＋（Ｇ１）／４
Ｂ’０ｂ＝（（Ｂ０ａ）／４）＋（（Ｂ０ｂ）／２）＋（Ｂ１）／４
の計算が行われる。

また図１０のＲ’１、Ｇ’１，Ｂ’１の信号を得る場合、
Ｒ’１＝（（Ｒ０ｂ）／４）＋（（Ｒ１）／２）＋（Ｒ１ａ）／４
Ｇ’１＝（（Ｇ０ｂ）／４）＋（（Ｇ１）／２）＋（Ｇ１ａ）／４
Ｂ’１＝（（Ｂ０ｂ）／４）＋（（Ｂ１）／２）＋（Ｂ１ａ）／４
の計算が行われる。

また図１０のＲ’１ａ、Ｇ’１ａ，Ｂ’１ａの信号を得る場合、
Ｒ’１ａ＝（（Ｒ１）／４）＋（（Ｒ１ａ）／２）＋（Ｒ１ｂ）／４
Ｇ’１ａ＝（（Ｇ１）／４）＋（（Ｇ１ａ）／２）＋（Ｇ１ｂ）／４
Ｂ’１ａ＝（（Ｂ１）／４）＋（（Ｂ１ａ）／２）＋（Ｂ１ｂ）／４
の計算が行われる。

上記の計算結果の中で、Ｂ’０ｂ、Ｇ’１、Ｒ’１ａが採用されるものとする。すると、これらの信号は、
Ｂ’０ｂ＝（４×Ｂ０＋８×Ｂ１）／１２
Ｇ’１ ＝（１０×Ｇ１＋Ｇ０＋Ｇ２）／１２
Ｒ’１ａ＝（８×Ｒ１＋４×Ｒ２）／１２
である。この式に注目した場合、
Ｂ’０ｂは、
Ｂ’０ｂ＝（（Ｂ０＋２×Ｂ１）／３）となり、これは、図３、図９で説明した
Ｂｎｂ＝（Ｂｎ＋２×Ｂ（ｎ＋１））／３と同じ内容である。

また、Ｒ’１ａは、
Ｒ’１ａ＝（２×Ｒ１＋Ｒ２）／３となり、これは、図３、図９で説明した
Ｒｎａ＝（２×Ｒｎ＋Ｒ（ｎ＋１））／３と同じ内容である。

一方、Ｇ’１ は、図３、図９で説明したＧ７１＝Ｇ１に対して、
Ｇ’１ ＝（１０×Ｇ１＋Ｇ０＋Ｇ２）／１２であり、フィルタリングされている。

したがって、補間出力に対して、図１０に示したような第２次のフィルタリング処理を行うことで、Ｇ信号の高域特性もＲ，Ｂ信号の高域と同様な特性とすることができる。つまり、映像信号の高域において、緑がかるような画質劣化が抑制される。

図１１（Ａ）には、図１０で説明した補間処理を実現するための回路構成例を示している。

Ｒ信号処理回路１１−Ｒ、Ｇ信号処理回路１１−Ｇ、Ｂ信号処理回路１１−Ｂは同じ構成であるから、Ｒ信号処理回路１１−Ｒのみを代表して詳しく示している。

Ｒ信号は、遅延素子Ｄ１１、Ｄ１２の直列回路に入力される。遅延素子Ｄ１１の出力と遅延素子Ｄ１２の出力とはそれぞれ係数器４１、４２で増幅されたあと、加算器４３で加算され、位相調整機能付きサンプリング回路（パラレルシリアル変換器）４７に入力される。また遅延素子Ｄ１１の出力と遅延素子Ｄ１２の出力とはそれぞれ係数器４４、４５で増幅されたあと、加算器４６で加算され、位相調整機能付きサンプリング回路（パラレルシリアル変換器）４７に入力される。位相調整機能付きサンプリング回路４７の出力は、フィルタ回路３０に入力される。

位相調整機能付きサンプリング回路４７の出力は、図１１（Ｂ）に示すような配列となり、フィルタ回路３０に入力される。フィルタ回路３０では、例えば、３つのサンプル出力に対して、係数(1/4),(1/2),(1/4)を乗算し、乗算出力を加算することで最終出力を得ている。このフィルタ回路３０から得られるデータが、図１０で説明したようなデータとなる。各Ｒ信号処理回路１１−Ｒ、Ｇ信号処理回路１１−Ｇ、Ｂ信号処理回路１１−Ｂの出力がセレクタ４９に入力される。

図１２はさらにこの発明の他の実施の形態である。図４に示した実施の形態に比べてフィルタ部Ｒ−Ｆの遅延素子が増大した点と、図４の例に比べて係数が異なる点である。つまり遅延素子１ｂ、１ｃ、１ｄ、１ｋ、１ｍ、１ｎ、１ｏが直列接続されている。各遅延素子１ｂ、１ｃ、１ｄ、１ｋ、１ｍ、１ｎ、１ｏの出力が、乗算器１ｅ，１ｆ，１ｇ，１ｐ，１ｑ，１ｒ，１ｓに供給される。そして乗算器１ｅ，１ｆ，１ｇ，１ｐ，１ｑ，１ｒ，１ｓには、それぞれ、係数（1/12）、（4/12）、（8/12）、（10/12）、（8/12）、（4/12）、（1/12）が入力されている。乗算器１ｅ，１ｆ，１ｇ，１ｐ，１ｑ，１ｒ，１ｓの出力は、合成回路１ｈに入力されて合成される。合成回路１ｈの出力は、サンプル回路１ｊに入力される。サンプル回路１ｊでは、Ｒ信号のデータがサンプルされて導出される。

Ｇ信号の処理系統においても、０挿入回路２ａの後段に、上記したフィルタ部Ｒ−Ｆと同じ構成のフィルタ部Ｇ−Ｆが設けられ、またＢ信号の処理系統においても、０挿入回路３ａの後段に、上記したフィルタ部Ｒ−Ｆと同じ構成のフィルタ部Ｂ−Ｆが設けられている。

図１３は上記した図１２の実施形態の動作を説明するために示した図である。Ｒ０，Ｒ１，Ｒ２、…の間には、ゼロ挿入が行われ、時間方向へ、Ｒ０，０，０，Ｒ１，０，０，Ｒ２，０，０，Ｒ３，０，０、…の配列となる。またＧ信号は、時間方向へ、Ｇ０，０，０，Ｇ１，０，０，Ｇ２，０，０，Ｇ３，０，０、…の配列となる。またＢ信号は、時間方向へ、Ｂ０，０，０，Ｂ１，０，０，Ｂ２，０，０，Ｂ３，０，０、…の配列となる。

ここで、Ｇ信号を中心の位相として、１クロック前の位相位置の信号としてＢ信号、１クロック後の位相位置の信号としてＲ信号を利用するものとする。各信号のフィルタリング結果は、図１３に示す太線で囲む信号とその対応数式のようになる。この数式から明らかなように、Ｒ，Ｂ信号に対するフィルタリング結果は、先に説明した演算結果と同じ結果が得られる。またＧ信号に関しては、Ｇ’１の場合、（１０×Ｇ１＋Ｇ０＋Ｇ２）／１２という結果が得られる。上記の実施形態においても、図１１で示した実施の形態と同じ効果が得られる。

図１４には、図１で示した構成のさらにまた他の実施の形態を示している。図１に示した回路構成と同一部分には、同一符号を付して説明は省略する。図１で用いた信号選択回路２１３、シリーズ変換器２１６−１を必要としない構成である。

入力端子２１１Ｒ、２１１Ｇ、２１１Ｂには、Ｒ，Ｇ，Ｂの入力映像信号が供給される。この入力映像信号は補間回路２１２に供給される。補間回路２１２は、上記した第１の色信号（例えばＧ）と、第１の補間色信号（例えばＢ'）と、第２の補間色信号（例えばＲ'）とを出力する。この第１の色信号（Ｇ）、第１の補間色信号（Ｂ'）と、第２の補間色信号（Ｒ'）は出力選択回路２１４に入力される。

出力選択回路２１４には、画素配列に対応した入力映像信号Ｒ,Ｇ,Ｂが遅延回路２１６を介して直接入力することも可能である。この系統は、表示領域のカラー画素配列に対応した入力映像信号が入力された場合を考慮して、融通性を得るために設けている。

出力選択回路２１４は、遅延回路２１４からの直接信号、あるいは補間回路２１２からの出力信号のいずれか一方を選択して、ソースドライブ回路１３０に供給する。端子２１５の選択信号は、ユーザが必要に応じて入力するようにしてもよいし、また、自動的に入力されるようにしてもよい。自動の場合は、入力映像信号が画素対応タイプのものかどうかを判別する回路が設けられる。

出力選択回路２１４から出力された、第１の色信号（Ｇ）、第１の補間色信号（Ｂ'）と、第２の補間色信号（Ｒ'）は、それぞれソースドライブ回路１３０の対応するＲ，Ｇ，Ｂ用のシフトレジスタに入力される。

２２０は、入力映像信号に同期した同期信号に同期してクロックＣＫ１,ＣＫ２を生成する位相ロックループ回路であり、ここでは、各種のタイミングパルスが生成されており、各回路で利用される。

図１５（Ａ）は、この発明のさらにまた他の実施の形態を説明するための画素配列処理の様子を示している。そして、図１５（Ｂ）は、この画素配列処理を実現するための回路であり、図６で示した構成の変形例である。図６に示した回路構成と同一部分には、同一符号を付して説明は省略する。図６においては、Ｇ信号、Ｒ'信号、Ｂ'信号は、セレクタに入力されシリーズＲＧＢ信号の配列を行っていた。しかし、必ずしもシリーズＲＧＢにする必要がないので、セレクタを削除してもよい。

この場合、Ｇ信号、Ｒ'信号、Ｂ'信号はそれぞれ利得制御回路を有したバランス調整回路２７で色バランスを調整され、並列でＲ’、Ｇ、Ｂ’信号が出力される。このＲ’、Ｇ、Ｂ’信号は、それぞれ、ソースドライブ回路１３０の対応するＲ，Ｇ，Ｂ用レジスタに入力される。

図１６には、この発明のさらにまた他の実施の形態を示している。セレクタ１６１１は、並列に入力するＲＧＢ信号を、クロックＣＫ２によりシリーズのＲＧＢ信号に変換する。セレクタ１６１１の出力は、遅延素子１６１２−１６１６の直列回路に入力される。遅延素子１６１２の出力と、遅延素子１６１５の出力は、係数器１６１９、１６２０により増幅されて、加算器１６２１に入力される。この加算器１６２１の出力は、タイミング調整用の遅延素子１６２２を介して、ラッチ回路１６２７に入力される。

また遅延素子１６１３の出力と、遅延素子１６１６の出力は、係数器１６２３、１６２４により増幅されて、加算器１６２５に入力される。この加算器１６２５の出力は、タイミング調整用の遅延素子１６２６を介して、ラッチ回路１６２７に入力される。

また遅延素子１６１４の出力は、係数器１６１７を介して、遅延素子１６１８に入力され、この遅延素子１６１８の出力がラッチ回路１６２７に入力される。

図１７には、図１６の回路の動作を説明するために、各部の信号の状態を示している。セレクタ１６１１から出力されたＲＧＢ信号は、遅延素子１６１２−１６１６で順次遅延されている。各遅延素子の出力において、図において、点線で囲む信号が、それぞれ係数器で増幅された後、加算される。そして、クロックＣＫ１のサンプリングレートで、ＲＧＢの補正信号が、ラッチ回路１６２７を介して取り出される。

図１１で示した回路は、最終的に出力するＲＧＢ信号がシリーズに変換された。しかし、図１８の実施の形態では、最終的に出力するＲＧＢ信号が並列である。位相調整機能付きサンプリング回路５０は、ＲＧＢ信号を並列に出力するために、各信号の位相調整を行なう回路である。他の部分は、図１１と同じ構成であるから、図１１と同一部分には、同一符号を付して説明は省略する。

図１９には、図１８に示した並列シリアル変換器４７の入力信号と、出力信号の様子を示している。係数器と加算器により演算処理された、３つの信号が並列シリアル変換器４７に入力する。この３つの信号は、シリーズに変換されて出力される。そして、フィルタ回路３０でフィルタリング処理を受けて、位相調整機能付きサンプリング回路５０に入力される。位相調整機能付きサンプリング回路５０では、並列入力した各信号の中から、適切なサンプル信号を取り出し、ソースドライブ回路に供給する。

図２０は、さらにこの発明の他の実施の形態である。この実施の形態は、図４に示した実施形態の変形である。図４の実施の形態では、ＲＧＢ信号が、それぞれＲ信号処理回路４０１、Ｇ信号処理回路４０２、Ｂ信号処理回路４０３内で適切な位相となるように位相調整した。しかし、図２０の例では、Ｒ信号処理回路４０１、Ｇ信号処理回路４０２、Ｂ信号処理回路４０３の外に、位相調整機能付きサンプリング回路５０−１を設けている。そして、並列ＲＧＢ信号を取り出している。

図２１は、さらにこの発明の他の実施の形態である。この実施の形態は、図１２に示した実施形態の変形である。図１２の実施の形態ではフィルタ部Ｒ−Ｆ，Ｇ−Ｆ，Ｂ−Ｆにそれぞれ出力信号の位相を整えるサンプル回路が設けられていた。しかし図２１の実施の形態では、フィルタ部Ｒ−Ｆ，Ｇ−Ｆ，Ｂ−Ｆ内のサンプル回路は省略されている。そして、位相調整機能付きサンプリング回路５０−２を設け、並列ＲＧＢ信号を取り出している。図２２には、位相調整機能付きサンプリング回路５０−２内の信号の様子を示している。位相調整機能付きサンプリング回路５０−２に入力した各色信号は、位相調整を受ける。位相調整を受けた各色信号は、必要とする３色信号が、同じ位相となるように配置される。同じ位相の３つの信号がサンプルして取り出される。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

この発明が適用された平面型表示装置の構成を示す説明図。 図１の補間回路の動作説明と具体的構成例を示す図。 図２の演算処理部の動作を説明するために示した動作説明図。 図１の補間回路の他の実施形態の構成例を示す図。 図４の回路の動作を説明するために示した動作説明図。 図２の補間回路のさらに他の実施形態の構成例を示す図。 図２の補間回路のさらにまた他の実施形態の構成例を示す図。 この発明の装置のさらに他の実施の形態を説明するために示した説明図。 この発明の装置のまた他の実施の形態における補間処理を説明するために示した説明図。 図９の続きを示す説明図。 図９、図１０の補間処理を実行するこの発明の装置の他の実施の形態を説明するために示した説明図。 この発明の装置のさらにまた他の実施の形態を説明するために示した説明図。 図１２の装置の補間処理の動作を説明するために示した説明図。 この発明のさらにまた他の実施の形態における平面型表示装置の構成例を説明するために示した説明図。 この発明の装置のさらにまた他の実施の形態における補間回路の動作説明と具体的構成例を説明するために示した説明図。 この発明の装置のさらにまた他の実施の形態における補間回路の構成例を説明するために示した説明図。 図１６の回路の動作を説明するために示した説明図。 この発明の装置のさらにまた他の実施の形態における補間回路の動作説明と具体的構成例を説明するために示した説明図。 図１８の回路の動作を説明するために示した説明図。 この発明の装置のさらにまた他の実施の形態における補間回路の構成例を説明するために示した説明図。 この発明の装置のさらにまた他の実施の形態における補間回路の構成例を説明するために示した説明図。 図２１の回路の動作を説明するために示した説明図。

符号の説明

１１０…表示領域、１２０…ゲートドライブ回路、１３０…ソースドライブ回路、２１２…補間回路、２１３…信号選択回路、２１４…出力選択回路。

Claims (4)

1. 表示領域に２次元配列され、行方向に緑（Ｇ）を中心としてその両側に赤（Ｒ)、青（Ｂ)用の画素が繰り返し配列された画素群と、
   前記画素群の各行に配線された走査線群と、
   前記走査線群の各走査線を走査期間単位で選択するゲートドライブ回路と、
   前記画素群の各列に配線された信号線群と、
   前記信号線群に走査期間単位で信号を出力し、且つ対応する前記赤（Ｒ)、緑（Ｇ)、青（Ｂ)用の画素に供給するソースドライブ回路と、
   を有した平面型表示装置において、
   並列赤（Ｒ）,緑（Ｇ）,青（Ｂ）の入力映像信号のＧ信号を基準の第1の色信号とし、他の２つの入力映像信号を第２と第３の色信号とし、前記第１の色信号に対してフィルタ処理を施し、前記第２の色信号の時間的にずれた複数のサンプルにそれぞれ係数を掛けて合成して第１の補間色信号を生成し、前記第３の色信号の時間的にずれた複数のサンプルにそれぞれ係数を掛けて合成して第２の補間色信号を生成する色信号補間回路と、
   前記色信号補間回路の入力側に前記色信号補間回路に入力される前記入力映像信号の入力配置を切り換える切換手段と、
   前記色信号補間回路から得られたフィルタ処理を施した前記第1の色信号、前記第１の補間色信号、前記第２の補間色信号を前記ソースドライブ回路に配列変更を行って供給する信号出力回路と
   を具備し、前記切換手段によって左右方向へのスキャンに対応させるように構成した平面型表示装置。
2. 前記Ｒ，Ｇ，Ｂの入力映像信号の各サンプルの間に２つの補間サンプルを得るために、Ｇｎ信号を位相の中心とし，ｎを整数として、
   Ｇｎより１クロック遅れた位相の位置に
   Ｒｎａ＝（２／３）×Ｒｎ＋（１／３）Ｒ（ｎ＋１）
   Ｇｎａ＝（２／３）×Ｇｎ＋（１／３）Ｇ（ｎ＋１）
   Ｂｎａ＝（２／３）×Ｂｎ＋（１／３）Ｂ（ｎ＋１）
   の演算出力を得る手段と、
   Ｇｎより１クロック進んだ位相の位置に、
   Ｒ（ｎ−１）ｂ＝（１／３）Ｒ（ｎ−１）＋（２／３）Ｒｎ
   Ｇ（ｎ−１）ｂ＝（１／３）Ｇ（ｎ−１）＋（２／３）Ｇｎ
   Ｂ（ｎ−１）ｂ＝（１／３）Ｂ（ｎ−１）＋（２／３）Ｂｎ
   の演算出力を得る手段と、
   Ｇｎの位相位置に
   Ｇｎ＝Ｇｎを得る手段と、
   前記Ｇｎの位相の信号に対して
   （１／４）Ｇ（ｎ−１）ｂ＋（１／２）Ｇｎ＋（１／４）Ｇｎａのフィルタリング処理を行い、（（１０×Ｇｎ＋Ｇ（ｎー１）＋Ｇ（ｎ＋１））／１２）の演算出力を得る手段を少なくとも具備した請求項１記載の平面型表示装置。
3. 前記信号出力回路は、この信号出力回路の状態により、前記赤（Ｒ）,緑（Ｇ）,青（Ｂ）の入力映像信号を直接的に前記ソースドライブ回路に供給する
   請求項１記載の平面型表示装置。
4. 前記信号出力回路には、入力選択切換え端子が設けられている請求項３記載の平面型表示装置。

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