JP5183861B2 - 小ロットサイズ基板キャリアを使用する方法および半導体デバイス製造施設 - Google Patents
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Description
2003年8月28日に出願された「Methodand Apparatus for Using Substrate Carrier Movement to Actuate Substrate CarrierDoor Opening/Closing」と題する米国特許出願第10/650,312号(代理人ドケット第6976号);
2003年8月28日に出願された「Methodand Apparatus for Unloading Substrate Carriers from Substrate Carrier TransportSystems」と題する米国特許出願第10/650,481号(代理人ドケット第7024号);
2003年8月28日に出願された「Methodand Apparatus for Supplying Substrate to Processing Tool」と題する米国特許出願第10/650,479号(代理人ドケット第7096号);
2002年8月31日に出願された「EndEffector Having Mechanism For Reorienting A Wafer Carrier Between Vertical AndHorizontal Orientations」と題する米国特許出願第60/407,452号(代理人ドケット第7097/L号);
2002年8月31日に出願された「WaferLoading Station with Docking Grippers at Docking Stations」と題する米国特許出願第60/407,337号(代理人ドケット第7099/L号);
2003年8月28日に出願された「SubstrateCarrier Door having Door Latching and Substrate Clamping Mechanism」と題する米国特許出願第10/650,311号(代理人ドケット第7156号);
2003年8月28日に出願された「SubstrateCarrier Handler That Unloads Substrate Carriers Directly From a Moving Conveyor」と題する米国特許出願第10/650,480号(代理人ドケット第7676号);
2004年1月26日に出願された「Methodand Apparatus for Transporting Substrate Carriers」と題する米国特許出願第10/764,982号(代理人ドケット第7163号);
2004年1月26日に出願された「OverheadTransfer Flange and Support for Suspending Substrate Carrier」と題する米国特許出願第10/764,820号(代理人ドケット第8092号);
2003年1月27日に出願された「Apparatusand Method for Storing and Loading Wafer Carriers」と題する米国特許出願第60/443,115号(代理人ドケット第8202号);
2004年11月12日に出願された「Calibrationof High Speed Loader to Substrate Transport System」と題する米国特許出願第10/987,956号(ドケット第8158号);及び
2003年11月13日に出願された「Apparatusand Method for Transporting Substrate Carriers Between Conveyors」と題する米国特許出願第60/520,035号(ドケット第8195/L号)。
従来の半導体デバイス製造施設では、基板が、通常、キャリア当たり25個の基板を保持する基板キャリアで搬送される。このようなケースでは、製造施設は、基板25個のロットサイズを使用すると言える。
ロット処理時間(LPT)は、1つのロット内の各基板(例えば、標準的なロットサイズについては25個の基板)を処理するのに必要な時間である。ロット処理時間は、例えば、各基板をその基板キャリアから処理ツールの処理チャンバーへ移送し、基板を処理し、次いで、基板をその基板キャリアへ戻すのに必要な時間を含む。通過時間(TT)とは、1つのロット(例えば、基板キャリア)を1つの処理ツールから別の処理ツールへ移送するのに必要な時間(例えば、基板キャリアが第1のツールで閉じたときと、第2のツールで開いたときとの間の時間)を指す。
前記式から、固定の通過時間に対して、サイクル時間は、ロットサイズと共に長くなることが明らかである(ロット内の各基板は、一般に、そのロットを次の処理ツールへ移送できるまでに、そのロット内の他の全ての基板が処理されるのを待機しなければならないからである)。従って、小さなロットサイズ(例えば、少数の基板しか保持しない基板キャリア)を使用することにより、通過時間が著しく増加しない限り、サイクル時間を減少することができる。通過時間を増加せずに、1基板のロットサイズ(例えば、1個の基板しか保持しない基板キャリア)を使用することにより、サイクル時間を最小にすることができる。というのは、次の処理ステップのための新たな処理ツールへ搬送されるまで他の基板の処理を待機しなければならない基板がないからである。
=2日+10日+2日
=14日
しかしながら、単一基板ロットサイズを使用し且つ通過時間を固定に保つと仮定すれば、1基板ロットに対する最小サイクル時間(CTMIN1)は、次のようになる。
=2日+0日+2日
=4日
従って、単一基板ロットサイズを使用することで、最小サイクル時間は、73%減少される。
上述したように、フル稼働の製造施設については、WIPを減少すると、資本及び製造コストが下がる。しかしながら、WIPの減少は、半導体デバイス製造設備にリスクを課することもある。例えば、製造ライン内の処理ツールが非稼動になると(例えば、装置の故障や、定期的な保守又は清掃等により「ゴー・ダウン」すると)、WIPは、非稼動ツールが稼動状態になる(例えば、「バックオンライン」にもっていかれる)まで、継続工場生産高を許すに充分な基板一時収納作用を与えることができる。一方、不充分なWIPは、製造ラインをアイドル状態に入れてしまうことがある。
図1は、大及び小ロットサイズの基板キャリアに対し半導体デバイス製造施設(FAB)のサイクル時間又はWIP・対・施設の生産高を例示するグラフである。図1を参照すれば、曲線100は、大ロットサイズの基板キャリアを搬送するように構成された典型的な半導体デバイス製造施設に対するサイクル時間又はWIP・対・施設の生産高を示す。曲線102は、本発明により小ロットサイズの基板キャリアを搬送するように構成された半導体デバイス製造施設に対するサイクル時間又はWIP・対・施設の生産高を示す。
図2は、本発明により設けられた小ロットサイズ(SLS)半導体デバイス製造施設200を例示する概略図である。図2を参照すれば、SLS施設200は、小ロットサイズ基板キャリアを複数の処理ツール204へ配送するように適応される高速基板キャリア搬送システム202を備えている。WIPをローカル蓄積するために各処理ツール204又はその付近にはローカル蓄積部又は一時収納部206が設けられている。又、付加的なボリューム蓄積部又は一時収納部208が設けられてもよい(例えば、製造中に生じるWIPのピークを受け入れると共にWIPを長期間蓄積するためのボリュームストック部)。
減少されたサイクル時間は、半導体デバイス製造施設のリソグラフィー部分(ベイ)にとって特に効果的である。図3は、本発明により設けられた小ロットサイズリソグラフィーベイ300を例示する上面図である。図3を参照すれば、リソグラフィーベイ300は、湿式清掃処理ツール302と、乾式剥離処理ツール304と、複数の計測及び検査ツール306−312と、複数のパターン化ツール314−328とを備えている。他の個数及び/又は形式の湿式清掃、乾式剥離、計測及び検査、及び/又はパターン化ツールが使用されてもよいことに注意されたい。例えば、個別の計測及び検査ツールが使用されてもよい。
図4は、小ロットサイズリソグラフィーベイ300を動作する方法400を例示するフローチャートである。図4を参照すれば、ステップ401において、基板が大ロットサイズ搬送システム338を経て小ロットサイズリソグラフィーベイ300へ配送される。例えば、大ロットサイズ搬送システム338は、25個の基板を各々保持する基板キャリアをストッカー332−334へ配送することができる。次いで、ストッカー332−334は、大ロットサイズのキャリアから小ロットサイズのキャリアへ(例えば、25個の基板を保持するキャリアから、1個、2個、3個、4個、5個、6個、等々の基板を保持するキャリアへ)基板を移送することができる。
Claims (16)
- 半導体デバイス製造施設において小ロットサイズ基板キャリアを使用する方法であって、
各々N/2個以上の基板を保持するように適応された大ロットサイズ基板キャリアを提供するステップと、
各々N/2個未満の基板を保持するように適応された複数の小ロットサイズ基板キャリアを提供するステップと、
各基板にプライオリティを付与するステップと、
プライオリティごとに基板を、大ロットサイズ基板キャリアから小ロットサイズ基板キャリアに移送するステップと、
上記小ロットサイズ基板キャリアの少なくとも1つを搬送するステップと、を備え、
低プライオリティ基板を含む小ロットサイズ基板キャリアを一時収納部に保管し、
その保管された低プライオリティの基板に先立って、高プライオリティ基板を処理することで、高プライオリティの基板の平均サイクル時間を減少し、低プライオリティの基板の平均サイクル時間を増加し、処理進行中の基板の数(WIP)を、所定の値に維持する、方法。 - 上記大ロットサイズ基板キャリアを大ロットサイズ搬送システムから受け取るステップを、さらに備えた請求項1に記載の方法。
- 上記大ロットサイズ基板キャリアから小ロットサイズ基板キャリアに移送するステップ、及び大ロットサイズ基板キャリアを大ロットサイズ搬送システムから受け取るステップを、一部収納部において実行する、請求項2に記載の方法。
- 上記小ロットサイズ基板キャリアの少なくとも1つを搬送する上記ステップは、半導体デバイス製造施設のリソグラフィーベイ内で小ロットサイズ基板キャリアをパターン化ツールへ移送するステップを備えた、請求項1に記載の方法。
- 上記パターン化ツールを使用して上記小ロットサイズ基板キャリアからの基板をパターン化するステップを更に備えた、請求項4に記載の方法。
- 計測及び検査の少なくとも1つを実行するように適応されるツールへ上記小ロットサイズ基板キャリアを移送するステップを更に備えた、請求項4に記載の方法。
- 上記小ロットサイズ基板キャリアからの基板に対して計測及び検査の少なくとも1つを実行するステップを更に備えた、請求項6に記載の方法。
- 計測及び検査の少なくとも1つを実行した結果に基づいて上記小ロットサイズ基板キャリアを1つ以上の再加工ツールへ移送するステップを更に備えた、請求項7に記載の方法。
- 複数の小ロットサイズ基板キャリアをパターン化ツールへ並列に搬送するステップを更に備えた、請求項1に記載の方法。
- 複数の小ロットサイズ基板キャリアを異なる計測ツールへ並列に搬送するステップを更に備えた、請求項1に記載の方法。
- 上記小ロットサイズ基板キャリアの少なくとも1つを搬送する上記ステップは、半導体デバイス製造施設のリソグラフィーベイ内で、連続的に移動するコンベヤを使用して、上記少なくとも1つの小ロットサイズ基板キャリアを搬送するステップを備えた、請求項1に記載の方法。
- Nは25である、請求項1から11のいずれか一項に記載の方法。
- 複数の処理ツールと、
(a)N/2個より多い基板を保管するように適応された大ロットサイズ基板キャリアを大ロットサイズ搬送システムから受け取り、
(b)上記大ロットサイズ基板キャリアから、N/2個以下の基板を保持するように適応された複数の小ロットサイズ基板キャリアへ基板を移送する、
というように適応された一時収納部と、
上記小ロットサイズの基板キャリアを上記処理ツールへ搬送するように適応された小ロットサイズ搬送システムと、
を備え、
低プライオリティ基板を含む小ロットサイズ基板キャリアを一時収納部に保管し、その保管された低プライオリティの基板に先立って、高プライオリティ基板を処理することで、高プライオリティの基板の平均サイクル時間を減少し、低プライオリティの基板の平均サイクル時間を増加し、処理進行中の基板の数(WIP)を、所定の値に維持するように、小ロットサイズ搬送システムと一時収納部と通信するソフトウエアシステムとを更に備える、
半導体デバイス製造施設。 - 上記処理ツールは、少なくとも1つの再加工ツールを備えたリソグラフィーツールを含む、請求項13に記載の半導体デバイス製造施設。
- 上記少なくとも1つの再加工ツールは、他のリソグラフィーツールとインラインである、請求項14に記載の半導体デバイス製造施設。
- Nは25である、請求項13から15のいずれか一項に記載の半導体デバイス製造施設。
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