JP5182797B2 - トランジスタおよびバイポーラ相補型金属酸化膜半導体デバイスを製造する方法 - Google Patents

トランジスタおよびバイポーラ相補型金属酸化膜半導体デバイスを製造する方法 Download PDF

Info

Publication number
JP5182797B2
JP5182797B2 JP2007508392A JP2007508392A JP5182797B2 JP 5182797 B2 JP5182797 B2 JP 5182797B2 JP 2007508392 A JP2007508392 A JP 2007508392A JP 2007508392 A JP2007508392 A JP 2007508392A JP 5182797 B2 JP5182797 B2 JP 5182797B2
Authority
JP
Japan
Prior art keywords
forming
extrinsic base
base
emitter
insulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007508392A
Other languages
English (en)
Other versions
JP2007536724A5 (ja
JP2007536724A (ja
Inventor
ガイス、ピーター、ジェイ
ジョセフ、アルビン、ジェイ
リュー、チー
オーナー、ブラドリー、エー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2007536724A publication Critical patent/JP2007536724A/ja
Publication of JP2007536724A5 publication Critical patent/JP2007536724A5/ja
Application granted granted Critical
Publication of JP5182797B2 publication Critical patent/JP5182797B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

本発明は、一般に、バイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）およびＰＮＰ／ＮＰＮデバイスに関し、さらに詳細には、シリコン層、および構造のシリサイド化部分（silicidedportion）からエミッタを分離するためのスペーサを使用する改良されたデバイスに関する。
トランジスタサイズの小型化が進むにつれ、より小さいデバイスの中で使用される素子の抵抗が、さらに重要になる。例えば、バイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）およびＰＮＰ／ＮＰＮデバイス内のベースの抵抗は、デバイスの動作性能に劇的に影響を及ぼす。
上記に鑑み、本発明はバイポーラ・デバイス、トランジスタ・デバイス、ならびにトランジスタおよびバイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）デバイスを製造する方法を提供することを目的とする。
本出願は、バイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）デバイスの製造方法を開示する。本発明は、コレクタ、およびコレクタの上方の真性ベースを形成する。シャロートレンチ分離領域が真性ベースに隣接して形成されて、隆起外因性ベース（raised extrinsic base）が、真性ベース（intrinsic base）の上方に形成される。本発明は、外因性ベースの中心部の上方に配置される犠牲的マスク（sacrificial mask）を用いて、外因性ベースの一部分を保護する。本発明は、外因性ベースの露出部分をシリサイド化する。このシリサイド・プロセスは、真性ベースの中心部の上方に、外因性ベースの非シリサイド化部分（non-silicidedportion）を残す。次に、本発明は、外因性ベースの非シリサイド化部分の中心部を貫通してエミッタ開口部を形成し、エミッタ開口部内に絶縁スペーサを形成し、その後、エミッタ開口部内にエミッタを形成する。エミッタ開口部を形成する前に、本発明は、外因性ベースの上方に絶縁体層を形成して、エミッタ開口部が、絶縁体層を貫通して形成される。スペーサが、エミッタを外因性ベースのシリサイド化部分から分離する。
外因性ベースを形成する前に、本発明は、真性ベースの中心部の上方に絶縁体をパターン形成し、絶縁体および真性ベースの上方に外因性ベースをエピタキシャル成長させる。外因性ベースのこのエピタキシャル成長プロセスは、絶縁体の上方にポリシリコンを、および真性ベースの露出部分の上方に単結晶シリコンを成長させる。さらに、シリサイド・プロセスは、非シリサイド化部分に水平方向に隣接して外因性ベースのシリサイド化部分を形成する。エミッタ開口部内のスペーサは、この絶縁体上に形成される。
これは、コレクタと、コレクタの上方の真性ベースと、側部上の真性ベースの上方の隆起外因性ベースと、真性ベースの上方のエミッタとを有する、バイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）技術またはバイポーラ専用技術のバイポーラ・トランジスタを実現し、そのエミッタは、下部区域と、下部区域より幅が広い上部区域とを有してＴ字形であり、エミッタの下部区域と、エミッタの上部区域の下方の分離層とに隣接するスペーサと、スペーサに隣接しかつエミッタの上部区域の下方にあるシリサイド層とを有する。
この構造は、ベースの上方、かつスペーサの下方にある誘電体構造を含み、ベースは誘電体構造より幅が広い。スペーサは、エミッタを外因性ベースから分離するとともに、絶縁体を含む。自己整合であるため、シリサイドはサリサイドと呼ばれる。
また、本発明は、ＮＰＮまたはＰＮＰトランジスタの製造方法を含む。この方法は、第１の種類の不純物（例えば、Ｐ型）を有する下部半導体構造、および下部半導体構造の上方の中間半導体領域を形成する。中間半導体領域は、第１の種類の不純物に対して相補的な第２の種類の不純物（例えば、Ｎ型）を有する。
この方法は、中間半導体領域の中心部の上方に配置される犠牲的マスクを用いて、中間半導体構造の一部分を保護するとともに、中間半導体構造の露出部分をシリサイド化する。シリサイド・プロセスは、中間半導体領域の中心部の上方に、中間半導体構造の非シリサイド化部分を残す。
次に、このプロセスは、中間半導体領域の非シリサイド化部分の中心部を貫通して上部半導体構造開口部を形成し、上部半導体構造開口部内にスペーサを形成し、上部半導体構造開口部内にＴ形の上部半導体構造を形成する。スペーサは、上部半導体構造を中間半導体領域のシリサイド化部分から分離する。
このプロセスにより製造されたＮＰＮまたはＰＮＰトランジスタは、第１の種類の不純物を有する下部半導体構造、下部半導体構造の上方の中間半導体領域（中間半導体領域は、第１の種類の不純物に対して相補的な第２の種類の不純物を有する）、および中間半導体領域の上方のＴ形の上部半導体構造を含む。また、上部半導体構造は、第１の種類の不純物を有する。
これらの、および他の本発明の態様および目的は、下記の説明および添付図面とともに検討すれば、より良く理解されるであろう。下記の説明では、本発明の好ましい実施形態、および本発明についての多数の具体的な詳細を示しているが、それらは例として与えられているものであり、限定として与えられているものではないことを理解するべきである。本発明の要旨を逸脱することなく、本発明の範囲内で多数の変更および修正を行うことが可能であり、本発明は、すべてのこのような修正を含む。
本発明は、図面を参照することにより、下記の詳細な説明を通してより良く理解されるであろう。
本発明、ならびに本発明の様々な特徴および利点の詳細について、添付図面に示され、かつ下記の説明で詳述される非制限的な実施形態を参照することにより、より完全に説明される。図面に示された特徴は、必ずしも原寸に比例するように描かれていないことに注目すべきである。不必要に本発明を分かりにくくしないために、公知の構成部品および処理技術の説明は省略されている。本明細書に使用されている例は、あくまで本発明が実施されうる方法の理解を容易にし、さらに、当業者が本発明を実施することを可能とするためのものに過ぎない。したがって、これらの例を本発明の範囲を限定するものとして解釈するべきではない。
上述したように、バイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）技術またはバイポーラ専用技術のバイポーラＰＮＰ／ＮＰＮデバイス内のベースの抵抗は、デバイスの動作性能に劇的に影響を及ぼす。後述する本発明は、これらの問題に対処する独特な構造および方法を用いて、真性ベースに隣接してシリサイド層を提供する。さらに具体的に述べると、図１から図８に示されているように、本発明は、バイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）デバイスおよびＰＮＰ／ＮＰＮトランジスタの製造方法を開示する。
図１に示されているように、本発明は、コレクタ１１２、およびコレクタ１１２に隣接して形成されたシャロートレンチ分離（ＳＴＩ）領域１１４（ＳｉＯ２または他の同様の分離材料など）を含む基板層１１０の上方に、真性ベース層１１６、１１８を形成する。領域１１６は、ＳＴＩ領域１１４の上方にあり、多結晶である。領域１１８は、領域１１２の上方にあり、単結晶である。領域１１６と１１８の間には、当業者に公知のファセットがある。隆起外因性ベース２００、２０２が、エピタキシャル成長プロセスを介して、真性ベース層１１６、１１８の上方に形成される。エピタキシャル成長プロセスは、外因性領域２０２内に、下方に配置された真性ベース１１８の結晶構造を保持する。したがって、真性ベース１１８が単結晶シリコンであるとき、外因性ベース２０２もまた単結晶シリコンになるであろう。コレクタ１１２の上方に成長されている真性ベース１１８部は、絶縁体１１４の上方に成長されているポリシリコン１１６より速い成長速度を有することに注目すべきである。したがって、単結晶の真性ベース１１８は、対応するポリシリコン領域１１６の上方に隆起している。
さらに、ランディングパッド絶縁体１２０は、真性ベース１１８の中心部上にパターン形成される。絶縁体１２０は、二酸化珪素、窒化珪素、またはこれらの層の組み合わせの積層体のような任意の通常の絶縁体を含みうる。また、フィルム積層体は、最上層にポリＳｉ層または非晶質Ｓｉ層を有しうる。さらに、絶縁体１２０は、真性ベース１１８の幅よりも狭いが、後のステップでエミッタ用に形成される開口部よりも広い。
図２に示したように、外因性ベース２００、２０２であるシリコン層は、真性ベース成長時に、領域１１６の上方に形成される。また、このシリコン層２００は、エピタキシャル成長プロセスで形成される。したがって、ポリシリコンの真性ベース１１６の上方に成長された外因性ベース２００の領域は、付加的なポリシリコンを含むであろう。また、単結晶シリコン１１８の上方に成長された外因性ベース２０２の領域は、単結晶シリコンを含むであろう。それと反対に、絶縁体１２０の上方に成長された外因性ベース２０４の領域は、ポリシリコンを含む。絶縁体１２０の幅は、外因性ベースの隆起ポリシリコン部２０４の幅を決定することに注目すべきである。
本発明は、外因性ベース２０４の中心部の上方にパターン形成される犠牲的マスク２０６を用いて、外因性ベース２００の一部分を保護する。このマスク層は、酸化物層、窒化物層、酸化窒化物層、またはこれらの絶縁層の組み合わせでありうる。図２は、犠牲的マスク２０６の蒸着を示し、図３は、パターン形成後のマスク２０６を示す。
図４に示したように、本発明は、犠牲的マスク２０６で保護されていない外因性ベース２００、２０２の露出部分をシリサイド化する。さらに具体的に述べると、本発明は、コバルト、チタン、ニッケル、ニオブなどのような金属を構造の上方にスパッタして、シリサイド４００を形成するために構造を加熱する。この層４００は自己整合であるため、実際にはサリサイドである。このシリサイド・プロセスは、真性ベース１１８の中心部の上方、およびバイポーラｎｐｎまたはｐｎｐデバイスの外因性ベース領域以外のウェハ上の領域の上方に、外因性ベース２０４の非シリサイド化部分を残す。また、このプロセスは、シリコン２００、２０２の一部分を消費して、それによって、非シリサイド化シリコン２０４、および領域２００、２０２に対してさらに隆起している領域２０４に、水平方向に（横方向に）隣接して、シリサイド４００を形成する。その後、過剰の金属およびマスク２０６は除去される。
エミッタ開口部を形成する前に、図５に示されているように、本発明は、外因性ベースの上方に絶縁体層５００（例えば、ＴＥＯＳなど）を形成する。次に、図６に示されているように、本発明は、エミッタ用の開口部６００をエッチングする。このようにして、このプロセスは、外因性ベース２０４の非シリサイド化部分の中心部を貫通して絶縁体１２０までエミッタ開口部６００を形成する。
次に、図７に示されているように、本発明は、エミッタ開口部６００内の非シリサイド化シリコン２０４の側壁部に沿ってスペーサ７００（例えば、窒化物など）を形成する。次に、エミッタ開口部６００が、絶縁体２０４を貫通して伸張され、真性ベース１１８の上部を露出させる。これに続いて本発明は、エミッタ開口部６００内にエミッタ８００を形成する。当業者に公知のさらなる処理ステップの後に、最終的なエミッタは、Ｔ形を有する。本発明のこの態様の１つの特徴は、外因性ベース２０４の非シリサイド化部分、およびスペーサ７００が、エミッタ８００をシリサイド領域４００から分離することである。
これは、コレクタ１１２、コレクタ１１２の上方の真性ベース１１８、真性ベース１１８の側部上方、および真性ベースの側部上の隆起外因性ベース２０２、ならびに真性ベース１１８の上方のエミッタ８００を有するバイポーラ・デバイスを実現する。エミッタ８００は、下部区域と、下部区域よりも幅が広い上部区域とを備えたＴ字形である。スペーサ７００は、エミッタの下部区域に隣接し、かつエミッタの上部区域の下方にあり、外因性ベース２０２のシリサイド化部分は、スペーサに隣接し、かつエミッタの上部区域の下方にある。
この構造は、ベース１１８の上方、かつスペーサ７００の下方にある誘電体構造１２０を含み、ベース１１８は誘電体構造１２０よりも幅が広い。スペーサ７００は、エミッタ８００をシリサイドから分離するとともに、絶縁体を含む。自己整合であるため、シリサイドはサリサイドと呼ばれる。
前述のプロセスは、ＢｉＣＭＯＳ技術またはバイポーラ専用技術のＮＰＮデバイスについて説明されているが、このプロセスは、ＰＮＰデバイスに対しても等しく適用可能である。このような構造では、図１から図８は、第１の種類の不純物を有する下部半導体構造１１２、下部半導体構造１１２の上方の中間半導体領域１１８（中間半導体領域は、第１の種類の不純物に対して相補的な第２の種類の不純物を有する）、および中間半導体領域１１２、１１８の上方のＴ形の上部半導体構造８００を示す。また、上部半導体構造８００は、第１の種類の不純物を有する。また、この構造は、上部半導体構造８００に隣接するスペーサ７００を含む。この場合も先と同様に、この構造の１つの特徴は、中間半導体領域２０４の非シリサイド化部分、およびスペーサ７００が、上部半導体領域８００をシリサイド領域４００から分離することである。
図９から図１４は、前の実施形態にいくぶん類似した本発明の付加的な実施形態を示す。上述した同一の特徴は、同一の参照番号で特定されており、同じことについての重複した説明は行われない。したがって、ここでは前の実施形態と付加的な実施形態の間の相違点だけが説明されている。さらに具体的に述べると、図９に示されているように、この実施形態は、シリサイド・プロセス実行中に、マスク２０６を利用する必要がない。したがって、シリサイド層９００は、外因性ベース２００、２０２、２０４のすべての部分に連続している。図１０は、エミッタ開口部６００の形成を示す。図１１は、スペーサ７００の形成を示す。図１２は、エミッタ開口部６００の絶縁体１２０を貫通しての伸張を示す。図１３は、エミッタ材料８００の蒸着を示し、図１４は、Ｔ形のエミッタを形成するためのエミッタ材料８００のパターン描画を示す。
上述した両方の実施形態は、Ｔ形エミッタ８００の上部の下方にあるシリサイド層を用いて、デバイス抵抗を低減し、デバイス速度を高める。スペーサ７００が短絡を防止して、高歩留まりおよび高信頼性を維持する。図１〜図８に示した第１の実施形態は、図９〜図１４に示した第２の実施形態よりも効率的であるが、両方の実施形態は、歩留まりに影響を与えることなく、抵抗低減の利点を実現する。
本発明は、好ましい実施形態に関して説明されたが、当業者は、本発明において、添付クレームの要旨および範囲内であれば変更を実施しうることを認識するであろう。
本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。 本発明の部分的に完成した構造の略図である。

Claims (9)

  1. 真性ベースの上方に外因性ベースを形成するプロセスと、
    前記外因性ベースの中心部の上方に配置される犠牲的マスクであってシリサイド化のプロセスの後に除去される犠牲的マスクを用いて、前記外因性ベースの一部分を保護するプロセスと、
    前記外因性ベースの露出部分をシリサイド化するとともに、前記外因性ベースの前記中心部の上方に非シリサイド化部分を残すプロセスと、
    前記外因性ベースの前記非シリサイド化部分の心部を貫通してエミッタ開口部を形成するプロセスと、
    前記エミッタ開口部内にスペーサを形成するプロセスと、
    前記エミッタ開口部内にエミッタを形成するプロセスとを有し、
    前記スペーサおよび前記非シリサイド層が、前記エミッタを前記外因性ベースのシリサイド化部分から分離する、トランジスタを製造する方法。
  2. 前記外因性ベースを形成する前に、
    前記真性ベースの前記中心部の上方に絶縁体をパターン形成するプロセスと、
    前記絶縁体および前記真性ベースの上方に前記外因性ベースをエピタキシャル成長させるプロセスとをさらに有する、請求項１に記載の方法。
  3. 前記外因性ベースをエピタキシャル成長させる前記プロセスが、前記絶縁体の上方にポリシリコンを成長させ、かつ前記真性ベースの露出部分の上方に単結晶シリコンを成長させる、請求項２に記載の方法。
  4. 前記スペーサが前記絶縁体上に形成される、請求項２に記載の方法。
  5. 前記シリサイド・プロセスが、前記非シリサイド化部分に水平方向に隣接して前記外因性ベースの前記シリサイド化部分を形成する、請求項１に記載の方法。
  6. 前記エミッタ開口部を形成する前に、前記外因性ベースの上方に絶縁体層を形成するプロセスをさらに有し、前記エミッタ開口部が、前記絶縁体層を貫通して形成される、請求項１に記載の方法。
  7. 第１の種類の不純物を有する下部半導体構造を形成するプロセスと、
    前記第１の種類の不純物に対して相補的な第２の種類の不純物を有する、前記下部半導体構造の上方の中間半導体領域を形成するプロセスと、
    前記中間半導体領域の中心部の上方に配置される犠牲的マスクであってシリサイド化のプロセスの後に除去される犠牲的マスクを用いて、前記中間半導体領域の一部分を保護するプロセスと、
    前記中間半導体領域の露出部分をシリサイド化するとともに、前記中間半導体領域の前記中心部の上方に非シリサイド化部分を残すプロセスと、
    前記中間半導体領域の前記非シリサイド化部分の中心部を貫通して上部半導体構造開口部を形成するプロセスと、
    前記上部半導体構造開口部内にスペーサを形成するプロセスと、
    前記上部半導体構造開口部内に上部半導体構造を形成するプロセスとを有し、
    前記スペーサおよび前記非シリサイド化部分が、前記上部半導体構造を前記中間半導体領域のシリサイド化部分から分離する、トランジスタを製造する方法。
  8. 前記中間半導体領域を形成する前に、
    前記下部半導体構造の上方にシリコン層を形成するプロセスと、
    前記シリコン層の前記中心部の上方に絶縁体をパターン形成するプロセスと、
    前記絶縁体および前記シリコン層の上方に前記中間半導体領域をエピタキシャル成長させるプロセスとをさらに有する、請求項７に記載の方法。
  9. コレクタを形成するプロセスと、
    前記コレクタに隣接してシャロートレンチ分離領域を形成するプロセスと、
    前記コレクタの上方に真性ベースを形成するプロセスと、
    前記真性ベースの上方に隆起外因性ベースを形成するプロセスと、
    前記外因性ベースの中心部の上方に配置される犠牲的マスクであってシリサイド化のプロセスの後に除去される犠牲的マスクを用いて、前記外因性ベースの一部分を保護するプロセスと、
    前記外因性ベースの露出部分をシリサイド化するとともに、前記外因性ベースの前記中心部の上方に非シリサイド化部分を残すプロセスと、
    前記外因性ベースの前記非シリサイド化部分の中心部を貫通してエミッタ開口部を形成するプロセスと、
    前記エミッタ開口部内にスペーサを形成するプロセスと、
    前記エミッタ開口部内にエミッタを形成するプロセスとを有し、
    前記スペーサおよび前記非シリサイド化部分が、前記エミッタを前記外因性ベースのシリサイド化部分から分離する、
    バイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）デバイスを製造する方法。
JP2007508392A 2004-04-14 2005-04-06 トランジスタおよびバイポーラ相補型金属酸化膜半導体デバイスを製造する方法 Expired - Fee Related JP5182797B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/709,113 2004-04-14
US10/709,113 US6911681B1 (en) 2004-04-14 2004-04-14 Method of base formation in a BiCMOS process
PCT/US2005/011711 WO2005104680A2 (en) 2004-04-14 2005-04-06 A method of base formation in a bicmos process

Publications (3)

Publication Number Publication Date
JP2007536724A JP2007536724A (ja) 2007-12-13
JP2007536724A5 JP2007536724A5 (ja) 2008-05-15
JP5182797B2 true JP5182797B2 (ja) 2013-04-17

Family

ID=34677064

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007508392A Expired - Fee Related JP5182797B2 (ja) 2004-04-14 2005-04-06 トランジスタおよびバイポーラ相補型金属酸化膜半導体デバイスを製造する方法

Country Status (7)

Country Link
US (2) US6911681B1 (ja)
EP (1) EP1754253A4 (ja)
JP (1) JP5182797B2 (ja)
KR (2) KR20110049896A (ja)
CN (1) CN101076896B (ja)
TW (1) TWI343605B (ja)
WO (1) WO2005104680A2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911681B1 (en) 2004-04-14 2005-06-28 International Business Machines Corporation Method of base formation in a BiCMOS process
US7709338B2 (en) * 2006-12-21 2010-05-04 International Business Machines Corporation BiCMOS devices with a self-aligned emitter and methods of fabricating such BiCMOS devices
DE102008010323A1 (de) * 2008-02-21 2009-09-10 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung einer elektronischen Vorrichtung, die einen bipolaren PNP-Transistor umfasst
US20090250785A1 (en) * 2008-04-02 2009-10-08 Thomas Joseph Krutsick Methods of forming a shallow base region of a bipolar transistor
US8853796B2 (en) * 2011-05-19 2014-10-07 GLOBALFOUNDIERS Singapore Pte. Ltd. High-K metal gate device
US20120313146A1 (en) 2011-06-08 2012-12-13 International Business Machines Corporation Transistor and method of forming the transistor so as to have reduced base resistance
US8546230B2 (en) 2011-11-15 2013-10-01 International Business Machines Corporation Bipolar transistor with a collector having a protected outer edge portion for reduced based-collector junction capacitance and a method of forming the transistor
US8603883B2 (en) 2011-11-16 2013-12-10 International Business Machines Corporation Interface control in a bipolar junction transistor
US20130277804A1 (en) * 2012-04-20 2013-10-24 International Business Machines Corporation Bipolar junction transistors with reduced base-collector junction capacitance
US9887278B2 (en) 2015-09-28 2018-02-06 International Business Machines Corporation Semiconductor-on-insulator lateral heterojunction bipolar transistor having epitaxially grown intrinsic base and deposited extrinsic base
US11508354B2 (en) * 2020-05-04 2022-11-22 Rovi Guides, Inc. Method and apparatus for correcting failures in automated speech recognition systems
US11855196B2 (en) * 2021-10-25 2023-12-26 Globalfoundries Singapore Pte. Ltd. Transistor with wrap-around extrinsic base

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4682409A (en) * 1985-06-21 1987-07-28 Advanced Micro Devices, Inc. Fast bipolar transistor for integrated circuit structure and method for forming same
US4808548A (en) 1985-09-18 1989-02-28 Advanced Micro Devices, Inc. Method of making bipolar and MOS devices on same integrated circuit substrate
DE3886062T2 (de) * 1987-01-30 1994-05-19 Texas Instruments Inc Verfahren zum Herstellen integrierter Strukturen aus bipolaren und CMOS-Transistoren.
US5144403A (en) 1989-02-07 1992-09-01 Hewlett-Packard Company Bipolar transistor with trench-isolated emitter
JP2746289B2 (ja) * 1989-09-09 1998-05-06 忠弘 大見 素子の作製方法並びに半導体素子およびその作製方法
US5017990A (en) 1989-12-01 1991-05-21 International Business Machines Corporation Raised base bipolar transistor structure and its method of fabrication
US5107321A (en) 1990-04-02 1992-04-21 National Semiconductor Corporation Interconnect method for semiconductor devices
EP0452720A3 (en) 1990-04-02 1994-10-26 Nat Semiconductor Corp A semiconductor structure and method of its manufacture
US5106767A (en) 1990-12-07 1992-04-21 International Business Machines Corporation Process for fabricating low capacitance bipolar junction transistor
JP3152959B2 (ja) * 1991-07-12 2001-04-03 富士通株式会社 半導体装置及びその製造方法
JPH05182980A (ja) * 1992-01-07 1993-07-23 Toshiba Corp ヘテロ接合バイポーラトランジスタ
JPH05275437A (ja) * 1992-03-24 1993-10-22 Fujitsu Ltd 半導体装置及びその製造方法
JP2630237B2 (ja) 1993-12-22 1997-07-16 日本電気株式会社 半導体装置及びその製造方法
US5455189A (en) 1994-02-28 1995-10-03 National Semiconductor Corporation Method of forming BICMOS structures
US5439833A (en) 1994-03-15 1995-08-08 National Semiconductor Corp. Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance
JPH07335773A (ja) 1994-06-10 1995-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
DE69427913T2 (de) 1994-10-28 2002-04-04 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Bipolarer Hochfrequenztransistor und Verfahren zur Herstellung
US5541121A (en) 1995-01-30 1996-07-30 Texas Instruments Incorporated Reduced resistance base contact method for single polysilicon bipolar transistors using extrinsic base diffusion from a diffusion source dielectric layer
EP0766295A1 (en) 1995-09-29 1997-04-02 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Process for forming a high frequency bipolar transistor structure comprising an oblique implantation step
KR100205024B1 (ko) * 1995-12-20 1999-07-01 양승택 초 자기 정렬 바이폴러 트랜지스터의 제조방법
FR2756104B1 (fr) 1996-11-19 1999-01-29 Sgs Thomson Microelectronics Fabrication de circuits integres bipolaires/cmos
JP3456864B2 (ja) * 1997-05-20 2003-10-14 株式会社東芝 半導体装置及びその製造方法
JP3366919B2 (ja) * 1997-06-27 2003-01-14 エヌイーシー化合物デバイス株式会社 半導体装置
WO1999052138A1 (en) * 1998-04-08 1999-10-14 Aeroflex Utmc Microelectronic Systems Inc. A bipolar transistor having low extrinsic base resistance
FR2779573B1 (fr) 1998-06-05 2001-10-26 St Microelectronics Sa Transistor bipolaire vertical comportant une base extrinseque de rugosite reduite, et procede de fabrication
JP2001035858A (ja) * 1999-07-21 2001-02-09 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001085441A (ja) * 1999-09-13 2001-03-30 Oki Electric Ind Co Ltd バイポーラトランジスタ
FR2804247B1 (fr) 2000-01-21 2002-04-12 St Microelectronics Sa Procede de realisation d'un transistor bipolaire a emetteur et base extrinseque auto-alignes
FR2805923B1 (fr) * 2000-03-06 2002-05-24 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire double- polysilicium auto-aligne
JP2001319936A (ja) * 2000-05-12 2001-11-16 Matsushita Electric Ind Co Ltd バイポーラトランジスタ及びその製造方法
JP2002334889A (ja) * 2001-05-10 2002-11-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6492238B1 (en) 2001-06-22 2002-12-10 International Business Machines Corporation Bipolar transistor with raised extrinsic base fabricated in an integrated BiCMOS circuit
US6911681B1 (en) 2004-04-14 2005-06-28 International Business Machines Corporation Method of base formation in a BiCMOS process

Also Published As

Publication number Publication date
EP1754253A2 (en) 2007-02-21
US7625792B2 (en) 2009-12-01
EP1754253A4 (en) 2008-10-22
JP2007536724A (ja) 2007-12-13
TW200534401A (en) 2005-10-16
US20070207567A1 (en) 2007-09-06
CN101076896A (zh) 2007-11-21
CN101076896B (zh) 2011-07-13
KR20110049896A (ko) 2011-05-12
KR20070003976A (ko) 2007-01-05
WO2005104680A3 (en) 2007-07-05
US6911681B1 (en) 2005-06-28
WO2005104680A2 (en) 2005-11-10
TWI343605B (en) 2011-06-11

Similar Documents

Publication Publication Date Title
JP5182797B2 (ja) トランジスタおよびバイポーラ相補型金属酸化膜半導体デバイスを製造する方法
JP4398394B2 (ja) バイポーラ・トランジスタの製造方法
US6979884B2 (en) Bipolar transistor having self-aligned silicide and a self-aligned emitter contact border
JP4170246B2 (ja) 縦型バイポーラ・トランジスタ
US7074685B2 (en) Method of fabrication SiGe heterojunction bipolar transistor
JP2007536724A5 (ja)
US9159801B2 (en) Bipolar junction transistor with multiple emitter fingers
US7521327B2 (en) High fT and fmax bipolar transistor and method of making same
US6777302B1 (en) Nitride pedestal for raised extrinsic base HBT process
US6992338B1 (en) CMOS transistor spacers formed in a BiCMOS process
US7358132B2 (en) Self-aligned bipolar semiconductor device and fabrication method thereof
JP3989778B2 (ja) ＳｉＧｅヘテロ接合バイポーラ・トランジスタ及びこれの製造方法
JP2004356254A (ja) 半導体装置、及び同半導体装置の製造方法
JP2006049345A (ja) バイポーラトランジスタおよびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080325

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080325

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111006

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120717

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121010

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20121014

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20121015

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20121015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121217

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20121226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130109

R150 Certificate of patent or registration of utility model

Ref document number: 5182797

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160125

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees