JP5179492B2 - 時間測定のためのｅｅｐｒｏｍ電荷保持回路 - Google Patents

時間測定のためのｅｅｐｒｏｍ電荷保持回路 Download PDF

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Description

本発明は、全般的に電子回路に関し、特に、時間測定のために電荷を制御可能に蓄積することが可能な回路の形成に関する。
多くの適用例では、正確に測定されたものであれ又は概算で測定されたものであれ２つの事象間の経過時間を表すデータを有することが望ましい。一適用例は、特に媒体へのアクセス権の時間管理に関する。
このような経過時間を表すデータの取得は、電子回路が用いられないときにデータの履歴を失わないようにするために、例えば電池によって電力供給された電子回路による時間測定を必要とする。
測定電子回路が電力供給されていないときも作動する時間測定を利用できることが望ましい。
国際公開第０３／０８３７６９号パンフレットは、確実に時間測定を行う処理電子製品を説明しており、その電子製品では連続した２処理の間の経過時間が、その誘電体スペーサからのリークを示す容量性素子の電荷を測定することにより決定されている。回路が電力供給されるときに容量性素子は充電され、電力供給の中断後の残留電荷が、回路が再度電力供給されるときに測定される。この残留電荷は、回路に電力供給する２回の間の経過時間を表すとみなされている。
電子製品は、容量性素子の第１電極にそのゲートが接続されているMOS トランジスタに基づいており、容量性素子は、その他の電極をトランジスタのソースと共に接地されている。トランジスタのドレインは、電流／電圧変換抵抗器による電源電圧に接続されている。抵抗器の両端で測定された電圧は、トランジスタでのドレイン電流の関数であり、従ってゲート・ソース電圧の関数であり、故に容量性素子の両端の電圧の関数である。時間間隔は、トランジスタのゲートと共通した電極に電源を供給して容量性素子を充電することにより初期化される。
この文献によって提供される解決法にはいくつかの不利点がある。
まず、測定可能時間の範囲が、容量性素子の誘電体の介在の可能性によって制限されている。
次に、容量性素子の電荷は誘電体に電気応力を生成し、それによって測定は時間と共にドリフトする。
更に、提供された構造は、特定素子の形成を必要とする。ある適用例では、メモリに含まれたデータ又はプログラムへのアクセス条件を設けるために、時間測定素子をメモリと関連させることが望ましい。前述の文献の公知の解決法は、メモリ製造ステップと容易に適合しない。
更に、容量性素子の残留電荷の解釈は、電荷／時間変換テーブルを生成するために較正ステップを必要とする。
国際公開第０３／０８３７６９号パンフレット
本発明は、２つの事象間の経過時間を表すデータを提供するために、これを達成する手段を含む電子回路に常時電力供給する必要がなく、公知の解決法の不利点の全て又は一部を克服することを目的とする。
第１態様によれば、本発明は、時間測定のための電荷保持の電子回路の提供を目的とする。
第２態様によれば、本発明は、メモリセルを形成すべく用いられる技術と適合する方法によるこのような回路の形成を目的とする。
第３態様によれば、本発明は、残留電荷値を時間間隔に変換するテーブルの制約がない電荷保持電子回路からの読み取りを目的とする。
第４態様によれば、本発明は、電荷保持電子回路の高速プログラミングを目的とする。
これら及び他の目的の全て又は一部を達成するために、本発明は、選択トランジスタをフローティングゲート・トランジスタと直列に夫々備えるEEPROM型メモリセルのネットワークに埋め込まれている時間測定のための電荷保持電子回路において、
同一のメモリセル列に、
少なくとも１つの第１セルから成る第１サブセットと、
そのフローティングゲート・トランジスタのドレイン及びソースが相互接続されており、そのトンネル窓がない少なくとも１つの第２セルから成る第２サブセットと、
少なくとも１つの第３セルから成る第３サブセットと、
そのトンネル窓がない少なくとも１つの第４セルから成る第４サブセットと
を備え、前記４つのサブセットのセルのトランジスタのフローティングゲートが夫々相互接続されており、
前記少なくとも１つの第１セルのフローティングゲート・トランジスタのトンネル窓の誘電体の厚さが、前記少なくとも１つの第３セルのフローティングゲート・トランジスタのトンネル窓の誘電体の厚さより薄いことを特徴とする回路を提供する。
本発明の実施形態によれば、前記第１セル、第２セル、第３セル及び第４セルのビット線が、サブセットによってアドレス可能である。
本発明の実施形態によれば、前記４つのサブセットのセルにおける選択トランジスタの制御ターミナルが、前記回路の選択信号が供給されるターミナルに相互接続されている。
本発明の実施形態によれば、前記第１サブセットの第１セルの数が電荷損失速度を決定する。
本発明の実施形態によれば、前記第２サブセットの第２セルの数が保持時間を決定する。
本発明の実施形態によれば、前記第３サブセットの第３セルの数が再設定速度又はプログラミング速度を決定する。
本発明の実施形態によれば、前記第４サブセットの第４セルの数が測定電流を決定する。
本発明の実施形態は、電荷保持回路を制御する方法を提供し、該方法では、プログラミング電圧又は再設定電圧が、前記第３サブセットの一又は複数のビット線に印加される。
本発明の実施形態によれば、読み取り電圧が前記第４サブセットの一又は複数のビット線に印加される一方、他の全てのビット線は、フローティングノードでの残留電荷に比例するデータを利用するために、高インピーダンス状態にある。
本発明の前述及び他の目的、特徴及び利点を、添付図面を参照して本発明を限定するものではない特定の実施形態について以下に詳細に説明する。
本発明の態様に係る電荷保持回路を備えた電子製品を示す略ブロック図である。 本発明の第１態様に係る電荷保持電子回路の実施形態を示す図である。 図２の回路の動作を示す電流に対する電圧のグラフである。 図２の回路の動作を示すタイミング図である。 本発明の第１態様に係る電荷保持回路の第２実施形態を示す図である。 図５の回路の動作を示す電流に対する電圧のグラフである。 環境の一例における図５の回路の変形例を示す図である。 本発明の第２態様に係る電荷保持電子回路の実施形態を示す平面図、第１方向の断面図及び等価電気回路図である。 図8A乃至図8Cの回路の第１素子を示す平面図、第２方向の断面図及び等価電気回路図である。 図8A乃至図8Cの回路の第２素子を示す平面図、第２方向の断面図及び等価電気回路図である。 図8A乃至図8Cの回路の第３素子を示す平面図、第２方向の断面図及び等価電気回路図である。 図8A乃至図8Cの回路の第４素子を示す平面図、第２方向の断面図及び等価電気回路図である。 本発明の第３態様に係る電荷保持電子回路の読み取り回路の第１実施形態を示す図である。 本発明の第３態様に係る電荷保持電子回路の読み取り回路の第２実施形態を部分的に示す図である。 本発明の第３態様に係る読み取り回路で利用可能な非線形デジタル／アナログ変換器の一例を示す図である。 本発明の第３態様に係る読み取り回路の作動モードを示すタイミング図である。 本発明の第３態様の変形例を示すタイミング図である。 電荷保持回路の第１実施例のための本発明の第３態様に係る読み取り回路に特性を与える方法の実施形態を示すタイミング図である。 電荷保持回路の第２実施例のための読み取り回路に特性を与える方法の実施形態を示すタイミング図である。 図18A 、図18B 、図19A 及び図19B の特性を与える方法と適合する読み取り回路の変形例を示す部分概略図である。 本発明の第４態様に係る実施形態の一例における電荷保持回路の実施形態を示す図である。
同一の要素は、正しい縮尺で図示されていない異なる図面において同一の参照番号で示されている。明瞭さのために、本発明の実施形態の理解に有用な要素だけが示され、説明されている。本発明の態様の内のいずれかに係る回路によって得られた時間データの利用は、特に詳述されておらず、本発明はこのような時間データの従来のあらゆる利用と適合する。同様に、プログラミング又は時間のカウントダウンの初期化を開始するときの方法及び要素は詳述されておらず、本発明は、時間のカウントダウンを開始するためのあらゆる必要性とも適合する。
図１は、本発明の態様の内のいずれかに係る電荷保持電子回路10を備えた電子装置1 の略ブロック図である。
装置1 は、２つの事象間の経過時間を表すデータを利用可能な任意の電子装置である。装置は、時間測定のために制御可能な電荷保持電子回路10(Δt)を備えている。回路10は、２つのターミナル13,12 間に印加された供給電圧Valim を受けて、ターミナル12は基準電圧（例えば接地）に接続されている。電圧Valim は電荷保持段階を初期化するために用いられる。回路10の２つのターミナル14,15 が、測定回路11(MES) に接続されることが意図されており、測定回路は、回路10の素子の残留電荷に関するデータを保持段階の初期化時間と測定時間との間の経過時間に関するデータに変換することが可能である。ターミナル15は、測定のための基準として用いられてもよく、接地されてもよい。
回路10は、例えばシリコンから形成された半導体基板から集積回路の形で優先して作られている。
図２は、本発明の第１態様に係る制御可能な電荷保持回路10の第１実施形態の電気回路図を示す。
回路10は、フローティングノードF に接続された第１電極21を有し、その誘電体スペーサ23が（誘電率及び／又は厚さによって）経時的に無視できないリークを有するように設計された第１容量性素子C1を含む。「フローティングノードF 」は、半導体基板のどの拡散領域にも直接接続されないノードを指定するために用いられており、特に誘電体スペーサによってあらゆる電圧印加ターミナルから分離されている。デフォルトでは、容量性素子C1の第２電極22が、基準電圧に接続されることを意図されたターミナル12に接続されるか（図２での点線）、又は接続されないままにしておかれる。
第２容量性素子C2は、ノードF に接続された第１電極31とターミナル12に接続された第２電極32とを有する。容量性素子C2の誘電体スペーサ33が、容量性素子C1の電荷保持キャパシタンスより大きい電荷保持キャパシタンスを示す。
好ましくは、第３容量性素子C3が、ノードF に接続された第１電極41と、回路のターミナル13に接続された第２電極42とを有し、ターミナル13は、電荷保持段階の初期化の際、電源（例えば電圧Valim ）に接続されることを意図されている。
容量性素子C2の機能は電荷を蓄積することである。容量性素子C1の機能は、自身の誘電体スペーサを通したリークにより（電極31の直接接地と比べて）比較的ゆっくりと蓄積素子C2を放電することである。容量性素子C2の存在により、放電素子（キャパシタンスC1）から回路に含まれる電荷レベルを分離することが可能になる。素子C2の誘電体の厚さは、素子C1の誘電体の厚さより厚い。素子C2のキャパシタンスは、素子C1のキャパシタンスより少なくとも10倍大きいことが好ましい。
容量性素子C3の機能は、ファウラー−ノルドハイム効果、又はホットエレクトロン注入現象により容量性素子C2への電荷の注入を可能にすることである。素子C3により、平行な素子C2及び素子C1に充電する際、素子C1への応力を回避することが可能になる。素子C3の誘電体スペーサの厚さは、寄生リーク経路の導入を回避するために素子C1の誘電体スペーサの厚さより厚い。
ノードF は、絶縁された制御ターミナルを有するトランジスタ（例えばMOS トランジスタ5 ）のゲートG に接続されており、トランジスタは、（平行な素子C1のキャパシタンスを無視して）素子C2に含まれた残留電荷を測定するために、その導電性ターミナル（ドレインD 及びソースS ）を出力ターミナル14,15 に接続されている。例えば、ターミナル15は接地され、ターミナル14は、トランジスタ5 におけるドレイン電流I14 の電流／電圧変換を可能にする電流源に接続されている。
トランジスタ5 のゲート誘電体の厚さは、ノードF での付加的なリークの導入を回避するために素子C1の誘電体の厚さより厚い。好ましくは、トランジスタ5 のゲートの厚さは、（ノードF への充電又はノードからの放電の）寄生プログラミング経路の導入を回避するために素子C3の誘電体の厚さより更に厚い。
図３は、ターミナル15を基準としたノードF での電圧VFに応じたトランジスタ5 のドレイン電流I14 の形状の一例を示す。従って電圧VFは、トランジスタ5 のゲート・ソース電圧を表す。電圧は、平行なキャパシタンスC1及びキャパシタンスC2の両端の残留電荷によって決まり、従って本質的にキャパシタンスC2での残留電荷によって決まる。ドレイン電流I14 の評価は、ターミナル12,15 を同一の電圧（例えば接地）に維持して、ターミナル14に既知の電圧を印加することにより行なわれてもよい。異なる基準電圧が、図13及び図14に関して以下に示すように、ターミナル12,15 に印加されてもよい。
図４は、時間に沿ったノードF での電荷QFの変化を示す。時間t0で電圧Valim のターミナル13への印加が停止されると、電荷QFが、初期値QINIT から開始し、容量性放電形状と共に時間t1で無効になる。時間t0と時間t1との間の時間間隔は、素子C1の誘電体の漏れ容量だけでなく、素子C2の値（従って蓄積容量）によっても決まり、値QINIT を決定する。
ターミナル12,15 及び容量性素子C1の第２電極22が基準電圧であり、電流I14 における変化がノードF の電圧における変化だけに起因するように、ターミナル14が、定められたレベルにバイアスをかけられていると仮定すると、この変化は時間t0からの経過時間のみによって決まる。
このような結果は、時間リーク素子(C1)と残留電荷を表す素子(C2)との間で行なわれた分離により得られる。
容量性素子C3を介した回路のプログラミング又は再設定は、比較的薄い酸化物（誘電体）を有する容量性素子C1を保護するが、そうしなければプログラミングにおける危険性が悪化する虞がある。このため、特に測定が確実に且つ時間に沿って再現可能に行われ得る。
数個の容量性素子C3が、プログラミング時間又は再設定時間を速めるために、ターミナル13とノードF との間に平行に接続されてもよい。
同様に保持時間が、素子C1及び素子C2の誘電体の厚さ及び／又は誘電率を設定するだけでなく、数個の素子C1及び／又は素子C2を平行に設けることによっても適合されてもよい。
図５は、本発明に係る回路の第２実施形態を示す。図２の実施形態と比較すると、トランジスタ5 は、フローティングゲートFGをノードF と接続されたトランジスタ6 と置き換えられている。トランジスタ6 のコントロールゲートCGが、回路における残留電荷の読み取りモードの制御ターミナル16に接続されている。
図６は、電流I14 に対するコントロールゲートに印加される電圧V16 のグラフで、図５の回路の動作を示す。トランジスタ6 のドレインターミナル14及びソースターミナル15での電圧が外部読み取り回路（11、図１）によって一定に維持されていると仮定される。従ってフローティングゲート及びターミナル15間の電圧降下は、ノードF に存在する電荷と、ノードF とターミナル12との間の全キャパシタンス（本質的にキャパシタンスC1及びキャパシタンスC2）と、トランジスタ6 の制御ターミナル16に印加された電圧とにより決まる。図６には、３本の曲線a,b,c が示されている。曲線a は、ノードF が完全に放電されている場合を示す。曲線b は、ノードF に正電荷が存在する場合（放電）を示す。従ってトランジスタ6 の閾値は低下する。曲線c は、ノードF に負電荷が存在する場合（充電）を示し、MOS トランジスタのためのより高い閾値を生成する。
適用例に応じて、電荷は、トランジスタ6 の特性を曲線a から曲線b 又は曲線c に修正するために、ノードF に充電されるか、又はノードF から放電されてもよい。一旦プログラミング電圧から絶縁されると、キャパシタンスC1のリークは時間に沿って曲線a を提供する。
トランジスタ6 のフローティングゲートFGとチャネル（活性領域）との間の誘電体の厚さは、素子C1の誘電体の厚さより厚く、優先的には素子C3の誘電体の厚さより厚い。
図７は、充電又は放電素子C3がフローティングゲートを備えたMOS トランジスタ7 である変形例の電気回路図を示す。図７の例では、回路が環境の一部に接続されているように示されている。例えば、トランジスタ7 のドレイン42が電圧Valim を受ける電流源18に接続されており、ソース73が接地されている。コントロールゲート74が、充電が必要であるときトランジスタ7 をオンすることを意図された制御信号CTRLを受ける。トランジスタ7 のフローティングゲート41がノードF に接続されている。トランジスタ6 のドレイン（ターミナル14）が供給電圧Valim を受けて、ソースが電流源19によって接地されている。電流源19の両端の電圧V19 がノードF での電圧を表す。
図７の変形例は、ターミナル42,73,74間に適合電圧を印加することにより、いわゆるホットキャリア（電子）現象によるノードF での電子の注入を可能にする構造を提供する。
後でファウラー−ノルドハイム効果による電子抽出（ターミナル12に対する再設定正電圧のターミナル13への印加）が仮定されるが、後述の作動は、例えばいわゆるホットキャリア現象によるノードF での電子注入に容易に置き換えられる。
前述の説明から、（初期電荷に対する）残留電荷と回路再設定段階後の経過時間との間の相関関係を定義することが可能であることがわかる。
ノードF の電圧を読み取るためのあらゆる回路が構想されてもよい。例えば、トランジスタ5 （又はトランジスタ6 ）での電流の測定値、又はこの電流を表す電圧の測定値が、変換テーブル、又はデジタル化後、回路の特性付与から確立された変換法則に基づいて時間に変換されてもよい。時間放電を解釈するための読み取り回路の好ましい例は、図13乃至図19B に関連して説明される。
基準が単一の供給電圧Valim とされたが、異なる電圧が、残留電荷と測定との間で利用可能な基準を有するために設けられて、プログラミングと読み取りとに用いられてもよい。
実施形態の具体例によれば、本発明の第１態様に係る電荷保持回路は、以下の値で形成されている。
キャパシタンスC1:2 fF、誘電体の厚さ:40オングストローム
キャパシタンスC2:20 fF 、誘電体の厚さ:160 オングストローム
キャパシタンスC3:1 fF、誘電体の厚さ:80オングストローム
約12ボルトの電圧の印加によって初期化されたこのような回路は、略１週間後に放電される。これは言うまでもなく、電荷保持時間を決定する数個の素子C1又はC2の誘電体の厚さの値、誘電率及び可能な平行接続の一例に過ぎない。
図8A,8B,8C,9A,9B,9C,10A,10B,10C,11A,11B,11C,12A,12B,12C は、本発明の第２態様に係る、EEPROMメモリアーキテクチャに基づいた集積構造における図７の実施形態に係る回路の形成を示す。
図8A,9A,10A,11A,12A は、電荷保持電子回路及びその素子C2,7,C1,6 を夫々表す簡略平面図である。図8Bは、図8Aの線AA' に沿った断面図である。図9B,10B,11B,12Bは、夫々図9A,10A,11A,12Aの線BB' に沿った断面図である。図8C,9C,10C,11C,12C は、電荷保持電子回路及びその素子C2,7,C1,6 の夫々の等価電気回路図を示す。
説明された実施例では、P 型シリコン基板で実施されたN チャネルトランジスタが仮定されている。逆の場合も言うまでもなく可能である。
各素子又はセルC2,7,C1,6 は、例えばEEPROMメモリセルアレイから電荷保持電子回路を選択するために、単一のゲート選択トランジスタT2,T3,T1,T4 と直列接続されたフローティングゲート・トランジスタから得られる。
素子C2,7,C1,6 を形成する異なるトランジスタのフローティングゲートは、フローティングノードF を形成するために（導電線84を介して）相互接続される。それらのコントロールゲートは、読み取り制御信号CGを供給する導電線85に共に接続されている。それらのソースは夫々ターミナル12（接地）に相互接続されており、それらのドレインは、夫々選択トランジスタT2,T3,T1,T4 の夫々のソースに接続されている。
トランジスタT1乃至T4のゲートは、回路選択信号SEL を供給する導電線86に共に接続されている。それらのドレインD1乃至D4は、個々に制御可能なビット線BL1 乃至BL4 に夫々接続されている。図8Cのビット線の順序が、BL2,BL3,BL1,BL4 として任意に示されているが、水平列方向（図面の向き）に異なる素子C2,7,C1,6 の順序は重要ではない。
本実施形態の例では、領域81を絶縁することにより線方向に互いに分離されたN 型ソース及びドレイン領域（図8B）が仮定される。フローティングゲートは、絶縁レベル82によって活性領域から分離された第１導電性レベルM1に形成されており、コントロールゲートは、第３絶縁レベル83によって第１レベルから分離された第２導電性レベルM2に形成されている。選択トランジスタのゲートは、例えばレベルM1に形成されている。
従来のEPROM メモリセルアレイに対する差異は、フローティングゲートが、フローティングノードF を形成するために４つのトランジスタのグループによって相互接続されていることである。別の差異は、異なる回路素子を形成するフローティングゲート・トランジスタが、それらのトンネル窓の厚さに亘って及び／又はそれらのドレイン及びソース接続で互いに異なるということである。
図9A乃至図9Cは、蓄積コンデンサC2の形成を示す。対応するフローティングゲート・トランジスタのドレインDC2 及びソースSC2 は、コンデンサの電極32を形成するために、（全活性領域に亘るN+型注入の延長部分により、図9B）短絡されている。更に、トンネル窓が標準的EEPROMセルに対して設けられていない。
図10A 乃至図10C は、容量性プログラミング素子C3を形成するトランジスタ7 の形成を示す。トランジスタは、電荷注入領域にプラットホームを設けるトンネル窓102 （図10B ）の下にN ドープされた領域の延長部分101 を有する標準的EEPROMセルである。標準的EEPROMセルとして、ドレイン領域D7が選択トランジスタT3のソースに接続されている。ソース領域S7がターミナル12に接続されている。
図11A,11B,11C は、電荷保持回路のリーク素子を形成する容量性素子C1の形成を示す。標準的EEPROMセルと比較すると、差異は、リークを増加させるためのトンネル効果に用いられた誘電体窓の薄化（領域112 、図11B ）を含むことである。例えば誘電体112 の厚さは、未修正のセルのトンネル窓（102 、図10B ）の厚さ（例えば70乃至80オングストロームの間）の約半分（例えば30乃至40オングストロームの間）として選択されている。
図12A,12B,12C は、トンネル窓が、好ましくはEEPROMセルの通常の注入領域（101 、図10B ）と共に設けられていない読み取りトランジスタ6 の形成を示す。従ってソースS6及びドレインD6によって限定された活性領域は、標準的なMOS トランジスタの活性領域と同様である。
図8A乃至図12C の表示は、簡略化され、用いられた技術に適合してもよい。特に、ゲートは、ドレイン領域及びソース領域の境界と並ぶように示されているが、多少の重なりは多くの場合存在する。
EEPROMセル技術による形成の利点は、電荷保持回路が、EEPROMメモリセルを消去するか又はEEPROMメモリセルに書き込みするために用いられる電圧レベル及び時間窓と同一の電圧レベル及び時間窓を適用することにより、プログラミングされ再設定されてもよいということである。
別の利点は、これにより、連続書込み動作中にリーク素子(C1)の薄い酸化物の劣化を回避しながら、時間に沿った安定性が保たれるということである。
ビット線BL1 乃至BL4 の夫々の接続が、回路を操作する段階、特にプログラミング（再設定）段階又は読み取り段階によって決まる。
以下の表I は、図8A乃至図12C に示されるような電荷保持電子回路の再設定(SET) 又は電荷保持電子回路からの読み取り(READ)の実施形態を示す。
Figure 0005179492
再設定段階SET では、選択信号SEL が、異なるトランジスタT1乃至T4をオンするために接地に対して第１高電圧VPP1になる一方、フローティングゲート・トランジスタのコントロールゲートに供給された信号CGは、トランジスタ6 をオンするために低レベル0 のままである。ビット線BL1,BL2,BL4 は、フローティング（高インピーダンス状態HZ）を維持する一方、ビット線BL3 はフローティングノードF の充電を可能にする正電圧VPP2が印加される。フローティングゲート・トランジスタのソースに共通する線12は、優先的に接続されないままである（HZ）。
読み取りREADでは、異なる選択トランジスタが信号SEL によってレベルVSELに駆動され、読み取り電圧VREAD が、異なるフローティングゲート・トランジスタのコントロールゲートに印加される。ビット線BL1,BL2,BL3 が高インピーダンス状態HZにある一方、ビット線BL4 は読み取り電流源の供給を可能にする電圧V14 を受ける。線12はここでは接地されている。
異なるレベルVPP1,VPP2,VSEL,VREAD,V14間の関係は、好ましくは以下の通りである。
VPP1はVPP2より大きい。
VSELはVREADより大きい。
VREAD はV14と同程度の大きさである。
実施形態の具体例に応じて、
VPP1 = 14ボルト
VPP2 = 12ボルト
VSEL = 4ボルト
VREAD = 2ボルト
V14 = 1ボルト
電荷保持回路の一素子当たりの一EEPROMセルの関する上記に述べられた構成は、言うまでもなく、平行な数個の同一セルの一部が夫々の異なる素子に用いられている構造と置き換えられてもよい。
特に、
数個の素子C2は、電子回路放電時間を増加させるべくノードF のキャパシタンスを増加させるために平行して用いられてもよく、
数個の素子7 は、再設定又はプログラミングの際にノードF での電子の充電速度又は放電速度を増加させるために平行して用いられてもよく、
数個のリーク素子C1は、システム放電時間を減少させるために平行して用いられてもよく、及び／又は
数個の読み取り素子6 は、回路の評価の際により大きな電流を与えるために導入されてもよい。
保持電子回路は、標準的EEPROMメモリセルアレイの任意の位置に導入されてもよく、それによって生じ得る悪意あるユーザによる位置付けを更に困難にすることが可能になる。
変形例として、数個の回路がEEPROMメモリ面の異なる位置に配置されてもよい。この場合、回路は、全ての回路が同一の放電時間を有するように備えられてもよく、又は全ての回路が互いに異なる放電時間を有するように備えられてもよい。
別の変形例によれば、数個の回路がメモリ面に分配されているが、一度に一つの回路が、アドレス・ジェネレータによって制御される定められた順序又はランダム順序に従って用いられる。
本発明の電荷保持回路を形成するセル選択トランジスタは、適合されたアドレス手段及びスイッチ手段を提供すべく設けられて、同一のビット線で標準的なEEPROMセルと共有されてもよい。
図13は、本発明の第３態様に係る時間測定のために電荷保持電子回路の状態を読み取るための回路（11、図１）の第１実施形態を示す。簡略化のために、電荷保持回路（図２、図５、図７又は図8A乃至図12C ）は、読み取りトランジスタ（本実施例では、MOS トランジスタ5 ）と素子C1,C2 を組み合わせた容量性素子とを含むブロック10によって表されている。
更に一般的には、本発明の第３態様によれば、電荷保持回路は、任意の回路（例えば上述された国際公開第０３／０８３７６９号パンフレットに述べられている回路）から形成されてもよい。
回路10の出力トランジスタ5 は、MOS トランジスタの２つの並列分岐を、供給電圧Valim が印加されるターミナル131 と接地との間で直列に備えた差動組立体の第１分岐に配置される。各分岐は、P チャネルトランジスタP1又はP2、N チャネルトランジスタN1又はN2、及びN チャネルトランジスタN3又はN5を直列に含む。２つのトランジスタP1,P2 は、ゲートをトランジスタP2のドレインに接続され、ソースを供給ターミナル131 に接続されている。トランジスタN1,N2 は、ゲートを基準電圧が印加されるターミナル132 に接続されている。この基準電圧は、本実施例では、非反転入力(+) で電圧V0を受けて、反転入力(-) をトランジスタN2のソース及びトランジスタN5のドレイン（回路10のターミナル14）に接続された演算増幅器133 によって与えられている。任意の組立体133,N1,N2 は、トランジスタN1,N2 のソースに同一の電圧レベルを設定することを可能にする。トランジスタN3のゲートは、デジタル／アナログ変換器134 によって与えられるアナログ信号VDACを受ける。その動作は以下に説明される。その機能は、回路10の残留電荷を解釈するためにステップ電圧を与えることである。
トランジスタP2及びトランジスタP1の夫々のドレインは、比較器135 の２つの入力（例えば非反転(+) 及び反転(-) ）に接続されており、比較器の出力OUT は、変換器の計数器の状態COUNT を表す２進ワードに対応する結果TIMEの供給をトリガーする（トリガー136 ）ために用いられる。この計数器は、以下に見られるように、ステップ信号を生成するためにクロック周波数CKの割合で計数する。
図13の回路は、２つの分岐の電流間の差異を比較する。比較器135 の出力は、分岐P1,N1,N3での電流が分岐P2,N2,N5での電流より大きくなる（又は初期状態に応じてより小さくなる）とき切り替わる。
ターミナル12が接地される場合、電流I14 が第１分岐に流れるために、量QF/CTがトランジスタ5 の閾電圧(Vt)より大である必要がある。QFは回路10の残留電荷を表し、CTはノードF と接地との間のキャパシタンス（特に、容量性素子C1及び容量性素子C2）の累積値を表わす。
増幅器133 を介してターミナル14に印加された電圧V0は、好ましくは回路137 で生じ、回路137 は、ダイオードとして組み立てられたN チャネルトランジスタN4のドレインに接続された非反転入力(+) を有し、（出力が反転入力(-) に接続されている）フォロワとして組み立てられた増幅器138 を含む。トランジスタN4のソースが接地される一方、ドレインが定電流源139(I0) によって正供給電圧（例えばValim ）が印加されるターミナルに接続されている。
回路137 は、トランジスタ5 が読み取りを可能にすべく導電性であるようにレベルV0を生成する。
電流I0は、回路に求められた消費に応じて選択されている。
N チャネルトランジスタは精度の理由のために整合されている。
好ましくは、レベルV0より大きいレベルがターミナル12に印加されている。目的は、セル10が完全に放電されても、トランジスタ5 を伝導させて、全作動範囲に亘る読み取りを可能にするためである。従って、変換器134 によって与えられる電圧VDACがレベルV0+QF/CTを超過するとき、比較器135 の出力が切り替わる。
図14は、常時放電されるノードF'を有する基準構造10' が回路10のターミナル12の電圧を設定するために用いられる好ましい実施形態を示す。例えば、トランジスタ140 （パスゲート）は、回路10のターミナル12と回路10' のターミナル12' とを接続する。増幅器141 が、回路10' のターミナル14' に接続された非反転入力(+) を有し、ターミナル14' は、定電流源142(I0) によって、供給電圧が印加されるターミナル131 に接続されている。増幅器141 の反転入力(-) は、図13に関連して説明されたような回路137 によって生成された基準電圧V0を受ける。電流源139,142 は同一の電流I0を生成する。従って、ターミナル14' の電圧は、（電流源142 のサイズ設定による、増幅器141 のフィードバックと、レベルV0であるトランジスタ5'のゲートとによって課される）V0に設定されている。ターミナル12' の電圧は、電荷がノードF' で蓄積されていない場合でもレベルV0より大きい。確かに、電圧が（増幅器141 によって）ターミナル12' に印加されるとき、ノードF'は、（接地に対するトランジスタ5'のゲートキャパシタンスのみを考慮すると）容量分圧器の中間点を表わす。従って、ノードF'でレベルV0を得るために、ターミナル12' の電圧がレベルV0より大きい。
図14に関する説明を簡略化するために、図13に関して議論された構造と同一の構造の残りの部分は詳述されない。
トランジスタ140 は、回路の読み取りモードでのみ作動される。その他の時は、ターミナル12は接続されていないか、又は接地されている。
トランジスタ140 がオンであるとき、ターミナル12' の電圧はターミナル12に移される。ターミナル14の電圧が、（非反転入力を回路137 の出力に接続された）増幅器133 によってレベルV0に設定されているので、ノードF の電圧は、レベルV0にこのノードに蓄積された電荷を加えた値である。セル10が充電されない場合、ノードF はレベルV0である。セルが電荷QFを含んでいる場合、ノードF での電圧はV0+QF/CTと等しい。
トランジスタ140 が回路10,10'の容量性素子の第２のアクセス可能な電極に同一の電圧を設定する本実施形態の利点は、生じ得る製造のばらつきを補うことである。
図13の読み取り回路であっても、又は図14の読み取り回路であっても、読み取り回路は、読み取り期間外で、（例えば、電源分岐との接続を切る及び／又は電流源をオフする）適合された制御スイッチによってオフされ得る。
読み取り側では、電荷QFが初期値QINIT を有すると仮定すると、ここではQ(r)と表示して、V0とV0+Q(r)/CTとの範囲にある変換器134 によって与えられたステップ電圧VDACにより時間を測定することが可能になる。
レベルV0+Q(r)/CTから開始して、徐々にレベルを減少させると、比較器135 の切換点は変換器のデジタル基準点COUNT に相当する。この基準点は、レベルQ(r)での再設定（電荷保持回路10のプログラミング）からの経過時間に関する情報である。実施例が、図16A 乃至図19B と関連して述べられる。
利点は、デジタルワードの出力が容易に利用可能であるということである。
デジタル／アナログ変換器は、その後に電荷保持回路の容量性放電が続く非線形曲線（図４）を補うための非線形変換器であることが好ましい。変形例として、補正は、読み取り回路が切り替わる計数COUNT に応じた経過時間を補正する（計算器タイプの）デジタル手段によって下流側で行なわれる。
図15は、デジタル／アナログ変換器134 の電気回路図の一例を示す。基準電圧Vrefが差動増幅器151 に与えられ、増幅器151 は、出力をP チャネルMOS トランジスタ152,1520,1521,・・・,152nを含むn+2 分岐の共通ゲートに接続されている。第１トランジスタ152 は、ソースを、抵抗器R によって接地され、Vref/R電流を設定するために増幅器151 の反転入力(-) に接続されている。次のn+1 分岐1520乃至152nのトランジスタ1520乃至152nは、トランジスタ152 のサイズと等しいトランジスタ1520の単一サイズから開始して、一つの分岐から次の分岐までサイズを増加している。サイズ比は、電圧振幅の計数の２進文字を反映させるために、一つの分岐から次の分岐まで２倍であることが好ましい。トランジスタ152 及びトランジスタ1520乃至152nの夫々のソースは、供給電圧Valim が印加されるターミナル150 に接続されている。トランジスタ1520乃至152nの夫々のドレインは、スイッチK0乃至knによって、ダイオードとして、また第２N チャネルトランジスタ156 に対してカレントミラーとして組み立てられたN チャネルMOS トランジスタ155 のドレインに接続されている。トランジスタ155,156 のソースが接地されている。トランジスタ156 のドレインは、演算増幅器157 の反転入力(-) に接続されており、演算増幅器は読み取り回路の基準電圧V0を受ける非反転入力(+) と電圧VDACを与える出力とを有する。（例えば抵抗器R と同一の値の）抵抗器R'が、増幅器157 の出力を増幅器の反転入力に接続する。スイッチK0乃至kn（例えばMOS トランジスタ）は、n+1 ビットを超えた計数回路の夫々のビットb0,b1,・・・,bnによって制御されている。計数回路は計数器153 を含み、計数器は、非線形変換回路154(NLC)に平行に送るn+1 ビットを有する。計数器153 及び回路154 だけでなく増幅器151,157 にも、例えば電圧Valim が供給される。
抵抗器R と抵抗器R'とが同一の値であると仮定すると、トランジスタ156 での電流がk*Vref/Rと等しく、k は計数回路の状態COUNT を表わす。従って、出力電圧VDACが関係V0+k*Vrefによって与えられる。
他の非線形デジタル／アナログ変換回路が用いられてもよく、図15の回路はこのような変換器の実施形態の簡単な例を表す。
図16A 及び図16B は、本発明の第３態様に係る読み取り回路の第１作動モードを示し、時間に沿った電圧QF及び電圧VDACの変化の一例を夫々示す。
時間t0でのレベルQ(r)における放電回路の初期化と、残留電荷がQRである時間tRでの読み取りとが仮定される。
変換器の非線形性は、例えば実験データ又は特性付与データに基づいて電荷保持回路の放電曲線を補うために、回路154 によって定義される。回路154 は、例えば計数器153 の出力の線形増加を非線形増加に変換する組合せ論理である。
読み取りが行なわれるとき（例えばtR、図16A ）に応じて、トランジスタ5 の電流は、読み取り開始時間（図16B のタイミング図の時間原点）に対して遅れΔsを有して出力OUT の切替を生成する。この時間間隔は、実際にはトランジスタN3（図13）のゲートに送られるステップ電圧の生成中に、計数器153 によって与えられる数に相当する。信号OUT が切り替るときの計数器の状態により、プログラミング時間t0と読み取り時間tRとの間で経過した時間間隔Δtを推定することが可能になり、（ターミナル13が接続されていないか又は絶縁されたままであるとすれば）電荷保持回路を含む装置が供給されたか否かを推定することが可能になる。図16A 及び図16B の例では、電圧VDACがレベルV0+Q(r)/CTから減少すると仮定されている。言うまでもなく電圧を増加させることによる測定が、切換点tSを変えることなく可能である。
電圧VDACのステップの速度（従って計数器153 の周波数CK）は、読み取り開始時間tRと切替時間tSとの間の間隔Δsが実際の間隔Δt(tR-t0) に対して無視し得る程度であるために、回路10の放電速度に対して十分に速くなるように選択されている。ただし、図面では誇張して表示されているため反対のように見える。
従って、本発明の素子10の放電が電源なしで行なわれてもよく、これにもかかわらず時間概念を失わないことが理解され得る。
電圧Vrefは、等式k*Vref=Q(r)/CTに従って選択されることが好ましい。
読み取り回路の調節は、上記の関係を満たす特性付与によって得られた計数器の電圧値Vref又は開始数k を不揮発性記憶レジスタ158(NVM)に記憶し、読み取り毎にこの値を用いることによって行なわれることが好ましい。
図17A 及び図17B は、２つの初期電荷状態Q(r') 及びQ(r") における時間に沿った電荷の減少と非線形デジタル／アナログ変換器により行なわれた可能な調節との例を示す。
基準値（本実施例では、夫々値Q(r')/(k*CT)及び値Q(r")/(k*CT)）を調整することにより、プログラミング条件、すなわち初期電荷Q(r') 又はQ(r") から独立した時間測定が可能である。 図17A 及び図17B で見られるように、変換器の開始レベルが異なっている一方、切換時間tSは同一であり、これは変換器の開始レベルが初期電荷レベルに適合されているためである。
放電曲線が既知であるか否かに応じて、変換器134 の非線形性が放電曲線に従うように、各放電回路10を較正することが必要であるかもしれない。
図18A,18B,19A,19B は、読み取り回路の較正が第１使用、初期化時又は製造の終わりに行われる本発明の好ましい実施形態を示す。この目的のために、回路は時間t10 でプログラミングされ、その後時間t11 で、既知である時間t10 に対する間隔（例えば24時間間隔）を測定する。その後、切換時間tSまでデジタル／アナログ変換器によって行われるステップ減少のステップ数が決定される。これにより、関連した回路について、既知の時間間隔に関するステップ数又は段階数を定義することが可能になる。その後この数は、装置1 の不揮発性記憶素子に記憶され得る。
図18A 及び図18B は、24時間に７ステップが必要とされる第１実施例を示す。その結果２ステップ間の時間間隔(TIME STEP) は24/7である。
図19A 及び図19B は、同一の時間範囲を別の異なる回路により、例えばキャパシタンスC1,C2 の値により定義するために13ステップが必要とされる第２実施例を示す。その結果２ステップ間の時間間隔は24/13 である。
図20は、図18A,18B,19A,19B の動作を得るために、図15の回路の可能な適合例を部分的に示す略ブロック図である。この修正では、計数器153 によって与えられる計数COUNT を用いることにより、係数に、不揮発性メモリ（ブロック161 、NVM ）に記憶された時間変換パラメータ(Δt/STEP) を（乗算器160 で）乗じて、回路特性を考慮に入れて修正された計数値COUNT’を与えることである。値COUNT'はトリガー136 に与えられる。これは、初期回路特性付与測定の関数である重み付け係数の供給に相当する。
本実施形態の利点は、異なる電荷保持回路に適合すべく読み取り回路の構造修正を必要としないということである。
図21は、本発明の第４態様を実施する環境の一例での電荷保持回路の実施形態を示す略ブロック図である。
この図面は、図２に示された電荷保持回路の実施形態の一例に基づいている。ターミナル13は、放電期間を初期化するために、プログラミング信号SET によって制御されるスイッチ211 により電圧VPP2に接続可能である。ターミナル14は、読み取り信号READによって制御されるスイッチ212 により読み取り電圧V14 に接続可能であり、（抵抗器によって示された）電流源19の両端の電圧V19 が初期化以降の経過時間を表すデータを与える。
本発明の第４態様の好ましい例によれば、素子C1は、ノードF での電子の高速充電又は放電を得るために、適合された電圧レベルを印加することにより高速プログラミング素子としても使用可能である。その結果スイッチ213 が、ノードF での充電又は放電を強いるために、素子C1の電極22と電圧VPP3が印加されるターミナルとの間に介在される。スイッチ213 は高速プログラミング信号FLASH SET によって制御される。休止状態では（スイッチが電極22に電圧VPP3を印加しないとき）、スイッチ213 は少なくとも機能的に電極22を接地する。実際には、スイッチ213 はターミナル22を接続しないままにしておいてもよい。放電経路が、ノードF からリーク素子C1を介した接地までの回路構造により存在するだけで十分である。実際にはこのような構造がほとんどである。
図21に関して述べられた実施例は、特にフローティングゲート・トランジスタから形成された電荷保持回路に適合される（図8A乃至図12C ）。
（素子C3による正常なプログラミングと比べて比較的速い）このような高速プログラミングは、例えば正常な回路プログラミングを防止することを目的として、異常な作動状態の検出後に用いられてもよい。
素子C1の誘電体に応力を加えて、それによって測定の再現性を失う危険性は、このような事例が、製品寿命の途中で発生するのは原則としてまれなので、容認できる。更に、誘電体のどんな変更も放電を加速させる傾向があり、従って時間窓を減少させる。ところでこのような作動は、異常作動の場合にはほとんどの場合所望の効果となる。特に、製品をハッキングしようとする試みが検出された場合にこのような作動が与えられると、検出毎に使用能力を減少させることにより一般的な所望の保護限度が得られる。
適用例によれば、高速プログラミング機能が、ノードF に電荷をもたらし、期間を再開するために用いられてもよく、又は逆に、例えば電荷保持回路によって保護されたデータへの次のアクセスを禁止するために、ノードF の高速放電を強いるために用いられてもよい。
表IIは、図8A乃至図12C によって示されたタイプの電荷保持回路の実施形態における本発明の第４態様に係る高速プログラミング(FLASH SET) の実施形態を以下に示す。表IIは、上記の表I のプログラミング段階及び読み取り段階を示す。
Figure 0005179492
高速プログラミングFLASH SET では、（例えば、利用可能なレベルVPP2と等しい）バイアス電圧VPP3がビット線BL1 （図8C）に印加される一方、他の全てのビット線BL2 乃至BL4 は高インピーダンス状態HZにあり、信号CGがゼロである一方、信号SEL はVPP1レベルで選択トランジスタT1乃至T4をオンする。線12は、優先的に高インピーダンス状態HZにある。
高速プログラミングは、プログラミングを加速するために、再設定トランジスタ7 の誘電体102 （図10B ）に対して素子C1の低誘電体の厚さを利用する。
本発明のこの態様の利点は、電力供給がない期間後の時間測定を、充電モード又は放電モードでの高速プログラミング機能と組み合わせることである。
本発明は、電力供給されていない回路での時間測定が望まれるあらゆるシステムに多く適用される。実施形態の具体例は、デジタル担体に記憶されたたデータ又はプログラムへのアクセス権の管理に関する。このような適用では、本発明に係る回路は、常時電力供給されない記憶システム（メモリキー等）に追加されてもよく、又は分離された回路にあり、例えば保護されるべきデータの第１ローディングの際に再設定されてもよい。
適用の第２実施例は、例えばトランザクションタイプの適用における、任意の２つの素子間の時間間隔の測定に関する。
言うまでもなく本発明は、当業者に容易に想起される様々な変更、修正及び改良がなされ得る。特に、上記に与えられた機能的表示と適用の必要性とに基づいた本発明の実際の実行は困難ではない。例えば、プログラミングは、一度だけアクセス可能にしてもよく、又は適用の電力供給毎に再開されてもよい。更に、特に本発明は常時電源を必要としないので、（電磁気トランスポンダタイプの）非接触装置で実行されてもよく、その装置は自身が存在する（ターミナルによって生成された）電磁界から電力供給を引き出す。

Claims (9)

  1. 選択トランジスタをフローティングゲート・トランジスタと直列に夫々備えるEEPROM型メモリセルのネットワークに埋め込まれている時間測定のための電荷保持電子回路において、
    同一のメモリセル列に、
    少なくとも１つの第１セルから成る第１サブセットと、
    そのフローティングゲート・トランジスタのドレイン及びソースが相互接続されており、そのトンネル窓がない少なくとも１つの第２セルから成る第２サブセットと、
    少なくとも１つの第３セルから成る第３サブセットと、
    そのトンネル窓がない少なくとも１つの第４セルから成る第４サブセットと
    を備え、前記４つのサブセットのセルのトランジスタのフローティングゲートが夫々相互接続されており、
    前記少なくとも１つの第１セルのフローティングゲート・トランジスタのトンネル窓の誘電体の厚さが、前記少なくとも１つの第３セルのフローティングゲート・トランジスタのトンネル窓の誘電体の厚さより薄いことを特徴とする回路。
  2. 前記第１セル、第２セル、第３セル及び第４セルのビット線が、サブセットによってアドレス可能であることを特徴とする請求項１に記載の回路。
  3. 前記４つのサブセットのセルにおける選択トランジスタの制御ターミナルが、前記回路の選択信号が供給されるターミナルに相互接続されていることを特徴とする請求項１又は２に記載の回路。
  4. 前記第１サブセットの第１セルの数が電荷損失速度を決定することを特徴とする請求項１乃至３のいずれかに記載の回路。
  5. 前記第２サブセットの第２セルの数が保持時間を決定することを特徴とする請求項１乃至４のいずれかに記載の回路。
  6. 前記第３サブセットの第３セルの数が再設定速度又はプログラミング速度を決定することを特徴とする請求項１乃至５のいずれかに記載の回路。
  7. 前記第４サブセットの第４セルの数が測定電流を決定することを特徴とする請求項１乃至６のいずれかに記載の回路。
  8. プログラミング電圧又は再設定電圧が、前記第３サブセットの一又は複数のビット線に印加されることを特徴とする請求項１乃至７のいずれかに記載の回路を制御する方法。
  9. 読み取り電圧が前記第４サブセットの一又は複数のビット線に印加される一方、他の全てのビット線は、フローティングノードでの残留電荷に比例するデータを利用するために、高インピーダンス状態にあることを特徴とする請求項８に記載の方法。
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