FR2814583A1

FR2814583A1 - Procede de lecture d'une cellule memoire et circuit de lecture associe

Info

Publication number: FR2814583A1
Application number: FR0012070A
Authority: FR
Inventors: Leila Aitouarab
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2000-09-22
Filing date: 2000-09-22
Publication date: 2002-03-29

Abstract

L'invention concerne un procédé de lecture d'une cellule de mémorisation (36) d'une mémoire et un circuit de lecture associé. Selon l'invention, le courant de fuite de la cellule, s'il existe, est pris comme référence pour déterminer l'état programmé ou effacé de la cellule.

Description

PROCEDE DE LECTURE D'UNE CELLULE MEMOIRE
ET CIRCUIT DE LECTURE ASSOCIE
L'invention concerne les mémoires en circuit intégré et plus particulièrement un procédé de lecture d'une cellule de mémorisation et un circuit de lecture associé. L'invention est notamment intéressante pour les cellules de mémorisation comprenant un transistor de mémorisation. L'invention peut cependant être utilisée pour la lecture de tout type de cellule de mémorisation.

Les mémoires sont classiquement organisées en matrice de cellules de mémorisation. Les cellules d'une même rangée sont reliées à une ligne de mots et les cellules d'une même colonne sont reliées à une ou des lignes de bit. Dans les mémoires non volatiles (ROM, EPROM, EEPROM, Flash EPROM, etc. ), les cellules comprennent un transistor de mémorisation dont un drain et une grille sont par exemple connectés respectivement à une ligne de bit et une ligne de mots, une source du transistor étant reliée à une masse. La ligne de bit permet de transmettre une information sur l'état d'une cellule de mémorisation située au croisement de cette ligne de bit et d'une ligne de mot sélectionnée.

Typiquement, la lecture d'une cellule de mémorisation consiste à produire un signal logique représentatif de l'état de la cellule. Par exemple, si on considère une mémoire non volatile, les cellules peuvent avoir un état dit programmé et un état dit effacé. Les circuits de lecture utilisés sont reliés aux lignes de bit des colonnes par l'intermédiaire d'un multiplexeur si on utilise un même circuit de lecture pour plusieurs colonnes.

Selon son état, programmé ou effacé, une cellule de mémorisation laisse passer plus ou moins de courant lorsqu'une tension de commande VC lui est appliquée. La

figure 1 montre l'évolution classique du courant circulant dans une cellule et dans la ligne de bit associée, en fonction de la tension de commande VC appliquée directement sur la grille de la cellule ou sur la ligne de mot correspondante, une tension de l'ordre de 1 V étant appliquée sur la ligne de bits.

Pour une cellule dans un état effacé (courbe 11), le courant est nul lorsque la tension VC est inférieure à une première tension de seuil Vseuill, puis le courant croît avec la tension VC. Pour la même cellule dans un état programmé (courbe 12), le courant est nul lorsque la tension VC est inférieure à une deuxième tension de seuil Vseuil2, le courant croît ensuite avec la tension VC. La tension Vseuil2 dépend notamment du type de cellule de mémorisation et de la technologie utilisée. Par exemple, pour une cellule de type Flash, la tension Vseuil2 est de l'ordre de 4V.

Pour une tension VC donnée, le courant circulant dans une cellule programmée reste inférieur au courant circulant dans une cellule effacée. Aussi, pour lire une cellule, on cherche à déterminer le courant circulant dans la cellule.

De manière connue, on utilise pour cela une lecture différentielle. Dans les mémoires non volatiles, on utilise généralement une cellule effacée de référence, associée à une ligne de bits de référence semblable à la ligne de bit de la cellule à lire. Cette ligne de référence conduit un courant Iref en fonction de la tension de commande VC appliquée sur la ligne de mot correspondant à la cellule de référence (courbe 13 sur la figure 1).

Le choix de la cellule effacée de référence, parmi un ensemble de cellules d'une mémoire, se fait de sorte que la courbe caractéristique 13 de la cellule de référence choisie se situe entre les courbes caractéristiques 12 des cellules programmées et celles 11

correspondantes des mêmes cellules effacées. Une même cellule de référence est par exemple utilisée pour toutes les cellules d'une même rangée ou éventuellement pour toutes les cellules d'une même matrice.

La lecture se fait ensuite en comparant le courant IVDD circulant dans la cellule à lire (et la ligne de bit correspondante), avec le courant de référence Iref circulant dans la ligne de référence lorsqu'une même tension de lecture VC = VDD est appliquée sur la ligne de mot associée à la cellule à lire et sur la ligne de mot associée à la cellule de référence, une même tension de l'ordre de 1 V étant appliquée sur la ligne de bits associée à la cellule à lire et sur la ligne de bits de référence associée à la cellule de référence. Si le courant IVDD circulant dans la cellule à lire est supérieur au courant de référence Iref, alors la cellule est dans un état effacée (point 15) ; dans le cas contraire, elle est programmée (point 17).

La tension VDD utilisée pour la lecture est choisie de préférence comprise entre Vseuill et Vseuil2.

Typiquement, pour une cellule de mémorisation de type Flash ayant une tension Vseuill de l'ordre de 1 V et une tension Vseuil2 de l'ordre de 4V, on choisit une tension de lecture VDD égale à la tension d'alimentation du circuit, de l'ordre de 2,5V.

La méthode décrite ci-dessus est notamment applicable dans le cas de la lecture de cellules de mémorisation, ayant des courbes caractéristiques courant /tension semblables aux courbes 11,12 de la figure 1.

Cependant, les cellules d'un même ensemble de cellules (rangée, colonne, ou matrice d'une mémoire par exemple) n'ont pas toujours toutes des courbes caractéristiques telles que celles de la figure 1. En particulier, une ou plusieurs cellules peuvent laisser passer un courant de fuite If non nul lorsqu'une tension

VC nulle leur est appliquée ; On dit dans ce cas que les cellules fuient à tension de commande nulle.

De plus, toutes les cellules de mémorisation d'un même ensemble de cellules peuvent avoir des courbes caractéristiques différentes les unes des autres, et notamment des courants de fuite différents. La figure 2 présente un faisceau de courbes caractéristiques pour un ensemble de cellules dans un état effacé et un faisceau de courbes caractéristiques pour le même ensemble de cellules dans un état programmé.

Le faisceau des courbes caractéristiques des cellules effacées est compris entre une courbe maximum 21 et une courbe minimum 22. Les cellules laissent passer un courant de fuite If compris entre 0 et Ifmax lorsqu'une tension VC comprise entre 0 et la tension Vseuill leur est appliquée. Le courant Ifmax et la tension Vseuill sont fonction du type de cellules et de la technologie utilisée. Pour des cellules de type Flash par exemple, le courant de fuite If peut être compris entre 0 et Ifmax = 60pA et la tension Vseuill est de l'ordre de 1 V.

Le faisceau des courbes caractéristiques des mêmes cellules programmées est compris entre une courbe maximum 23 et une courbe minimum 24. Pour ces courbes, le courant est constant, compris entre 0 et Ifmax, entre VC = 0 et VC = Vseuil2, puis le courant est croissant lorsque VC est supérieure à Vseuil2.

Si on considère une cellule qui laisse passer un courant IVDD (point 25) lorsqu'une tension VDD, comprise entre Vseuill et Vseuil2, lui est appliquée, on voit qu'il n'est pas possible de savoir si la cellule est une cellule effacée, ayant pour caractéristique la courbe 26, ou bien une cellule programmée, ayant pour caractéristique la courbe 27.

En d'autres termes, dans la mesure où le faisceau de caractéristiques des cellules effacées et celui des mêmes cellules programmées se superposent au moins

partiellement, il n'est pas possible de trouver une cellule effacée de référence dont la courbe caractéristique se situe entre les courbes caractéristiques de l'ensemble des cellules programmées et celles correspondantes du même ensemble de cellules effacées.

Aussi, dans le cas de cellules qui laissent passer un courant de fuite If non nul lorsqu'une tension VC comprise entre o et Vseuill leur est appliquée, la méthode de lecture connue, basée sur la comparaison du courant circulant dans la cellule avec celui circulant dans une cellule effacée de référence, n'est pas applicable.

Un but de l'invention est de mettre en oeuvre un nouveau procédé de lecture d'une cellule de mémorisation et de réaliser un circuit de lecture associé, qui ne nécessitent pas l'utilisation d'une cellule de référence.

Un autre but de l'invention est de mettre en oeuvre un procédé de lecture et de réaliser un circuit de lecture associé qui est utilisable pour tout type de cellules, y compris des cellules qui laissent passer un courant de fuite lorsqu'une tension proche de zéro est appliquée.

Avec ces objectifs en vue, l'invention concerne un procédé de lecture d'une cellule de mémorisation d'une mémoire, comportant les étapes suivantes :
El : fourniture d'une tension de référence, représentative d'un courant de référence image du courant circulant dans la cellule à lire lorsqu'une tension de commande de référence est appliquée sur la cellule,
E2 : fourniture d'une tension de lecture, représentative d'un courant de lecture image du courant circulant dans la cellule lorsqu'une tension de commande de lecture, est appliquée sur la cellule,

E3 : comparaison de la tension de lecture avec la tension de référence et fourniture d'une information relative à l'état de la cellule, la cellule étant programmée si l'information prend une première valeur, la cellule étant effacée sinon.

Avec ces caractéristiques, le procédé de l'invention fournit une tension de référence représentative du courant de fuite If, éventuellement nul, qui circule dans la cellule lorsqu'une tension de commande de référence, éventuellement nulle mais pas nécessairement, est appliquée sur la cellule. Le procédé fournit ensuite une tension de lecture, image du courant circulant dans la cellule lorsqu'une tension de lecture, supérieure à la tension de référence, est appliquée sur la cellule.

Avec l'invention, la cellule est ainsi sa propre référence et il n'est plus nécessaire de disposer d'une cellule de référence externe pour effectuer une lecture.

Selon un mode préféré de réalisation, l'étape E2 comprend les sous-étapes suivantes :
E21 : application de la tension de commande de référence sur la cellule à lire,
E22 : chargement d'un condensateur de référence avec le courant de référence, les étapes E21 et E22 étant effectuées pendant un premier temps prédéfini,
E23 : fourniture de la tension aux bornes du condensateur de référence, la tension de référence étant égale à la tension aux bornes du condensateur de référence au bout du premier temps.

La tension aux bornes du condensateur de référence est ainsi-croissante selon une première pente proportionnelle au courant de référence, pendant le

premier temps,-puis constante après le premier temps, égale à la tension de référence.

Par ailleurs, selon le mode de réalisation préféré de l'invention, l'étape E3 de fourniture de la tension de lecture comprend les sous-étapes suivantes :
E31 : application de la tension de commande de référence sur la cellule,
E32 : chargement d'un condensateur de mesure avec le courant de référence, les étapes E31, E32 étant effectuées simultanément pendant le premier temps,
E33 : application de la tension de commande de lecture sur la cellule à lire,
E34 : déchargement du condensateur de mesure avec le courant de lecture, les étapes E33, E34 étant effectuées simultanément après les étapes E31, E32,
E35 : fourniture de la tension aux bornes du condensateur de mesure, la tension de mesure étant égale à la tension aux bornes du condensateur de mesure à un deuxième temps prédéterminé.

La tension aux bornes du condensateur de mesure est ainsi-croissante pendant le premier temps, selon une deuxième pente proportionnelle au courant de référence, la deuxième pente étant supérieure à la première pente, - puis décroissante après le premier temps, selon une troisième pente proportionnelle au courant de lecture, la troisième pente étant égale ou supérieure à la deuxième pente selon l'état programmé ou effacé de la cellule.

De préférence, le courant de référence est égal : - au courant circulant dans la cellule lorsque la tension de commande de référence lui est appliquée, ou - à un courant de décalage, fourni par une source de courant extérieure à la cellule, ou - à la somme du courant de décalage et du courant circulant dans la cellule lorsque la tension de commande de référence lui est appliquée, le courant de décalage étant fourni par une source de courant connectée en parallèle sur la cellule à lire.

Ainsi, quel que soit le courant de fuite de la cellule, le courant de référence est toujours positif, ce qui permet de charger les condensateurs pendant le premier temps.

De préférence encore, la capacité du condensateur de référence est inférieure à la capacité du condensateur de mesure. Ce choix permet d'obtenir une première pente inférieure à la deuxième car les deux condensateurs sont chargés avec le même courant de référence, pendant le même premier temps.

La valeur de la tension de commande de référence est choisie entre une valeur nulle et une première tension de seuil caractéristique de la cellule. Ainsi, le courant de fuite, s'il existe, circule dans la cellule lorsque cette tension lui est appliquée.

La tension de commande de lecture est quant à elle comprise entre la première tension de seuil et une deuxième tension de seuil caractéristique de la cellule.

Ainsi, lorsque la tension de commande de lecture est appliquée, le courant circulant dans la cellule est égal au courant de fuite si la cellule est programmée, ou bien supérieur au courant de fuite si la cellule est effacée.

Par ailleurs, une étape d'initialisation EO, effectuée avant les étapes El à E3, peut être avantageusement ajoutée au procédé de l'invention pour décharger le condensateur de référence et le condensateur de mesure.

L'invention concerne également un circuit de lecture pour mettre en oeuvre le procédé décrit ci-dessus.

Il comprend notamment : - un circuit de mesure d'un courant de référence image d'un courant circulant dans la cellule lorsqu'une tension de commande de référence est appliquée sur la cellule, le circuit fournissant une tension de référence image du courant de référence,

un circuit de mesure d'un courant de lecture image d'un courant circulant dans la cellule lorsqu'une tension de commande de lecture est appliquée sur la cellule, le circuit fournissant une tension de mesure image du courant de lecture, un comparateur, pour comparer la tension de mesure avec la tension de référence et fournir une information relative à l'état programmé ou effacé de la cellule.

Enfin, la mémoire concerne également une mémoire non volatile comprenant un circuit de lecture pour mettre en oeuvre le procédé décrit ci-dessus.

L'invention sera mieux comprise et d'autres caractéristiques et avantages apparaîtront à la lecture de la description qui va suivre d'un exemple détaillé de mise en oeuvre d'un procédé et d'un circuit de lecture associé. La description est à lire en référence aux dessins annexés dans lesquels : - les figures 1 et 2 sont des diagrammes connus montrant l'évolution du courant dans des cellules de mémorisation, en fonction de la tension appliquée et de l'état des cellules, la figure 3 est un schéma fonctionnel d'un circuit de lecture selon l'invention, et - les figures 4 et 5 sont des détails du circuit de lecture de la figure 3.

Les figures 1 et 2 ayant été décrites précédemment, elles ne seront pas décrites plus en détail.

La figure 3 est un schéma fonctionnel d'un circuit de lecture 30, selon l'invention qui comprend deux circuits de mesure de courant 33,34 et un comparateur 35. Le circuit de lecture comprend également une entrée 31 sur laquelle est appliqué un courant Icel correspondant au courant circulant dans une cellule 36 à

lire lorsqu'une tension de commande VC lui est appliquée.

Le courant Icel a les caractéristiques suivantes : - Icel = If lorsqu'une tension de commande de référence VC = VCref est appliquée sur la cellule, - Icel = IVDD, lorsqu'une tension de commande de lecture VC = VDD est appliquée.

If est le courant de fuite de la cellule, éventuellement nul. La tension de commande de référence VCref est comprise entre 0 et Vseuill et la tension de commande de lecture VDD est comprise entre Vseuill et Vseuil2. Vseuill, Vseui12 sont des tensions de seuil à partir de desquelles le courant circulant dans une cellule effacée, respectivement programmée, commence à croître si la tension VC appliquée sur la cellule augmente (courbes 21,22, figures 2).

Le circuit 30 fournit, sur une borne de sortie 32, une information ETAT représentative de l'état, programmé ou effacé de la cellule 36.

Le circuit 33 comprend une entrée connectée à l'entrée 31, sur laquelle est appliquée le courant Icel, et une sortie. Le circuit 33 fournit une tension qui est constante après un temps prédéfini Al, égale à une tension de référence Vref ; la tension de référence Vref est représentative du courant de fuite If de la cellule, c'est-à-dire du courant circulant dans la cellule lorsque la tension de commande VC = VCref est appliquée.

Le circuit 34 comprend une entrée connectée à l'entrée 31 sur laquelle est appliqué le courant Icel et une sortie. Le circuit 34 fournit une tension Vcel qui est égale à une tension de lecture Vlue à un instant prédéfini A = A1+A2. La tension de lecture Vlue est représentative du courant IVDD circulant dans la cellule lorsque la tension de commande de lecture VC = VDD lui est appliquée.

Le comparateur 35 comprend une entrée négative connectée à la sortie du circuit de mesure 33, une entrée

positive, connectée à la sortie du circuit de mesure 34, et une sortie connectée à la sortie 32 du circuit de lecture. Le comparateur compare la tension de lecture Vlue à la tension de référence Vref et fournit, à l'instant prédéfini A = A1+A2, l'information ETAT.

L'information ETAT est un signal logique qui est dans un premier état logique, par exemple égal à"1", lorsque la tension Vlue est supérieure à la tension Vref, c'est-à-dire lorsque la cellule est programmée.

Inversement l'information ETAT est dans un deuxième état logique, par exemple"0", lorsque la tension Vlue est inférieure à la tension Vref, c'est-à-dire lorsque la cellule est effacée.

Le circuit de la figure 4 détaille un mode de réalisation des éléments 33,34 du circuit de lecture 30 de la figure 3. Le comparateur 35 du circuit de lecture, dont la réalisation est connue par ailleurs, n'est pas représenté sur la figure 4. Le circuit de la figure 4 comprend dix transistors Tl à T10, deux condensateurs Cl, C2 et la cellule de mémorisation à lire 36.

La cellule 36 est représentée schématiquement par un transistor dont la grille et le drain sont connectés respectivement à l'entrée et à la sortie de la cellule 36, sa source étant reliée à la masse.

Le drain du transistor Tl, de type P, est connecté à sa grille. Le drain de Tl est également connecté à la sortie de la cellule 36.

La source et la grille du transistor T2, de type P, sont connectées respectivement à la source et à la grille du transistor Tl. Le drain de T2 est connecté au drain du transistor T3, de type N, dont la source est connectée au drain du transistor T4, de type N. La grille du transistor T4 est connectée à son drain et sa source est reliée à une masse du circuit.

La source et la grille du transistor T5 de type P sont connectées respectivement à la source et à la grille des transistors Tl, T2. Le drain du transistor T5 est connecté à la source du transistor T6, de type P. Le drain de T6 est connecté à un pôle du condensateur Cl dont l'autre pôle est relié à la masse.

Le drain et la source du transistor T7, de type N, sont connectés respectivement au drain du transistor T6 et au drain du transistor T8 de type N. Enfin, la grille du transistor T8 est connectée à la grille du transistor T4 et la source de T8 est reliée à la masse.

Les transistors T4, T8 forment un miroir de courant : lorsqu'un courant circule dans le transistor T4, il est recopié dans le transistor T8.

La source et la grille du transistor T9, de type P, sont connectées respectivement à la source et à la grille du transistor Tl. La source et le drain du transistor T10, de type P, sont connectés respectivement au drain du transistor T9 et à un pôle du condensateur C2 dont l'autre pôle est relié à la masse.

Les transistors T2, T5, T9 ont leur source, respectivement leur grille, connectée à la source, respectivement la grille, du transistor Tl dont le drain est relié à sa grille. Les transistors Tl, T2, T5, T9 forment des miroirs de courant : lorsqu'un courant Icel circule dans le transistor Tl et la cellule 36, il est recopié dans les transistors T2, T5, T9.

La tension de commande VC est appliquée sur la cellule 36, qui fournit en retour le courant Icel. La tension de commande VC est également appliquée sur la grille de commande des transistors T3, T6, T7, T10. VC est fournie pa un circuit de commande extérieur au circuit et a la forme suivante : - VC = VCref pendant le temps Al, puis VC = VDD entre Al et A2.

Le procédé de l'invention va maintenant être décrit en relation avec le fonctionnement global du circuit de la figure 4. La description est à lire en relation avec le diagramme de la figure 5, qui présente l'évolution des tensions en différents points du circuit en fonction de l'état programmé ou effacé de la cellule et en fonction de la tension VC qui lui est appliquée.

Dans l'exemple ci-dessous, les tensions de commande sont choisies telles que : - tension de commande de référence : VCref = 0 V, - tension de commande de lecture : VDD = 2,5 V, - VC = VCref pendant Al = 200 nS, puis VC = VDD entre Al et A2 = 75 nS.

On suppose par ailleurs que la cellule 36 à lire est une cellule effacée de type flash ayant les caractéristiques suivantes : - courant de fuite If = 50 pus lorsque VC = VCref - Icel = IVDD = 150 A lorsque VC = VDD, - Vseuill = IV.

- Vseuil2 = 4V.

On suppose enfin que les capacités des condensateurs Cl, C2 sont liées par la relation C2 = 2*Cl.

La première branche du circuit de la figure 4, comprend le transistor Tl et la cellule 36. Cette première branche fournit le courant Icel lorsque la tension de commande VC est appliquée sur la cellule :
Icel = If si VC = VCref,
Icel = IVDD si VC = VDD.

La deuxième branche du circuit de lecture, comprenant les transistors T9, TIO et le condensateur C2, forme le circuit 33 de mesure du courant de référence de la figure 3. Il reçoit le courant Icel et fournit en retour une tension Vf au point commun du condensateur C2 et du transistor T10.

Lorsque la tension VC = VCref est appliquée au circuit, le courant Icel = If circule dans le transistor Tl. Le transistor T10 est passant et le courant If est recopié par le transistor T9. Le condensateur C2 se charge à courant If constant selon une première pente (courbe 51) et la tension Vf aux bornes du condensateur C2 atteint la valeur Vref au bout du temps Al.

La tension VC = VDD est ensuite appliquée au circuit, le courant Icel = IVDD circule dans la cellule.

Le transistor T10 est bloqué et aucun courant ne circule dans les transistors T9, T10. La tension Vf aux bornes du condensateur C2 est maintenue constante (courbe 52) après le temps Al, égale à la tension de référence Vref.

Le circuit 33 met ainsi en oeuvre la première étape du procédé de l'invention : il fournit une tension de référence Vref, représentative d'un courant de référence Iref image du courant If circulant dans la cellule 36 à lire lorsqu'une tension de commande de référence VCref est appliquée sur la cellule. Le courant de référence est dans cet exemple égal au courant de fuite If de la cellule.

Enfin, La troisième branche du circuit de la figure 4, comprenant les transistors T2 à T4, et la quatrième branche, comprenant les transistors T5 à T8 et le condensateur Cl, forment le circuit de mesure de courant 34 de la figure 3. Il reçoit le courant Icel et fournit en retour la tension Vcel au point commun du condensateur Cl et du transistor T6.

Lorsque la tension VCref est appliquée au circuit, le courant Icel = If circule dans le transistor Tl. Le transistor T3 est bloqué et aucun courant ne circule dans la troisième branche. Le transistor T6 est passant et le courant If est recopié par le transistor T5. Le condensateur Cl se charge à courant If constant selon une deuxième pente (courbe 53) et la tension Vcel atteint la valeur Vmax au bout du temps Al.

Le transistor T6 est bloqué et aucun courant ne circule dans les transistors T5, T6. Le transistor T3 est est par contre passant, le courant IVDD est recopié par le transistor T2 et circule dans les transistors T3, T4. Le transistor T8 recopie le courant circulant dans le transistor T4 et courant IVDD circule dans les transistors T7, T8. Le condensateur Cl se décharge à courant IVDD constant selon une troisième pente (courbe 54), supérieure à la deuxième, et la tension Vcel décroît. A l'instant A1+A2, la tension Vcel est égale à la tension de lecture Vlue (point 57).

Le circuit 34 met ainsi en oeuvre la deuxième étape du procédé de l'invention : il fournit une tension de lecture Vlue, représentative d'un courant de lecture Ilu image du circulant IVDD dans la cellule lorsqu'une tension de commande de lecture VC = VDD, est appliquée sur la cellule 36. Dans cet exemple, le courant Ilu est le courant IVDD circulant dans la cellule.

A l'instant A = A1+A2, le comparateur 35 (non représenté sur la figure 4), réalise la troisième étape du procédé de l'invention : il compare la tension de lecture Vlue avec la tension de référence Vref et fournit une information ETAT relative à l'état de la cellule, la cellule étant programmée si l'information ETAT prend une première valeur, la cellule étant effacée sinon. Dans cet exemple, ETAT est égale à"0"puisque Vlue < Vref, indiquant que la cellule est effacée.

Dans un autre exemple, on suppose que la cellule 36 à lire est cette fois programmée, avec les caractéristiques suivantes : - courant de fuite If = 50 pA lorsque VC = VCref

- Icel = IVDD = If LA lorsque VC = VDD, - Vseuill = IV.

- Vseuil2 = 4V.

On suppose là encore que les capacités des condensateurs Cl, C2 sont liées par la relation C2 = 2*cri.

Le fonctionnement du circuit de lecture est similaire à l'exemple précédent. Le condensateur C2 se décharge simplement avec un courant plus faible, IVDD = If constant. La tension Vcel décroît alors selon une pente plus faible (courbe 55), opposée à la courbe de charge 53 ; elle atteint, à l'instant A1+A2 (point 56) une valeur Vlue supérieure à la tension de référence Vref. Lorsque la comparaison est effectuée, à l'instant A1+A2, le comparateur fournit l'information ETAT égale à "1"puisque Vlue > Vref ici, indiquant que la cellule est programmée.

Le choix de A2 est important ; il dépend essentiellement de AI et de la valeur des capacités des condensateurs Cl, C2. A2 est choisi de préférence de sorte que : - dans le cas d'une cellule programmée (courbe 55), la tension Vcel, qui vaut Vmax = Al*If/Cl à l'instant Al, n'ait pas atteint la valeur Vref (courbe 52) à instant A1+A2, la cellule étant déchargée avec le courant If. En

d'autre terme, le point 56 doit se trouver au dessus de la courbe 52 ; cette condition donne la valeur maximale A2max de A2, inversement, dans le cas d'une cellule effacée (courbe 54), la tension Vcel doit être inférieure à la valeur Vref (coube 52) à l'instant A1+A2. En d'autre terme, le point 57 doit se trouver en dessous de la courbe 52 ; cette condition donne la valeur minimale A2min de A2
Dans la pratique, un temps A2 compris entre Al/4 et Al/2 donne des résultats satisfaisants si les condensateurs Cl, C2 sont choisis de sorte que C2 = 2*cri.

Le temps Al et la capacité du condensateur Cl sont choisis de sorte que la tension Vmax ne dépasse pas la tension VDD, tension d'alimentation des transistors du circuit, afin de ne pas entraîner une conduction inverse de ces transistors. En particulier, dans le cas où un unique circuit de lecture est utilisé pour un ensemble de cellules, il est important de prendre en compte la dispersion des courants de fuite de toutes les cellules, et de faire en sorte que, qu'elle que soit la cellule considérée, sa tension Vmax = Al*If/Cl reste inférieure à VDD.

Le choix des capacités des condensateurs CI, C2 est également important. Dans les exemples ci-dessus, les capacités ont été choisies telles que C2 =2*C1, la tension de référence Vref est alors égale à Vref = Al*If/C2 = Vmax/2 = Al*If/C2.

D'autres valeurs de Cl, C2 peuvent bien sûr être choisies. On peut notamment choisir C22*C1, dans ce cas, on a Vmax = Al*If/Cl et Vref = Al*If/C2. Il est cependant indispensable de choisir C2 > Cl, de sorte que la tension de référence Vref soit inférieure à Vmax.

Des améliorations peuvent être apportée au circuit de la figure 4, sans sortir du cadre de l'invention. Ces améliorations peuvent être envisagées ensemble ou séparément, selon les conditions d'utilisation du circuit. Toutes les améliorations sont représentées en pointillés sur le circuit de la figure 4.

Une première amélioration consiste à ajouter un condensateur C3, connecté entre le drain du transistor T10 et le pôle du condensateur C2. De préférence, on choisit la capacité du condensateur C3 de sorte que : 1/C1 = 1/C2 + 1/C3. Ceci permet de construire les circuits 33,34 symétriques en terme d'impédance. En effet, lors de la charge des condensateurs à If constant lorsque VC = VCref, la présence du condensateur C3 permet

d'obtenir des tensions égales sur les drains des transistors T6, T10.

Une deuxième amélioration consiste à ajouter un transistor Tll, de type N, dont le drain est connecté au drain du transistor Tl et dont la source est connectée à la cellule 36. La grille de Tll est connectée à sa source par l'intermédiaire d'un inverseur Il. Le transistor Tll permet d'obtenir une tension constante sur le drain du transistor Tl, quel que soit le courant Icel circulant dans la cellule 36 et dans les transistors Tl, Tll.

Une troisième amélioration consiste à ajouter des transistors T12, T13 pour initialiser le circuit de lecture. Le transistor T12 est de type P, sa source et son drain sont connectés aux pôles du condensateur Cl. Le transistor T13 est également de type P, sa source et son drain sont connectés aux pôles du condensateur C2. Si le circuit comprend un condensateur C3, alors la source et le drain de T13 sont connectés aux bornes du circuit série formé par les condensateurs C2, C3. Enfin, les grilles des transistors T12, T13 reçoivent un signal de commande DECH.

Lors de l'utilisation du circuit, on applique d'abord un signal DECH actif pour initialiser le circuit en déchargeant complètement les condensateurs Cl, C2, et éventuellement C3, avant d'appliquer la tension VC = VCref puis VC = VDD.

Dans le même esprit, des transistors T14, T15 d'initialisation peuvent être ajoutés. Le transistor T14 est de type P, sa source et son drain sont connectés respectivement au drain du transistor T6 et au drain du transistor T7. Le transistor T15 est également de type P, sa source et son drain sont connectés respectivement au drain du transistor T10 et au condensateur C2 (ou C3). Les transistors T14, T15 reçoivent le même signal DECH que les transistors T12, T13.

Une autre amélioration importante consiste à ajouter une source de courant 40, connectée entre le drain du transistor Tl et la masse du circuit. Cette source de courant fournit un courant de décalage Id qui s'ajoute au courant circulant dans la cellule. Le fonctionnement du circuit reste identique, simplement : - pendant le temps Al, les condensateurs Cl, C2 sont chargés avec le courant constant Iref = If+Id au lieu de If, la tension aux bornes de Cl atteint la valeur Vmax = Al*Iref/Cl, et la tension aux bornes de C2 atteint la valeur Vref = Al*Iref/C2, pendant le temps A2, le condensateur Cl se

décharge avec un courant constant Ilu = IVDD+Id au lieu de IVDD, à l'instant A1+A2, la tension aux bornes de Cl atteint la valeur Vlu, représentative du courant Ilu, et donc du courant IVDD.

L'ajout de la source de courant 40 permet d'utiliser le circuit de l'invention avec tout type de cellule de mémorisation, y compris des cellules ayant un courant de fuite If nul lorsque VC < Vseuill. En effet, on comprend aisément que, si If = 0, les condensateurs CI, C2 ne peuvent être chargés pendant le temps Al avec le courant If. Avec la source 40, le courant Id s'ajoute au courant circulant dans la cellule. En particulier, même si If = 0, alors Iref = Id+If > 0, ce qui permet de charger Cl, C2. Le courant de décalage Id permet ainsi de décaler artificiellement les courbes caractéristiques de la ou des cellules à lire. On pourra par exemple choisir Id de l'ordre de 20 pA.

Il est à noter enfin que, dans toute la description de l'invention et de l'exemple de mise en oeuvre cidessus, la convention suivante a été choisie : une cellule est considérée comme effacée si IVDD est supérieur à If, pour une tension appliquée VDD inférieure à Vseuil2 ; elle est considérée comme programmée dans le

cas contraire. Il est bien sûr possible de choisir une convention inverse.

Par ailleurs, toutes les valeurs numériques utilisées dans la description sont données à titre d'exemple non limitatif et peuvent être aisément modifiées, notamment en fonction du type de cellule mémoire à lire, du temps de lecture souhaité (A1+A2), de la taille globale du circuit, etc.

Claims

REVENDICATIONS

1. Procédé de lecture d'une cellule de mémorisation (36) d'une mémoire, comportant les étapes suivantes :

El : fourniture d'une tension de référence (Vref), représentative d'un courant de référence (Iref) image du courant (If) circulant dans la cellule (36) à lire lorsqu'une tension de commande de référence (VC = VCref) est appliquée sur la cellule,

E2 : fourniture d'une tension de lecture (Vlue), représentative d'un courant de lecture (Ilu) image du courant (IVDD) circulant dans la cellule lorsqu'une tension de commande de lecture (VC = VDD), est appliquée sur la cellule (36),

E3 : comparaison de la tension de lecture (Vlue) avec la tension de référence (Vref) et fourniture d'une information (ETAT) relative à l'état de la cellule, la cellule étant programmée si l'information (ETAT) prend une première valeur, la cellule étant effacée sinon.

2. Procédé selon la revendication 1, caractérisé en ce que l'étape E2 de fourniture de la tension de référence comprend les étapes suivantes :

E21 : application de la tension de commande de référence (VCref) sur la cellule (36) à lire,

E22 : chargement d'un condensateur de référence (C2) avec le courant de référence (Iref), les étapes E21 et E22 étant effectuées pendant un premier temps prédéfini (Al),

E23 : fourniture de la tension (Vcel) aux bornes du condensateur de référence (C2), la tension de référence (Vref) étant égale à la tension aux bornes du condensateur de référence (C2) au bout du premier temps (Al).

3. Procédé selon la revendication 2, caractérisé en ce que la tension (Vf) aux bornes du condensateur de référence (C2) est : - croissante selon une première pente (51) proportionnelle au courant de référence (Iref), pendant le premier temps (Al), - puis constante après le premier temps (Al), égale à la tension de référence (Vref).

4. Procédé selon l'une des revendications 1 à 3, caractérisé en ce que l'étape E3 de fourniture de la tension de lecture (Vlue) comprend les étapes suivantes :

E31 : application de la tension de commande de référence (VCref) sur la cellule (36),

E32 : chargement d'un condensateur de mesure (Cl) avec le courant de référence (Iref), les étapes E31, E32 étant effectuées simultanément pendant le premier temps

(Al),

E33 : application de la tension de commande de lecture (VC = VDD) sur la cellule (36) à lire,

E34 : déchargement du condensateur de mesure (Cl) avec le courant de lecture (Ilu), les étapes E31, E32 étant effectuées simultanément après les étapes E31, E32,

E35 : fourniture de la tension aux bornes du condensateur de mesure (Cl), la tension de mesure (Vlue) étant égale à la tension aux bornes du condensateur de mesure (C2) à un deuxième temps prédéterminé (A1+A2).

5. Procédé selon la revendication 4, caractérisé en ce que la tension aux bornes du condensateur de mesure (Cl) est : - croissante pendant le premier temps (Al), selon une deuxième pente (53) proportionnelle au courant de référence (Iref), la deuxième pente (53) étant supérieure à la première pente (51),

- puis décroissante après le premier temps (Al), selon une troisième pente proportionnelle au courant de lecture (Ilu), la troisième pente étant égale (55) ou supérieure (54) à la deuxième pente selon l'état programmé ou effacé de la cellule.

6. Procédé selon la revendication 1, caractérisé en ce que la tension de commande de référence (VCref) est comprise entre une valeur nulle et une première tension de seuil (VO) caractéristique de la cellule.

7. Procédé selon la revendication 1, caractérisé en ce que la tension de commande de lecture (VDD) est

comprise entre la première tension de seuil (via) et une deuxième tension de seuil (Vseuil2) caractéristique de la cellule.

8. Procédé selon la revendication 4, caractérisé en ce que la capacité du condensateur de référence (C2) est inférieure à la capacité du condensateur de mesure (Cl).

9. Procédé selon la revendication 1, caractérisé en ce que le courant de référence (Iref) est égal : - au courant (If) circulant dans la cellule (36) lorsque la tension de commande (VCref) de référence lui est appliquée, ou - à un courant de décalage (Id), fourni par une source de courant extérieure à la cellule (36), ou - à la somme du courant de décalage (Id) et du courant (If) circulant dans la cellule lorsque la tension de commande de référence lui est appliquée, le courant de décalage étant fourni par une source de courant (40) connectée en parallèle sur la cellule (36) à lire.

10. Procédé selon l'une des revendications 2 à 9, caractérisé en ce qu'il comprend également une étape d'initialisation EO, effectuée avant les étapes El à E3 :

EO : décharge du condensateur de référence (C2) et du condensateur de mesure (Cl).

11. Circuit de lecture, pour déterminer l'état d'une cellule de mémorisation (36) d'une mémoire, le circuit comprenant : un circuit de mesure (33) d'un courant de référence (Iref) image d'un courant (If) circulant dans la cellule (36) lorsqu'une tension de commande de référence (VCref) est appliquée sur la cellule (36), le circuit fournissant une tension de référence (Vref) image du courant de référence (Iref), - un circuit de mesure (34) d'un courant de lecture (IVDD) image d'un courant circulant dans la cellule lorsqu'une tension de commande de lecture (VDD) est appliquée sur la cellule, le circuit fournissant une tension de mesure (Vlue) image du courant de lecture (IVDD), - un comparateur (35), pour comparer la tension de mesure (Vlue) avec la tension de référence (Vref) et fournir une information (ETAT) relative à l'état de la cellule (programmée/effacée).

12. Circuit selon la revendication 10, caractérisé en ce que le circuit de mesure (33) du courant de référence comprend un condensateur de référence (C2) qui est chargé avec le courant de référence (Iref) pendant le premier temps prédéfini (Al), la tension de référence (Vref) étant égale à la tension aux bornes du condensateur de référence (C2) au bout du premier temps (Al).

13. Circuit selon la revendication 10, caractérisé en ce que le circuit de mesure (33) du courant de lecture (Ilu) comprend un condensateur de mesure (Cl) qui est : - chargé avec le courant de référence (Iref) pendant le premier temps (Al), - puis déchargé avec le courant de lecture (Ilu), la tension de lecture étant égale à la tension (Vcel) aux bornes du condensateur de mesure (Cl) après un deuxième temps (A2).

14. Mémoire non volatile, caractérisée en ce qu'elle comprend un circuit de lecture pour mettre en oeuvre un procédé de lecture selon l'une des revendications 1 à 9.