JP5175577B2 - 集積回路パターンの欠陥検査方法、及びその装置 - Google Patents

集積回路パターンの欠陥検査方法、及びその装置 Download PDF

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Description

本発明は、半導体基板上などに形成される集積回路パターンの欠陥を検査する検査方法、及びその装置に関する。
半導体集積回路の高集積化、高機能化に伴い、半導体回路素子の寸法は微細化し、その数は飛躍的に増加している。さらに半導体集積回路の応用範囲が広がるにつれて、その品種数も増加している。こういった、微細化、高集積化、多品種化において、その開発期間を短縮し、高い歩留まりで製品を生産するためには、半導体プロセス処理時に、高精度な検査を行い、不良の発生を未然に防いだり、欠陥の発生状態を正確に把握することが必要である。最近では、欠陥の発生が、異物等のランダムな欠陥から、微細化に伴う露光装置の解像度不良や、プロセス処理マージンの低下に依存した、いわゆるシステマティック欠陥の割合が増加している。この結果、設計段階で欠陥が発生しやすい部署が予想できるような場合も多くなっている。
すなわち、実際のウエハ上に転写形成する露光技術において、その解像度の制限や光近接効果と呼ばれる現象により、設計パターンが設計通りに忠実に転写できないという問題が生じている。このため、光近接効果を補正する光近接効果補正(Optical Proximity Correction、OPC)技術によって、補正することが盛んに行われているが、パターンの特異な形状や、露光装置の特徴、露光プロセス上の問題によって、特定のパターンにおいて、特定の形状不良が起こることが知られている。これを従来の異物等によりランダムに発生するランダム欠陥と区別して、システマティック欠陥とよび、こういった箇所の中で特に歩留まりに影響を与えるものをホットスポットと呼んでいる。
従来の欠陥検査手法には、ダイバイダイ方式と呼ばれる、チップ間のパターンを比較し、パターン形状に差異がある場合に欠陥が存在するとする検査手法と、ダイツウデータベース方式と呼ばれる、本来の設計パターンデータと実際形成されたパターン形状を比較して、差異がある場合に欠陥が存在するとする検査手法がある。前者は、異物等のランダムな欠陥検査に有効で、広く用いられている。一方後者はランダムな欠陥も検査可能であるが、マスク製作や、露光装置、露光方式での不良によって発生するシステマティックな欠陥、ホットスポットの検査に用いられている。
一方、欠陥検査時間が飛躍的に増大してしまっている問題は、半導体集積回路上のパターンのみならず、マスクの検査でも大きな問題となっており、マスクの検査時に、設計意図を用いて欠陥検査の方法を変化させたり、検査対象を絞り込む方法が、非特許文献1の中で紹介されている。
N. Miyazaki et al., "Design For Manufacturability Production Management Activity Report", JEITA, DFM-Production Management Sub-committee in Semiconductor Manufacturing Technology Committee for Japan, Proc. of SPIE Vol.6283, 628302-1, 2006
高集積化、高機能化する半導体集積回路上のパターンは、全て必要なものであるものの、その役割は、パターンによって大きく異なっている。例えば、図3に示す半導体集積回路上の回路パターンにおいて、図形1に示す、高速なクロック周波数を伝える配線や、信号線は、遅延時間を管理し、高速な信号を伝えるため、その抵抗や寄生容量等を高精度に管理する必要がある。しかし、この信号線にノイズを乗せないために、配置するシールド線も同時に存在する。また、図形2に示すアース電位を保障するアース線もある。また信号の遅延が問題とならない配線も存在する。これらは、信号や電位を掌る電気的に意味のある配線パターンであるが、電気的に全く意味を持たないパターンも中には存在する。例えば、最近の多層配線プロセスで多用されている化学機械研磨(Chemical Mechanical Polishing、CMP)技術では、パターン密度の違いで、CMPの研磨速度が変化してしまうことが多い。また光露光技術でも、光学系内の迷光の影響で、パターン密度が均一でないとパターン寸法が変化してしまうといった、フレアの問題が生じている。これらの問題に対応する目的で、パターンの面積密度を一定にするため、図形3に示す、ダミーパターンを配置することも盛んに行われている。このダミーパターンは電気的には全く意味を持たない。
このような半導体集積回路上のパターンの持つ役割(設計意図)は、設計者が把握しているものであり、半導体集積回路上のパターンやそのデータを見ても分からない。そこで、この設計者が把握しているパターン役割(設計意図)を、パターンそれぞれに付与するデータ構造がすでに提案されている。
しかしながら、上述した従来のダイツウデータベース方式におけるシステマティックな欠陥、ホットスポットの検査においては、特定のパターンにおいて起こる特定の形状不良を検出するため、全てのデータに対し均等に検査を実施している。そのため、検査対象となるパターンは、半導体集積回路の中に存在する全てのパターンであり、パターン数の増大、パターン寸法の微細化によって生ずる検査時間の長時間化の状況には改善が図られていない。
本発明の目的は、検査精度の向上と検査時間の削減を両立できる半導体パターンの検査方法、及び検査装置を提供することにある。
上記目的を達成するため、本発明においては、検査対象パターンの検査精度レベルを、設計者の設計意図に従って変化させ、高精度な検査が必要なパターン、通常の精度で検査が必要なパターン、精度が特に必要でないパターン、検査不要のパターン等、複数の段階に応じた検査を行い、且つパターン転写上変形が生じやすいホットスポットと呼ばれる箇所を特定することを組み合わせるによって、検査すべき対象の数を制限すると共に、その検査精度を変化させることにより、検査効率を向上させ、検査時間の大幅な削減を図る構成を取る。
上述したように、半導体集積回路上の欠陥は、従来の異物やプロセス不良起因のランダム欠陥だけでなく、設計に強く依存したシステマティック欠陥の割合が増加している。こういった欠陥は、設計段階で、発生が予測できるもので、その位置や形状があらかじめ規定できる。さらに上述の通り、半導体集積回路パターンは、それぞれ役割があり、全てのパターンが同じレベルで検査すべき対象ではない。そこで設計意図情報を用いて、検査対象となるパターンを選別し、高精度に検査すべきパターンは、高精度検査を行い、検査精度がそれほど重要でないパターンは、検査基準を緩めて簡便な手法を用いたり、検査方法を短時間で行えるような手法を取る。さらに検査自体が不要なパターンは、検査を行わないことで、検査時間を短縮する。
このため、本発明では、ホットスポットの候補となる設計パターンならびにパターン群を取り込む機能と、各設計パターンに対応した設計意図を取り込む機能を保持することにより、パターンの重要度および、システマティック欠陥が発生する可能性の高いパターンならびにパターン群を重ね合わせることで、検査対象となるパターン箇所を大幅に減少させることが可能となる。
なお、ホットスポットの候補となる情報ではなく、全てのパターン情報を入力し、この情報から検査装置側で、ホットスポットの候補となるパターンならびにパターン群を選別し、設計意図情報と組み合わせることで、検査対象とするパターンを選別する機能を持つことも可能である。
半導体パターンの微細化、高集積化に伴い、パターン欠陥の種類や量が飛躍的に増加して来ている中で、検査の効率向上を図って、検査時間を削減することが可能な検査方法、及び装置を提供できる。
以下、本発明の最良の形態を図面を用いて説明する。
図1は、第1の実施例に係る、半導体集積回路パターンの欠陥検査システムを示している。この欠陥検査システムは、半導体集積回路パターンが、設計者の意図通りに形成されているかどうかを検証するため、半導体ウエハ上に形成されたパターンの形状や寸法を計測する技術による平面画像情報を用いて検証する。
図1において、4はデータ記憶部とシステムの検査装置とを接続するLANである。データ記憶部は、設計情報(データ)ファイル5、設計意図情報(データ)ファイル6、ホットスポット(データ)ファイル7で構成される。検査装置は、インタフェース8等を介してLAN4に接続される。9はバッファ記憶部、10は設計意図及びホットスポットによる検査図形選択機能部、11は検出信号に基づき検出画像を作成する検出信号処理部、13は検出画像を記憶する検出画像記憶部である。この検出画像記憶部13もまたLAN4に接続される。検査装置の筐体部は、電子ビーム等の荷電粒子ビーム源12、偏向器14、信号検出器15、ウエハステージ16などからなる通常の構成を有する。ウエハステージ16は半導体集積回路が形成されたウエハ17を搭載する。18は検出信号に基づき作成された検出画像を表示する検出信号表示部である。なお、検査図形選択機能部10、検出信号処理部11は、専用のハードウェア構成、或いは検査装置内の計算機の中央処理部(Central Processing Unit, CPU)によるソフトウェア処理で構成できることは言うまでもない。
本実施例の欠陥検査システムを用いて、例えば設計ルール65nmによる半導体集積論理回路の配線層の設計パターンが、設計者の意図通りに形成されているかどうかを検証する場合を、図2の検査手順に従って説明する。
本設計例において、図3に示したような、信号伝播のための信号線のパターン(図形1)と、その周囲に配置するシールド線用のパターン(図形2)、さらに多層配線構造を形成するために用いる化学機械式研磨(Chemical Mechanical Polish, CMP)法において、研磨速度を一定にするために、配線パターンの面積を一定にするために配置するダミーパターン(図形3)をレイアウトし、それぞれ設計情報(データ)ファイル5、設計意図情報(データ)ファイル6に記憶した。設計情報と設計意図情報は、後で説明するように、ファイル形式によって共通のファイルに格納できる場合もある。なお、ここで信号線パターン(図形1)とシールド線パターン(図形2)、更にダミーパターン(図形3)の割合は、1:3:6であった。
このパターンをNA:0.75のArFスキャナーを用いた露光をシミュレーションした結果、複数個所の設計危険箇所(ホットスポットと呼ぶ)が発生することが予測された。このホットスポット情報(データ)も、ホットスポット情報(データ)ファイル7に、設計情報とリンクさせて記憶した。本実施例の欠陥検査システムは、ファイル5,6,7から、これら設計情報、設計意図情報、及びホットスポット情報を、インタフェース8を介してバッファ記憶部9に蓄積・記憶し(ステップ21、22、23)、検査装置内で利用する。なお、設計意図情報としては、先に説明したように、検査対象パターンの検査精度レベルを用いることができる。例えば、高精度な検査が必要なパターン、通常の精度で検査が必要なパターン、精度が特に必要でないパターン、検査不要のパターンを示す情報を用いることができる。
図4にデータフォーマットの具体例を図示している。図4(a)に示すデータフォーマットでは、ファイル40中に図形の座標や形状と言った情報が含まれるが、図形の重要度といった設計意図情報は、含まれていないため、別ファイル41として入力することになる。一方、図4(b)に示すようなフォーマットを用いた場合、パターン重要度等の設計意図情報も、同じファイル上で記述できるので、これを記述した一つのファイル42で入力することも可能となる。どちらの場合も、これら設計情報、設計意図情報とは別に、図4(a)、(b)に示すホットスポット情報として、露光シミュレーション結果から抽出したホットスポットパターンの位置座標を、ファイル43として入力する。なお、上述したとおり、本実施例においては、このホットスポットパターンの位置情報(データ)をファイル43として入力するが、全てのパターン情報である設計情報を入力し、このパターン情報を用いて、装置側でホットスポットの候補となるパターンならびにパターン群を得ることも可能である。
さて、検査装置内のバッファ記憶部9に蓄積されたこれらの情報を用いて検査図形選択機能部10は、検査対象となるパターンを、設計意図情報、ホットスポットか否かといった情報によって選別し、検査方法の優先順位付けを行う。
具体的には、まず上述した設計意図情報によるデータ選別を行い(ステップ24)、信号線部分のホットスポット部分は、従来の高精度で検査を行い、シールド部分は寸法精度を問わず、短絡、断線といった致命形状の有無のみを検査し、ダミーパターン部分は、全く検査しないという3段階の階層で検査を行うような優先順位付けを行う。この優先順位付けに従って、検査すべき箇所を選択し(ステップ25)、ステージ位置および電子ビームの位置を制御することで、検査箇所を確定する(ステップ26)。このように確定された信号線等の最重要な検査箇所は、信号検出器15から得られた画像を検出画像記憶部13に画像ファイルとして格納する(ステップ27)と共に、この画像の輪郭線を抽出したパターンを、検出信号処理部11を用いて、設計パターンと比較処理して、その寸法と形状の差分を基に、欠陥であるか否かを判定した(ステップ28)。なお、シールド線の部分は、信号検出器15から得られた画像を基に、検出信号処理部11において、短絡、断線の有無のみを判定する。
これらの判定は、検査時点でリアルタイムに処理したが、検出画像記憶部13に記憶した画像ファイルを用いて、別途処理することも可能である。またこの比較処理は自動で行ったが、検査担当者が、グラフィック・ユーザ・インタフェース(Graphical User Interface、GUI)である画像表示部18上において手動で行うことも可能である。この場合、検査担当者は、画像表示部18に表示された設計パターンと、信号検出器15から得られた検出信号に基づく画像を比較しながら、検査を行う。
なお、ステップ27で取得した画像ファイルの蓄積終了後、ステップ26に戻り、次に選定された検査箇所の検査を実行するが、点線で示したように、ステップ28での欠陥評価とファイル出力後、ステップ26に戻って良いことは言うまでもなく、他の実施例においても同様である。
図5(a)、(b)に本実施例による検査システムの画像表示部18上に表示された半導体集積回路の回路パターンの一例を示す。同図に示すように、画像には、シミュレーションで予測されたホットスポット部の座標の設計データパターン51〜54と、信号検出器15から得られた画像(斜線部分)を重ねて表示している。50はホットスポット部分を示す。51、54は設計意図情報“1”の図形、52は設計意図情報“2”の図形、53は設計意図情報“3”の図形を示す。ここで、これら設計意図情報“1”、“2”、“3”によって、設計パターンの表示方法を変化させ、検査担当者が、設計意図を区別できるようにした。具体的には、図5(a)に示すように、設計意図情報“1”の重要度の高い設計意図を持ったパターン51を、赤色等の色に変えたり、太線にすることで、設計意図情報“2”、“3”である重要度の低い設計意図を持ったパターン52、53と区別できるように表示した。この他、図5(b)に示すように、設計意図情報に基づき、重要度の高い設計意図を持ったパターン54を破線で表示するとか、点滅させると言う方法で、設計意図を区別することも可能である。また重要度の階層が複数ある場合は、それぞれ違う色で表示したり、点滅方法を変えたり、重要度の階層順に表示方法を変化させることも有効である。
この過程で、検査作業者は、必要に応じて、検出信号の表示部18を用いて、欠陥検出状況をモニターした。このような検査手法をとった結果、従来のように一律で、全パターンを検査した場合に比較し、検査時間を85%短縮することが可能となった。
図6は、第2の実施例に係る半導体集積回路の欠陥検査システムを示している。本実施例の欠陥検査システムは、実施例1の欠陥検査システムと同様に、半導体集積回路パターンが、設計者の意図通りに形成されているかどうかを検証するため、半導体ウエハ上に形成されたパターンの形状や寸法を計測する技術で得た平面画像情報を用いて検証するものであるが、設計パターンから、ホットスポット情報を算出する機能を有するホットスポット情報抽出部を本検査システムに内在させていることが特徴である。
本実施例の欠陥検査システムを用いて、図3に示す実施例1と同じ配線層のパターンの検査を行った。ここでは、図7の検査手順に従って、実施例1と同様の設計意図によるパターンの分類を行い、インタフェース8を介して、検査装置に設計情報5と設計意図情報6を入力した。一方、本実施例の検査装置は、露光装置情報(その特性データおよび露光条件等のデータ)やレジスト情報等のプロセス情報19を受け入れるインタフェース68とバッファ記憶装置69とを持ち、ここに露光装置・レジスト・プロセスデータを蓄積する(ステップ71)。そして、ホットスポット情報抽出部60は、バッファ記憶部69に記憶されたこれらの情報を用いて、設計パターンの露光形状をシミュレートし、ホットスポット情報を抽出する機能を実行し、抽出したホットスポットの位置情報をバッファ記憶部9のファイルに蓄積する(ステップ72)。なお、この抽出部60も上述した中央処理部(CPU)によるソフトウェア処理として構成することができる。これにより、複数の露光装置や、材料の変更等のプロセス変動に柔軟な対応が可能である。図7の検査手順は図2の検査手順中、ステップ23がステップ71、72に置き換わる以外は全て図2の検査手順と同様となる。
以上説明したように、本実施例の検査システムでは、露光装置やレジスト等のプロセス情報等の入力情報と、ホットスポット情報抽出部60の内在機能を用いて、第1の実施例同様、検索図形選択機能部10によって検査対象となるパターンを、設計意図情報、及びホットスポットか否かといった情報によって選別し、露光装置毎に異なる検査方法の優先順位付けを行った。
具体的には、実施例1と同様、信号線部分のホットスポット部分は、従来の精度で検査を行い、シールド部分は寸法精度を問わず、短絡、断線といった致命形状の有無のみを検査し、ダミーパターン部分は、全く検査しないという3段階の階層で検査を行うような優先順位付けを行った。この優先順位付けに従って、検査すべき場所を選択し、ステージ位置および電子ビームの偏向位置を制御することで、検査箇所を制限した。
この制限された検査箇所を、実施例1と同様に、重要度に従って信号線等の最重要な検査箇所は、設計パターンと、信号検出器15から得られた画像の輪郭線を抽出したパターンを、検出信号処理部11で比較処理して、その寸法と形状の差分を基に、欠陥であるか否かを判定した。またシールド線の部分は、信号検出器15から得られた画像を基に、短絡、断線の有無のみを判定した。
この過程で、検査作業者は、必要に応じて、検出信号の画像表示部18を用いて、欠陥検出状況をモニターした。このような検査手法をとった結果、従来のように一律で、全パターンを検査した場合に比較し、検査時間を第一の露光装置では90%、第二の露光装置では85%と露光装置毎にきめ細かい検査時間の短縮が可能となった。
図8は第3の実施例に係る半導体集積回路の欠陥検査システムを示している。この欠陥検査システムは、実施例1、2の欠陥検査システムと同様に、半導体集積回路パターンが、設計者の意図通りに形成されているかどうかを検証するため、半導体ウエハ上に形成されたパターンの形状や寸法を計測した平面画像情報を用いて検証するものであるが、設計パターンを基準に用いるのではなく、情報ファイル20中のマスク情報をパターン情報として用いることが特徴である。マスク情報はインタフェース8を介して、設計情報、設計意図情報同様にバッファ記憶部9に記憶される。
本実施例の検査手順を図9に示す。ここでは、図2に示したステップ番号と同一番号は同じステップを示す。設計パターンと同様にマスク情報をバッファ記憶部9にファイル入力し(ステップ91)、検査図形選択機能部10でこのマスク情報を用い、マスクベースでレジストパターンを計算し、ホットスポット箇所を同定してホットスポット位置情報を、バッファ記憶部9に格納する(ステップ92)。なお、検査図形選択機能部10は、以上の処理機能に加え、実施例1における検査図形選択機能を有することは言うまでもない。以後の手順は実施例1、2と同様となる。本実施例により、マスク製作時に起こるマスク製作誤差による欠陥の検出エラーを低減することが可能となる。この結果、欠陥検出信頼性が、20%向上した。
実施例1の半導体集積回路の欠陥検査システムを示す構成図である。 実施例1に係る検査システムを用いた検査手順を示す図である。 設計パターンの一例を示す図である。 実施例1に係るデータフォーマットの一例を示す図である。 実施例1に係る、画像表示部(GUI)上に表示された検出信号画像の一例を示す図である。 実施例2の半導体集積回路の欠陥検査システムを示す構成図である。 実施例2に示した検査システムにおける検査手順を示す図である。 実施例3の半導体集積回路の欠陥検査システムを示す構成図である。 実施例3に示した検査システムにおける検査手順を示す図である。
符号の説明
1…信号線の配線パターン(図形1)
2…シールド線パターン(図形2)
3…CMP用のダミーパターン(図形3)
4…LAN
5…設計情報
6…設計意図情報
7…ホットスポット情報
8、68…インタフェース
9、69…バッファ記憶部
10…設計意図及びホットスポットによる検査図形選択機能部
11…検出信号処理部
12…電子ビーム
13…検出画像記憶部
14…偏向器
15…信号検出器
16…ウエハステージ
17…半導体集積回路が形成されたウエハ
18…検出信号画像表示部
19…露光装置情報、レジスト情報、プロセス情報等の設計意図以外の情報
20…露光に用いる実際のマスクから得られたマスクパターン寸法、位置情報
40…設計情報ファイル
41…設計意図情報ファイル
42…設計情報と設計意図情報ファイル
43…ホットスポット情報ファイル
50…ホットスポット部分
51、54…設計意図情報“1”の回路図形パターン
52…設計意図情報“2”の回路図形パターン
53…設計意図情報“3”の回路図形パターン
60…ホットスポット情報抽出部。

Claims (4)

  1. 集積回路パターンが形成された半導体基板上に荷電粒子ビームを走査し、検出信号に基づく検出画像を用いて、回路パターンの欠陥を検査する検査システムにおける集積回路パターンの欠陥検査方法であって、
    前記検査システムは、前記集積回路パターンの設計意図情報及び前記集積回路において作製したマスクのマスク情報を入力し、
    入力した前記設計意図情報に基づき、前記回路パターンの重要度を判定した結果重要と判定された回路パターンであり、且つ、入力した前記マスク情報に基づき、パターン転写上変形が生じやすいホットスポットパターンを抽出し、前記ホットスポットパターンに係る前記回路パターンを優先的に検査する、
    ことを特徴とする集積回路パターンの欠陥検査方法。
  2. 請求項1記載の集積回路パターンの欠陥検査方法であって、
    前記検査システムは、設計情報と前記設計意図情報と共に、転写に用いる露光装置毎の特性データおよび露光条件データを入力し、入力された当該データを用いて転写パターンを予測して前記ホットスポットパターンを得る
    ことを特徴とする集積回路パターンの欠陥検査方法。
  3. 集積回路上で電子ビームを走査し、前記集積回路上からの二次電子を検出した検出信号に基づく検出画像を用いて、前記集積回路の回路パターンの欠陥を検査する集積回路パターンの欠陥検査装置であって、
    前記集積回路パターンの設計意図データ及び前記集積回路において作成したマスクのマスクデータが入力されるインタフェース部と、
    入力された前記設計意図データに基づき、前記回路パターンの重要度を判定し、且つ、入力した前記マスク情報に基づき、パターン転写上変形が生じやすいホットスポットパターンを抽出し、
    前記判定の結果、重要と判定された前記回路パターンであって、且つ、前記ホットスポットパターンに係る前記回路パターンを選択して検査する検査図形選択機能部とを有する、
    ことを特徴とする集積回路パターンの欠陥検査装置
  4. 請求項記載の集積回路パターンの欠陥検査装置であって、
    前記インタフェース部は、前記設計意図データと共に、設計データ、および転写に用いる露光装置毎の特性データおよび露光条件データを入力し、
    入力された前記転写に用いる露光装置の特性データおよび露光条件データを用いて転写パターンを予測し、選択して検査する前記ホットスポットパターンの前記位置情報を得るホットスポット情報抽出部を有する、
    ことを特徴とする集積回路パターンの欠陥検査装置
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8692193B2 (en) * 2010-08-05 2014-04-08 Hermes Microvision, Inc. Method for inspecting EUV reticle and apparatus thereof
JP6491677B2 (ja) 2014-06-10 2019-03-27 エーエスエムエル ネザーランズ ビー.ブイ. 計算的ウェーハ検査
CN107077077B (zh) 2014-09-22 2019-03-12 Asml荷兰有限公司 过程窗口识别符
US10474042B2 (en) * 2017-03-22 2019-11-12 Kla-Tencor Corporation Stochastically-aware metrology and fabrication

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69223088T2 (de) * 1991-06-10 1998-03-05 Fujitsu Ltd Apparat zur Musterüberprüfung und Elektronenstrahlgerät
JP4228417B2 (ja) * 1998-07-29 2009-02-25 沖電気工業株式会社 欠陥検査方法及びその装置
US6782337B2 (en) * 2000-09-20 2004-08-24 Kla-Tencor Technologies Corp. Methods and systems for determining a critical dimension an a presence of defects on a specimen
JP4014379B2 (ja) * 2001-02-21 2007-11-28 株式会社日立製作所 欠陥レビュー装置及び方法
JP3904419B2 (ja) * 2001-09-13 2007-04-11 株式会社日立製作所 検査装置および検査システム
JP4467962B2 (ja) * 2002-11-26 2010-05-26 パナソニック株式会社 フォトマスクの検査方法
JP2004228394A (ja) * 2003-01-24 2004-08-12 Hitachi High-Technologies Corp 半導体ウェーハのパターン形状評価システム
JP2006113278A (ja) * 2004-10-14 2006-04-27 Sony Corp マスクの検査装置およびその方法
DE102005009536A1 (de) * 2005-02-25 2006-08-31 Carl Zeiss Sms Gmbh Verfahren zur Maskeninspektion im Rahmen des Maskendesigns und der Maskenherstellung
JP4634289B2 (ja) * 2005-11-25 2011-02-16 株式会社日立ハイテクノロジーズ 半導体パターン形状評価装置および形状評価方法
JP2007311418A (ja) * 2006-05-16 2007-11-29 Toshiba Corp 検査レシピ作成方法および検査レシピ作成装置
JP5192795B2 (ja) * 2007-12-06 2013-05-08 株式会社日立ハイテクノロジーズ 電子ビーム測定装置
JP2009222454A (ja) * 2008-03-14 2009-10-01 Hitachi High-Technologies Corp パターン測定方法及びパターン測定装置

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