JP5164427B2 - Semiconductor device and driving method thereof, display device and driving method thereof - Google Patents

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本発明は、半導体装置およびその駆動方法、表示装置およびその駆動方法に関する。特に、基板に薄膜トランジスタが形成されている半導体装置およびその駆動方法、表示装置およびその駆動方法に関する。   The present invention relates to a semiconductor device and a driving method thereof, a display device and a driving method thereof. In particular, the present invention relates to a semiconductor device in which a thin film transistor is formed on a substrate, a driving method thereof, a display device, and a driving method thereof.

半導体装置において、ＬＣＤ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）装置，有機ＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの表示装置は、ＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）よりも、薄型、軽量、低消費電力などの利点を有し、パーソナルコンピュータ、デジタルスチルカメラ、携帯電話などのさまざまな電子機器に利用されている。このような表示装置の表示方式として、アクティブマトリクス方式が知られている。   In a semiconductor device, a display device such as an LCD (liquid crystal display) device or an organic EL (electroluminescence) display device has advantages such as a thinner, lighter, and lower power consumption than a CRT (Cathode Ray Tube). It is used in various electronic devices such as digital still cameras and mobile phones. As a display method of such a display device, an active matrix method is known.

アクティブマトリクス方式の表示装置においては、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が、ガラス基板などの絶縁基板に形成されている。   In an active matrix display device, a thin film transistor (TFT) is formed on an insulating substrate such as a glass substrate.

ＴＦＴにおいては、ポリシリコンなどの半導体層をチャネル領域に用いることが提案されている。このようにポリシリコンを用いることによって、画素をスイッチング制御する画素スイッチング素子として画素領域にＴＦＴが形成できると共に、その画素スイッチング素子を駆動する水平駆動回路または垂直駆動回路を構成する駆動素子として、その画素領域の周囲に位置する周辺領域にＴＦＴが形成できる（たとえば、特許文献１参照）。   In the TFT, it has been proposed to use a semiconductor layer such as polysilicon for the channel region. By using polysilicon in this way, a TFT can be formed in the pixel region as a pixel switching element for controlling switching of the pixel, and as a driving element constituting a horizontal driving circuit or a vertical driving circuit for driving the pixel switching element, A TFT can be formed in a peripheral region located around the pixel region (see, for example, Patent Document 1).

この他に、不揮発性のメモリトランジスタとしてＴＦＴを形成することが提案されている（たとえば、特許文献２参照）。また、レーザーを用いてアモルファスシリコン膜をポリシリコン膜に結晶化し、そのポリシリコン膜の面に凹凸を形成した後に、そのポリシリコン膜において形成された凹凸を利用して、ＴＦＴを不揮発性のメモリトランジスタとして形成することが提案されている。これによれば、凹凸が形成されていることによって、凸部において、トンネル絶縁膜の実質的な膜厚減少や凸頂部での電界の集中が起こるために、電荷の注入効率を向上することができる（たとえば、非特許文献１参照）。   In addition, it has been proposed to form a TFT as a nonvolatile memory transistor (see, for example, Patent Document 2). In addition, the amorphous silicon film is crystallized into a polysilicon film using a laser, and after forming irregularities on the surface of the polysilicon film, the irregularities formed in the polysilicon film are used to make the TFT a nonvolatile memory. It has been proposed to form as a transistor. According to this, since the unevenness is formed, the substantial thickness reduction of the tunnel insulating film and the concentration of the electric field at the top of the convex portion occur at the convex portion, so that the charge injection efficiency can be improved. (For example, refer nonpatent literature 1).

特開２００５−２２３０２７号公報Japanese Patent Laying-Open No. 2005-223027 特開２００６−０１３５３４号公報JP 2006-013534 A H.T.Chen et.al , "TFT Nonvolatile Memory Cell Using Sequential Lateral Solidified LTPS Process", IDW '06 Proceedings of The 13th international Display Workshops, Japan, p.269-272H.T.Chen et.al, "TFT Nonvolatile Memory Cell Using Sequential Lateral Solidified LTPS Process", IDW '06 Proceedings of The 13th international Display Workshops, Japan, p.269-272

しかしながら、スイッチングトランジスタや不揮発性のメモリトランジスタとして複数のＴＦＴを同一の基板に形成する際においては、その機能に応じて異なる層構成のＴＦＴを形成しなければならなかった。このため、複数のＴＦＴを効率的に製造することが困難な場合があった。   However, when a plurality of TFTs are formed on the same substrate as a switching transistor or a non-volatile memory transistor, TFTs having different layer structures must be formed according to their functions. For this reason, it may be difficult to efficiently manufacture a plurality of TFTs.

特に、凹凸を半導体層の面に形成することによってＴＦＴを不揮発性のメモリトランジスタとして形成する場合には、その凹凸を大きく形成する必要があるため、それと同一の層構成のＴＦＴを、周辺領域においてスイッチングトランジスタなどの駆動回路として形成した場合には、その回路においてＶｔｈ（閾値）シフトが生ずる場合があり、安定な動作を実現することが困難な場合があった。よって、上記の不具合が顕在化する場合があった。   In particular, when a TFT is formed as a nonvolatile memory transistor by forming irregularities on the surface of the semiconductor layer, it is necessary to form the irregularities large, so that the TFT having the same layer configuration is formed in the peripheral region. When formed as a drive circuit such as a switching transistor, a Vth (threshold) shift may occur in the circuit, and it may be difficult to realize a stable operation. Therefore, the above-described problem may be manifested.

また、この他に、ゲートの耐圧が十分でなく、装置の信頼性を向上することが困難な場合や、ポリシリコン膜の水素化が容易に実施できず、効率的に製造を実施することが困難な場合があった。   In addition to this, when the breakdown voltage of the gate is insufficient and it is difficult to improve the reliability of the device, the hydrogenation of the polysilicon film cannot be easily performed, and the manufacturing can be efficiently performed. It was sometimes difficult.

このように、装置の信頼性の向上および装置の製造効率の向上が困難な場合があった。   As described above, it may be difficult to improve the reliability of the device and the manufacturing efficiency of the device.

したがって、本発明は、装置の信頼性の向上および装置の製造効率の向上が容易に実施可能な、半導体装置およびその駆動方法、表示装置およびその駆動方法を提供する。   Therefore, the present invention provides a semiconductor device, a driving method thereof, a display device, and a driving method thereof, which can easily improve the reliability of the device and the manufacturing efficiency of the device.

本発明は、基板に薄膜トランジスタが形成されている半導体装置であって、前記薄膜トランジスタは、チャネル形成領域を挟むように一対のソース・ドレイン領域が形成されている半導体層と、第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極とを有し、前記第１ゲート電極と前記第２ゲート電極とが、前記半導体層のチャネル形成領域を介して対面しているデュアルゲート構造であり、前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、前記第２ゲート絶縁膜は、前記半導体層に対面するようにシリコン酸化膜によって前記半導体層において前記第２ゲート絶縁膜の側の面に形成されている凹凸のピーク高さよりも薄くなるように形成されたトンネル絶縁層と、前記トンネル絶縁層を介して前記半導体層に対面するようにシリコン窒化膜で形成されており、注入された電荷を蓄積する電荷蓄積層と、前記トンネル絶縁層と前記電荷蓄積層とのそれぞれを順次介して、前記半導体層に対面するようにシリコン酸化膜で形成されたトップ絶縁層と、を含み、前記薄膜トランジスタは、前記第１ゲート電極、前記第１ゲート絶縁膜、前記半導体層、前記第２ゲート絶縁膜、前記第２ゲート電極が、順次、前記基板に形成されている。 The present invention is a semiconductor device in which a thin film transistor is formed on a substrate, and the thin film transistor includes a semiconductor layer in which a pair of source / drain regions are formed so as to sandwich a channel formation region, and a first gate insulating film. A first gate electrode formed so as to face the channel formation region of the semiconductor layer, and a second gate electrode formed so as to face the channel formation region of the semiconductor layer via the second gate insulating film. A dual gate structure in which the first gate electrode and the second gate electrode face each other through a channel formation region of the semiconductor layer, and the semiconductor layer includes the first gate The surface on the second gate insulating film side is formed to be more uneven than the surface on the insulating film side, and the second gate insulating film is formed of the semiconductor A tunnel insulating layer formed to be thinner than the peak height of the irregularities formed on the surface of the side of the second gate insulating film in said semiconductor layer of a silicon oxide film so as to face the said tunnel insulating layer The silicon nitride film is formed so as to face the semiconductor layer through the charge storage layer, the charge storage layer for storing the injected charge , the tunnel insulating layer, and the charge storage layer, respectively, see containing and a top insulating layer formed of silicon oxide film so as to face the semiconductor layer, the thin film transistor, the first gate electrode, the first gate insulating film, the semiconductor layer, the second gate insulating film The second gate electrode is sequentially formed on the substrate .

好適には、前記半導体層は、ポリシリコン膜である。   Preferably, the semiconductor layer is a polysilicon film.

好適には、前記半導体層のポリシリコン膜は、レーザーを用いて結晶化されることによって形成されている。   Preferably, the polysilicon film of the semiconductor layer is formed by crystallization using a laser.

好適には、前記薄膜トランジスタは、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、互いに異なる電位を印加され、前記電荷蓄積層に電荷が注入されることによって、不揮発性のメモリトランジスタとして用いられる。   Preferably, the thin film transistor is configured as a nonvolatile memory transistor by applying different potentials to the first gate electrode and the second gate electrode and injecting charges into the charge storage layer. Used.

好適には、前記薄膜トランジスタは、前記基板において複数形成されており、当該複数の薄膜トランジスタにおいて前記不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタは、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、略同じ電位を印加されることによって、スイッチングトランジスタとして用いられる。   Preferably, a plurality of the thin film transistors are formed on the substrate, and the thin film transistors other than the thin film transistors used as the non-volatile memory transistors in the plurality of thin film transistors include the first gate electrode and the second gate electrode. Each is applied as a switching transistor by applying substantially the same potential.

また、本発明は、基板に薄膜トランジスタが形成されている半導体装置を駆動する、半導体装置の駆動方法であって、前記薄膜トランジスタは、チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極とを有し、前記第１ゲート電極と前記第２ゲート電極とが、前記半導体層のチャネル形成領域を介して互いが対面しているデュアルゲート構造であり、前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、前記第２ゲート絶縁膜は、前記半導体層に対面するようにシリコン酸化膜によって前記半導体層において前記第２ゲート絶縁膜の側の面に形成されている凹凸のピーク高さよりも薄くなるように形成されたトンネル絶縁層と、前記トンネル絶縁層を介して前記半導体層に対面するようにシリコン窒化膜で形成されており、注入された電荷が蓄積される電荷蓄積層と、前記トンネル絶縁層と前記電荷蓄積層とのそれぞれを順次介して、前記半導体層に対面するようにシリコン酸化膜で形成されたトップ絶縁層と、を含み、前記薄膜トランジスタは、前記第１ゲート電極、前記第１ゲート絶縁膜、前記半導体層、前記第２ゲート絶縁膜、前記第２ゲート電極が、順次、前記基板に形成され、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、互いに異なる電位を印加し、前記電荷蓄積層に電荷を注入することによって、当該薄膜トランジスタを不揮発性のメモリトランジスタとして用いる。 The present invention also relates to a method for driving a semiconductor device in which a thin film transistor is formed on a substrate. The thin film transistor includes first and second source / drain regions sandwiching a channel formation region. Are formed in a pair, a first gate electrode formed so as to face a channel formation region of the semiconductor layer via a first gate insulating film, and the second gate insulating film A second gate electrode formed so as to face the channel formation region of the semiconductor layer, and the first gate electrode and the second gate electrode are mutually connected via the channel formation region of the semiconductor layer In the dual gate structure facing each other, the semiconductor layer has a larger unevenness on the surface on the second gate insulating film side than on the surface on the second gate insulating film side. Are formed on so that, the second gate insulating film, the peak of the irregularities formed on the surface of the side of the second gate insulating film in said semiconductor layer of a silicon oxide film so as to face the semiconductor layer A tunnel insulating layer formed to be thinner than a height, and a charge storage layer that is formed of a silicon nitride film so as to face the semiconductor layer through the tunnel insulating layer and stores injected charges And a top insulating layer formed of a silicon oxide film so as to face the semiconductor layer through the tunnel insulating layer and the charge storage layer sequentially, and the thin film transistor includes the first gate electrode, the first gate insulating film, the semiconductor layer, the second gate insulating film, the second gate electrode are sequentially formed on the substrate, the said first gate electrode In each of the second gate electrode, and applying different potentials to each other, by injecting electric charges into the charge storage layer, using the thin film transistor as a memory transistor for nonvolatile.

好適には、前記薄膜トランジスタは、前記基板において複数形成されており、当該複数の薄膜トランジスタにおいて前記不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタにおいて、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、略同じ電位を印加することによって、当該薄膜トランジスタをスイッチングトランジスタとして用いる。   Preferably, a plurality of the thin film transistors are formed on the substrate, and in the thin film transistors other than the thin film transistors used as the nonvolatile memory transistors in the plurality of thin film transistors, the first gate electrode and the second gate electrode By applying substantially the same potential to each, the thin film transistor is used as a switching transistor.

また、本発明は、基板に薄膜トランジスタが形成されている表示装置であって、前記薄膜トランジスタは、チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極とを有し、前記第１ゲート電極と前記第２ゲート電極とは、前記半導体層のチャネル形成領域を介して互いが対面しており、前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、前記第２ゲート絶縁膜は、前記半導体層に対面するようにシリコン酸化膜によって前記半導体層において前記第２ゲート絶縁膜の側の面に形成されている凹凸のピーク高さよりも薄くなるように形成されたトンネル絶縁層と、前記トンネル絶縁層を介して前記半導体層に対面するようにシリコン窒化膜で形成されており、注入された電荷が蓄積される電荷蓄積層と、前記トンネル絶縁層と前記電荷蓄積層とのそれぞれを順次介して、前記半導体層に対面するようにシリコン酸化膜で形成されたトップ絶縁層と、を含み、前記薄膜トランジスタは、前記第１ゲート電極、前記第１ゲート絶縁膜、前記半導体層、前記第２ゲート絶縁膜、前記第２ゲート電極が、順次、前記基板に形成され、前記基板は、複数の画素を有し、画像を表示する画素領域と、前記画素領域の周囲に位置する周辺領域とを含み、前記画素領域と前記周辺領域との少なくとも一方において前記薄膜トランジスタが複数形成されている。 Further, the present invention is a display device in which a thin film transistor is formed on a substrate, and the thin film transistor includes a semiconductor layer in which a pair of first and second source / drain regions are formed so as to sandwich a channel formation region A first gate electrode formed to face the channel formation region of the semiconductor layer through the first gate insulating film, and a channel formation region of the semiconductor layer through the second gate insulating film And the first gate electrode and the second gate electrode face each other through the channel formation region of the semiconductor layer, and the semiconductor layer The surface on the second gate insulating film side is formed to be more uneven than the surface on the first gate insulating film side, and the second gate insulating film is formed on the semiconductor. A tunnel insulating layer of silicon oxide film is formed to be thinner than the peak height of the irregularities formed on the surface of the side of the second gate insulating film in said semiconductor layer so as to face the layer, the tunnel insulation A silicon nitride film is formed so as to face the semiconductor layer through the layer, and the charge storage layer in which the injected charge is stored , the tunnel insulating layer, and the charge storage layer are sequentially passed through And a top insulating layer formed of a silicon oxide film so as to face the semiconductor layer, and the thin film transistor includes the first gate electrode, the first gate insulating film, the semiconductor layer, and the second gate insulating layer. film, the second gate electrode are sequentially formed on the substrate, wherein the substrate has a plurality of pixels, a pixel region for displaying an image, to a position around the pixel region And a peripheral region, the thin film transistor is formed with a plurality of at least one of the pixel region and the peripheral region.

また、本発明は、基板に薄膜トランジスタが形成されている表示装置を駆動する、表示装置の駆動方法であって、前記薄膜トランジスタは、チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極とを有し、前記第１ゲート電極と前記第２ゲート電極とは、前記半導体層を介して互いが対面しており、前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、前記第２ゲート絶縁膜は、前記半導体層に対面するようにシリコン酸化膜によって前記半導体層において前記第２ゲート絶縁膜の側の面に形成されている凹凸のピーク高さよりも薄くなるように形成されたトンネル絶縁層と、前記トンネル絶縁層を介して前記半導体層に対面するようにシリコン窒化膜で形成されており、注入された電荷が蓄積される電荷蓄積層と、前記トンネル絶縁層と前記電荷蓄積層とのそれぞれを順次介して、前記半導体層に対面するようにシリコン酸化膜で形成されたトップ絶縁層と、を含み、前記薄膜トランジスタは、前記第１ゲート電極、前記第１ゲート絶縁膜、前記半導体層、前記第２ゲート絶縁膜、前記第２ゲート電極が、順次、前記基板に形成されており、前記基板は、複数の画素を有し、画像を表示する画素領域と、前記画素領域の周囲に位置する周辺領域とを含み、前記画素領域と前記周辺領域との少なくとも一方において前記薄膜トランジスタが複数形成されており、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、互いに異なる電位を印加し、前記電荷蓄積層に電荷を注入することによって、当該薄膜トランジスタを不揮発性のメモリトランジスタとして用い、複数の前記薄膜トランジスタにおいて前記不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタにおいて、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、略同じ電位を印加することによって、当該薄膜トランジスタをスイッチングトランジスタとして用いる。
The present invention also relates to a display device driving method for driving a display device in which a thin film transistor is formed on a substrate, wherein the thin film transistor includes first and second source / drain regions sandwiching a channel formation region. Are formed in a pair, a first gate electrode formed so as to face a channel formation region of the semiconductor layer via a first gate insulating film, and the second gate insulating film A second gate electrode formed so as to face a channel formation region of the semiconductor layer, and the first gate electrode and the second gate electrode face each other through the semiconductor layer The semiconductor layer is formed such that unevenness is greater on the surface on the second gate insulating film side than on the surface on the first gate insulating film side, and the second gate insulating film , A tunnel insulating layer of silicon oxide film is formed to be thinner than the peak height of the irregularities formed on the surface of the side of the second gate insulating film in said semiconductor layer so as to face the semiconductor layer, A silicon nitride film is formed so as to face the semiconductor layer through the tunnel insulating layer, and each of the charge storage layer in which the injected charge is stored , the tunnel insulating layer, and the charge storage layer is provided. And a top insulating layer formed of a silicon oxide film so as to face the semiconductor layer, the thin film transistor comprising: the first gate electrode; the first gate insulating film; the semiconductor layer; 2 gate insulating film, the second gate electrode are sequentially is formed on the substrate, wherein the substrate has a plurality of pixels, a pixel region for displaying an image, the pixel A plurality of thin film transistors formed in at least one of the pixel region and the peripheral region, and each of the first gate electrode and the second gate electrode is mutually connected to each other. the different potential is applied by injecting charges into the charge accumulation layer, the thin film transistor is used as a memory transistor of a non-volatile, in the thin film transistor other than the thin film transistor used as the non-volatile memory transistor in the thin film transistor of the multiple, The thin film transistor is used as a switching transistor by applying substantially the same potential to each of the first gate electrode and the second gate electrode.

本発明においては、第１ゲート電極と第２ゲート電極とが半導体層を介して互いが対面するように、薄膜トランジスタを形成する。ここでは、第１ゲート絶縁膜の側の面よりも、第２ゲート絶縁膜の側の面において、凹凸が大きくなるように半導体層を形成する。そして、その半導体層に対面するように絶縁材料によって形成されたトンネル絶縁層と、そのトンネル絶縁層を介して半導体層に対面するように形成されており、注入された電荷が蓄積される電荷蓄積層とを含むように、第２ゲート絶縁膜を形成する。そして、第１ゲート電極と第２ゲート電極とのそれぞれに、互いに異なる電位を印加し、電荷蓄積層に電荷を注入することによって、当該薄膜トランジスタを不揮発性のメモリトランジスタとして用いる。また、第１ゲート電極と第２ゲート電極とのそれぞれに、略同じ電位を印加することによって、当該薄膜トランジスタをスイッチングトランジスタとして用いる。   In the present invention, the thin film transistor is formed so that the first gate electrode and the second gate electrode face each other through the semiconductor layer. Here, the semiconductor layer is formed so that unevenness is larger on the surface on the second gate insulating film side than on the surface on the first gate insulating film side. Then, a tunnel insulating layer formed of an insulating material so as to face the semiconductor layer, and a charge storage that is formed so as to face the semiconductor layer through the tunnel insulating layer and accumulates injected charges. A second gate insulating film is formed so as to include the layer. Then, different potentials are applied to the first gate electrode and the second gate electrode, respectively, and charges are injected into the charge storage layer, whereby the thin film transistor is used as a nonvolatile memory transistor. The thin film transistor is used as a switching transistor by applying substantially the same potential to each of the first gate electrode and the second gate electrode.

本発明によれば、装置の信頼性の向上および装置の製造効率の向上が容易に実施可能な、半導体装置およびその駆動方法、表示装置およびその駆動方法を提供することができる。   According to the present invention, it is possible to provide a semiconductor device, a driving method thereof, a display device, and a driving method thereof, which can easily improve the reliability of the device and the manufacturing efficiency of the device.

以下、本発明の実施形態の一例について、図面を参照して説明する。   Hereinafter, an example of an embodiment of the present invention will be described with reference to the drawings.

（構成）
図１，図２は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１を示す図である。 (Constitution)
1 and 2 are diagrams showing a liquid crystal panel 1 in a liquid crystal display device according to an embodiment of the present invention.

ここで、図１は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１の構成を示す断面図である。図２は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１を示す平面図である。   Here, FIG. 1 is a cross-sectional view showing the configuration of the liquid crystal panel 1 in the liquid crystal display device according to the embodiment of the present invention. FIG. 2 is a plan view showing the liquid crystal panel 1 in the liquid crystal display device according to the embodiment of the present invention.

液晶パネル１は、アクティブマトリクス方式であって、図１に示すように、アレイ基板１１と、対向基板２１と、液晶層３１とを含み、画素領域ＰＡと周辺領域ＳＡとが形成されている。   The liquid crystal panel 1 is an active matrix system, and includes an array substrate 11, a counter substrate 21, and a liquid crystal layer 31, and a pixel area PA and a peripheral area SA are formed as shown in FIG.

ここで、画素領域ＰＡは、図２に示すように、液晶パネル１の中央部分に位置している。そして、この画素領域ＰＡには、複数の画素Ｐがマトリクス状に配置されており、画像が表示される。一方で、図２に示すように、画素領域ＰＡの周囲には周辺領域ＳＡが設けられている。   Here, the pixel area PA is located at the center of the liquid crystal panel 1 as shown in FIG. In the pixel area PA, a plurality of pixels P are arranged in a matrix and an image is displayed. On the other hand, as shown in FIG. 2, a peripheral area SA is provided around the pixel area PA.

各部について順次説明する。   Each part will be described sequentially.

アレイ基板１１は、図１に示すように、基板であり、たとえば、ガラスなどのように、光を透過する絶縁体により形成されている。   As shown in FIG. 1, the array substrate 11 is a substrate, and is formed of an insulator that transmits light, such as glass.

このアレイ基板１１において画素領域ＰＡに対応する部分においては、複数の画素Ｐのそれぞれに対応するように、薄膜トランジスタ（図示なし）が画素スイッチング素子として形成されている。また、画素領域ＰＡにおいては、画素電極（図示なし）が画素Ｐのそれぞれに対応するように複数形成されており、画素スイッチング素子が走査信号に応じてスイッチング制御して、データ信号をその画素電極に供給する。   In the portion of the array substrate 11 corresponding to the pixel area PA, a thin film transistor (not shown) is formed as a pixel switching element so as to correspond to each of the plurality of pixels P. In the pixel area PA, a plurality of pixel electrodes (not shown) are formed so as to correspond to the respective pixels P. The pixel switching element performs switching control according to the scanning signal, and the data signal is transmitted to the pixel electrode. To supply.

一方、周辺領域ＳＡにおいては、図２に示すように、Ｈ−Ｄｒｉｖｅｒ（水平ドライバ）１１１とＶ−Ｄｒｉｖｅｒ（垂直ドライバ）１１２とＴＧ（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）１１３とＤＤＣＯＮ（ＤＣ−ＤＣ Ｃｏｎｖｅｒｔｅｒ）１１４とを含む駆動回路と、メモリセル１１５とが、その画素Ｐを駆動するための周辺回路として、形成されている。そして、この周辺回路においては、薄膜トランジスタ（図示なし）が形成されており、具体的には、スイッチングトランジスタとして機能させる薄膜トランジスタ（図示なし）と、メモリトランジスタとして機能させる薄膜トランジスタ（図示なし）とが形成されている。この薄膜トランジスタ（図示なし）の詳細内容については、後述する。   On the other hand, in the peripheral area SA, as shown in FIG. 2, an H-Driver (horizontal driver) 111, a V-Driver (vertical driver) 112, a TG (Timing Generator) 113, and a DDCON (DC-DC Converter) 114 are provided. The driving circuit including the memory cell 115 is formed as a peripheral circuit for driving the pixel P. In this peripheral circuit, a thin film transistor (not shown) is formed. Specifically, a thin film transistor (not shown) that functions as a switching transistor and a thin film transistor (not shown) that functions as a memory transistor are formed. ing. Details of the thin film transistor (not shown) will be described later.

対向基板２１は、図１に示すように、基板であり、アレイ基板１１と同様に、たとえば、ガラスなどのように、光を透過する絶縁体により形成されている。対向基板２１は、図１に示すように、一方の面がアレイ基板１１に間隔を隔てて対面している。そして、対向基板２１は、画素領域ＰＡの周囲においてシール材によってアレイ基板１１に貼り付けられている。また、対向基板２１においては、アレイ基板１１に形成された画素電極（図示なし）の共通電極として、対向電極（図示なし）が形成されている。   As shown in FIG. 1, the counter substrate 21 is a substrate, and is formed of an insulator that transmits light, such as glass, as with the array substrate 11. As shown in FIG. 1, the counter substrate 21 faces one side of the array substrate 11 with a space therebetween. The counter substrate 21 is attached to the array substrate 11 with a sealing material around the pixel area PA. In the counter substrate 21, a counter electrode (not shown) is formed as a common electrode of pixel electrodes (not shown) formed on the array substrate 11.

液晶層３１は、図１に示すように、アレイ基板１１と対向基板２１との間に形成されている。たとえば、液晶層３１は、ツイストネマティック型の液晶が、そのアレイ基板１１と対向基板２１との間に注入され、配向処理されることによって形成されている。そして、液晶層３１は、アレイ基板１１に形成された画素電極（図示なし）と対向基板２１に形成された対向電極（図示なし）とにおいて印加される電圧に基づいて、その配向状態が変化し、バックライト（図示なし）から入射された入射光を変調する。   As shown in FIG. 1, the liquid crystal layer 31 is formed between the array substrate 11 and the counter substrate 21. For example, the liquid crystal layer 31 is formed by injecting twisted nematic liquid crystal between the array substrate 11 and the counter substrate 21 and performing an alignment process. The alignment state of the liquid crystal layer 31 changes based on voltages applied to pixel electrodes (not shown) formed on the array substrate 11 and a counter electrode (not shown) formed on the counter substrate 21. The incident light incident from the backlight (not shown) is modulated.

アレイ基板１１に形成される薄膜トランジスタの詳細について説明する。   Details of the thin film transistor formed on the array substrate 11 will be described.

図３は、本発明にかかる実施形態の液晶パネル１においてアレイ基板１１に形成された薄膜トランジスタ３００を示す断面図である。   FIG. 3 is a cross-sectional view showing the thin film transistor 300 formed on the array substrate 11 in the liquid crystal panel 1 according to the embodiment of the present invention.

図３に示すように、薄膜トランジスタ３００は、周辺領域ＳＡにおいて、メモリトランジスタとして機能する薄膜トランジスタ３００ｍと、スイッチングトランジスタとして機能する薄膜トランジスタ３００ｓとを含むように形成されている。本実施形態においては、このメモリトランジスタとして機能する薄膜トランジスタ３００ｍと、スイッチングトランジスタとして機能する薄膜トランジスタ３００ｓとのそれぞれは、図３に示すように、互いに同様な構成にて形成されている。   As shown in FIG. 3, the thin film transistor 300 is formed to include a thin film transistor 300m functioning as a memory transistor and a thin film transistor 300s functioning as a switching transistor in the peripheral region SA. In the present embodiment, each of the thin film transistor 300m functioning as a memory transistor and the thin film transistor 300s functioning as a switching transistor are formed in the same configuration as shown in FIG.

具体的には、薄膜トランジスタ３００は、図３に示すように、第１ゲート電極３１１と、第１ゲート絶縁膜３１２と、半導体層３２１と、第２ゲート絶縁膜３３１と、第２ゲート電極３３２とを含んでおり、第１ゲート電極３１１、第１ゲート絶縁膜３１２、半導体層３２１、第２ゲート絶縁膜３３１、第２ゲート電極３３２が、アレイ基板１１の側から順次形成されている。つまり、薄膜トランジスタ３００は、第１ゲート電極３１１と第２ゲート電極３３２とが、半導体層３２１を介して互いに対面しているデュアルゲート構造である。そして、ここでは、第１ゲート絶縁膜３１２は、第１ボトム絶縁層３１２ｂと、第１トップ絶縁層３１２ｔとを含み、第２ゲート絶縁膜３３１は、第２ボトム絶縁層３３１ｂと、電荷蓄積層３３１ｍと、第２トップ絶縁層３３１ｔとを含む。   Specifically, as illustrated in FIG. 3, the thin film transistor 300 includes a first gate electrode 311, a first gate insulating film 312, a semiconductor layer 321, a second gate insulating film 331, and a second gate electrode 332. A first gate electrode 311, a first gate insulating film 312, a semiconductor layer 321, a second gate insulating film 331, and a second gate electrode 332 are sequentially formed from the array substrate 11 side. That is, the thin film transistor 300 has a dual gate structure in which the first gate electrode 311 and the second gate electrode 332 face each other with the semiconductor layer 321 interposed therebetween. Here, the first gate insulating film 312 includes a first bottom insulating layer 312b and a first top insulating layer 312t, and the second gate insulating film 331 includes a second bottom insulating layer 331b and a charge storage layer. 331m and a second top insulating layer 331t.

なお、詳細については後述するが、不揮発性のメモリトランジスタとして用いられる際には、第１ゲート電極３１１と第２ゲート電極３３２とのそれぞれに、互いに異なる電位が印加され、第２ゲート絶縁膜３３１の電荷蓄積層３３１ｍに電荷が注入される。一方で、スイッチングトランジスタとして用いられる際においては、第１ゲート電極３１１と第２ゲート電極３３２とのそれぞれに、略同じ電位が印加される。   Although details will be described later, when used as a nonvolatile memory transistor, different potentials are applied to the first gate electrode 311 and the second gate electrode 332, respectively, and the second gate insulating film 331 is applied. Charge is injected into the charge storage layer 331m. On the other hand, when used as a switching transistor, substantially the same potential is applied to each of the first gate electrode 311 and the second gate electrode 332.

薄膜トランジスタ３００の各部について順次説明する。   Each part of the thin film transistor 300 will be sequentially described.

第１ゲート電極３１１は、たとえば、タングステンなどの導電材料によって構成されており、図３に示すように、アレイ基板１１の面に形成されている。具体的には、第１ゲート電極３１１は、第１ゲート絶縁膜３１２を介して半導体層３２１のチャネル形成領域３２１ｃに対面するように形成されている。また、上述したように、第１ゲート電極３１１は、その半導体層３２１を介して第２ゲート電極３３２と対面している。   The first gate electrode 311 is made of, for example, a conductive material such as tungsten, and is formed on the surface of the array substrate 11 as shown in FIG. Specifically, the first gate electrode 311 is formed so as to face the channel formation region 321 c of the semiconductor layer 321 with the first gate insulating film 312 interposed therebetween. Further, as described above, the first gate electrode 311 faces the second gate electrode 332 with the semiconductor layer 321 interposed therebetween.

第１ゲート絶縁膜３１２は、図３に示すように、第１ボトム絶縁層３１２ｂと、第１トップ絶縁層３１２ｔとを含み、第１ボトム絶縁層３１２ｂと、第１トップ絶縁層３１２ｔとが、順次、アレイ基板１１側から形成されている。ここで、第１ボトム絶縁層３１２ｂは、たとえば、シリコン窒化膜（ＳｉＮｘ）であり、第１トップ絶縁層３１２ｔは、シリコン酸化膜（ＳｉＯ２）である。 As shown in FIG. 3, the first gate insulating film 312 includes a first bottom insulating layer 312b and a first top insulating layer 312t, and the first bottom insulating layer 312b and the first top insulating layer 312t include It is formed sequentially from the array substrate 11 side. Here, the first bottom insulating layer 312b is, for example, a silicon nitride film (SiN x ), and the first top insulating layer 312t is a silicon oxide film (SiO 2 ).

半導体層３２１は、図３に示すように、チャネル形成領域３２１ｃと、一対のソース・ドレイン領域３２１ａ，３２１ｂとを含む。半導体層３２１においては、一対のソース・ドレイン領域３２１ａ，３２１ｂがチャネル形成領域３２１ｃを挟むように形成されている。そして、本実施形態においては、半導体層３２１は、第１ゲート絶縁膜３１２の側の面よりも、第２ゲート絶縁膜３３１の側の面において、凹凸が大きくなるように形成されている。具体的には、第２ゲート絶縁膜３３１の側の面において突き出ている複数の凸部の平均高さ（平均粗さＲａ）が、第１ゲート絶縁膜３１２の側の面におけるものよりも大きくなるように形成する。すなわち、第２ゲート絶縁膜３３１の側の面の比表面積が第１ゲート絶縁膜３１２の側の面におけるものよりも大きくなるように形成する。たとえば、半導体層３２１は、ポリシリコン膜であり、詳細については後述するが、この半導体層３２１のポリシリコン膜は、レーザーを用いて結晶化されることによって、アレイ基板１１側の面に対して反対側になる表面に突起が形成される。   As shown in FIG. 3, the semiconductor layer 321 includes a channel formation region 321c and a pair of source / drain regions 321a and 321b. In the semiconductor layer 321, a pair of source / drain regions 321a and 321b are formed so as to sandwich the channel formation region 321c. In this embodiment, the semiconductor layer 321 is formed so that the unevenness is larger on the surface on the second gate insulating film 331 side than on the surface on the second gate insulating film 312 side. Specifically, the average height (average roughness Ra) of the plurality of protrusions protruding on the surface on the second gate insulating film 331 side is larger than that on the surface on the first gate insulating film 312 side. It forms so that it may become. That is, the specific surface area of the surface on the second gate insulating film 331 side is larger than that on the surface on the first gate insulating film 312 side. For example, the semiconductor layer 321 is a polysilicon film, which will be described in detail later. The polysilicon film of the semiconductor layer 321 is crystallized using a laser so that the semiconductor layer 321 is crystallized by using a laser. Protrusions are formed on the opposite surface.

第２ゲート絶縁膜３３１は、図３に示すように、第２ボトム絶縁層３３１ｂと、電荷蓄積層３３１ｍと、第２トップ絶縁層３３１ｔとを含み、第２ボトム絶縁層３３１ｂと、電荷蓄積層３３１ｍと、第２トップ絶縁層３３１ｔとが、順次、アレイ基板１１側から形成されている。   As shown in FIG. 3, the second gate insulating film 331 includes a second bottom insulating layer 331b, a charge storage layer 331m, and a second top insulating layer 331t. The second bottom insulating layer 331b and the charge storage layer 331m and the second top insulating layer 331t are sequentially formed from the array substrate 11 side.

この第２ゲート絶縁膜３３１において、第２ボトム絶縁層３３１ｂは、いわゆるトンネル絶縁膜であり、半導体層３２１に対面するように絶縁材料によって形成されている。具体的には、第２ゲート絶縁膜３３１は、シリコン酸化膜として形成されている。また、第２ボトム絶縁層は、半導体層３２１において第２ゲート絶縁膜３３１の側の面に形成されている凹凸のピーク高さよりも薄くなるように形成されている。   In the second gate insulating film 331, the second bottom insulating layer 331b is a so-called tunnel insulating film, and is formed of an insulating material so as to face the semiconductor layer 321. Specifically, the second gate insulating film 331 is formed as a silicon oxide film. The second bottom insulating layer is formed to be thinner than the peak height of the unevenness formed on the surface of the semiconductor layer 321 on the second gate insulating film 331 side.

また、第２ゲート絶縁膜３３１において、電荷蓄積層３３１ｍは、第２ボトム絶縁層３３１ｂを介して半導体層３２１に対面するように形成されており、注入された電荷を蓄積する。具体的には、電荷蓄積層３３１ｍは、第２ボトム絶縁層３３１ｂよりもバンドギャップが小さくなるように、シリコン窒化膜のよって形成されており、注入された電荷が蓄積される。   In the second gate insulating film 331, the charge storage layer 331m is formed so as to face the semiconductor layer 321 through the second bottom insulating layer 331b, and stores the injected charge. Specifically, the charge storage layer 331m is formed of a silicon nitride film so that the band gap is smaller than that of the second bottom insulating layer 331b, and the injected charge is stored.

そして、第２ゲート絶縁膜３３１において、第２トップ絶縁層３３１ｔは、第２ボトム絶縁層３３１ｂと電荷蓄積層３３１ｍとのそれぞれを順次介して、半導体層３２１に対面するように形成されている。具体的には、第２トップ絶縁層３３１ｔは、電荷蓄積層３３１ｍよりもバンドギャップが大きくなるように、シリコン酸化膜によって形成されている。   In the second gate insulating film 331, the second top insulating layer 331t is formed to face the semiconductor layer 321 through the second bottom insulating layer 331b and the charge storage layer 331m sequentially. Specifically, the second top insulating layer 331t is formed of a silicon oxide film so that the band gap is larger than that of the charge storage layer 331m.

このように、第２ゲート絶縁膜３３１は、ＯＮＯ膜として形成されており、離散的に電荷をトラップし、蓄積する。   Thus, the second gate insulating film 331 is formed as an ONO film, and traps and accumulates charges discretely.

第２ゲート電極３３２は、たとえば、ポリシリコンなどの導電材料によって構成されており、図３に示すように、第２ゲート絶縁膜３３１を介して半導体層３２１のチャネル形成領域３２１ｃに対面するように形成されている。   The second gate electrode 332 is made of, for example, a conductive material such as polysilicon, and faces the channel formation region 321c of the semiconductor layer 321 through the second gate insulating film 331 as shown in FIG. Is formed.

（製造方法）
以下より、上記の薄膜トランジスタ３００をアレイ基板１１に形成する製造方法について説明する。 (Production method)
Hereinafter, a manufacturing method for forming the thin film transistor 300 on the array substrate 11 will be described.

図４は、本発明にかかる実施形態において、薄膜トランジスタ３００を形成する際の各製造工程におけるアレイ基板１１の断面図である。   FIG. 4 is a cross-sectional view of the array substrate 11 in each manufacturing process when forming the thin film transistor 300 in the embodiment of the present invention.

図４においては、（ａ），（ｂ），（ｃ），（ｄ）の順にて、薄膜トランジスタ３００を製造する際の各製造工程を示しており、この各製造工程を実施することによって、図３に示すように、薄膜トランジスタ３００を製造する。ここでは、図３および図４に示すように、メモリトランジスタとして機能する薄膜トランジスタ３００ｍと、スイッチングトランジスタとして機能する薄膜トランジスタ３００ｓとのそれぞれとして、薄膜トランジスタ３００を形成する。   In FIG. 4, each manufacturing process when manufacturing the thin film transistor 300 is shown in the order of (a), (b), (c), and (d). By performing each manufacturing process, FIG. As shown in FIG. 3, a thin film transistor 300 is manufactured. Here, as shown in FIGS. 3 and 4, the thin film transistor 300 is formed as each of the thin film transistor 300m functioning as a memory transistor and the thin film transistor 300s functioning as a switching transistor.

各工程について順次説明する。   Each process will be described sequentially.

まず、図４（ａ）に示すように、第１ゲート電極３１１を形成する。   First, as shown in FIG. 4A, a first gate electrode 311 is formed.

ここでは、アレイ基板１１の表面に、たとえば、モリブデンやタングステンなどの導電材料をスパッタリング法によってスパッタし、導電体膜を成膜した後に、リソグラフィ技術によって、その導電体膜をパターン加工することによって、この第１ゲート電極３１１を形成する。たとえば、１００ｎｍ厚になるように、第１ゲート電極３１１を形成する。   Here, for example, a conductive material such as molybdenum or tungsten is sputtered on the surface of the array substrate 11 by sputtering to form a conductor film, and then the conductor film is patterned by a lithography technique. The first gate electrode 311 is formed. For example, the first gate electrode 311 is formed so as to have a thickness of 100 nm.

つぎに、図４（ｂ）に示すように、第１ゲート絶縁膜３１２を形成する。   Next, as shown in FIG. 4B, a first gate insulating film 312 is formed.

ここでは、第１ボトム絶縁層３１２ｂと、第１トップ絶縁層３１２ｔとを、順次、第１ゲート電極３１１を被覆することによって、第１ゲート絶縁膜３１２を形成する。   Here, the first gate insulating film 312 is formed by sequentially covering the first gate electrode 311 with the first bottom insulating layer 312b and the first top insulating layer 312t.

具体的には、まず、たとえば、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン窒化膜（ＳｉＮｘ）を成膜することによって、第１ボトム絶縁層３１２ｂを形成する。たとえば、５０ｎｍ厚になるように、第１ボトム絶縁層３１２ｂを形成する。 Specifically, first, the first bottom insulating layer 312b is formed by forming a silicon nitride film (SiN x ) by, for example, PECVD (Plasma Enhanced Chemical Vapor Deposition). For example, the first bottom insulating layer 312b is formed so as to have a thickness of 50 nm.

その後、たとえば、ＰＥＣＶＤ法により、シリコン酸化膜（ＳｉＯ２）を成膜することによって、第１トップ絶縁層３１２ｔを形成する。たとえば、１００ｎｍ厚になるように、第１トップ絶縁層３１２ｔを形成する。 Thereafter, a first top insulating layer 312t is formed by forming a silicon oxide film (SiO 2 ) by, for example, PECVD. For example, the first top insulating layer 312t is formed so as to have a thickness of 100 nm.

つぎに、図４（ｃ）に示すように、半導体層３２１を形成する。   Next, as shown in FIG. 4C, a semiconductor layer 321 is formed.

ここでは、いわゆる低温ポリシリコン膜を、半導体層３２１として形成する。具体的には、まず、第１ゲート絶縁膜３１２に、たとえば、ＳｉＨ４またはＳｉ２Ｈ６を用いたＰＥＣＶＤ法により、アモルファスシリコン膜を成膜する。
たとえば、４０ｎｍ厚になるように、このアモルファスシリコン膜を成膜する。 Here, a so-called low-temperature polysilicon film is formed as the semiconductor layer 321. Specifically, first, an amorphous silicon film is formed on the first gate insulating film 312 by PECVD using SiH 4 or Si 2 H 6 , for example.
For example, this amorphous silicon film is formed so as to have a thickness of 40 nm.

そして、そのアモルファスシリコン膜を結晶化してポリシリコン膜を形成する。たとえば、エキシマレーザーを用いて結晶化する。例えば、３００ｍＪ／ｃｍ２のエネルギー密度条件にて照射する。 Then, the amorphous silicon film is crystallized to form a polysilicon film. For example, crystallization is performed using an excimer laser. For example, irradiation is performed under an energy density condition of 300 mJ / cm 2 .

このようにして形成されたポリシリコン膜において、第１ゲート絶縁膜３１２の側の面に対して反対側の表面は、凹凸になり、その表面には、リッジ（ｒｉｄｇｅ）Ｒが設けられる。たとえば、凹凸のピーク高さが６０ｎｍ以上１００ｎｍ以下になるように形成する。   In the polysilicon film thus formed, the surface opposite to the surface on the first gate insulating film 312 side is uneven, and a ridge R is provided on the surface. For example, it is formed so that the peak height of the unevenness is 60 nm to 100 nm.

なお、ここで、ピーク高さとは、複数形成されている凸部において、その高さの最大値をいう。すなわち、複数形成されている凸部において、その凸部のボトムからトップまでの距離が最も大きい値を示す。   Here, the peak height refers to the maximum value of the heights of a plurality of convex portions. That is, in the plurality of convex portions, the distance from the bottom to the top of the convex portion shows the largest value.

そして、このポリシリコン膜をリソグラフィ技術にてパターン加工することによって、半導体層３２１を形成する。   Then, the semiconductor layer 321 is formed by patterning this polysilicon film with a lithography technique.

つぎに、図４（ｄ）に示すように、第２ゲート絶縁膜３３１を形成する。   Next, as shown in FIG. 4D, a second gate insulating film 331 is formed.

ここでは、第２ボトム絶縁層３３１ｂと、電荷蓄積層３３１ｍと、第２トップ絶縁層３３１ｔとを、順次、アレイ基板１１側から形成することによって、この第２ゲート絶縁膜３３１を形成する。本実施形態においては、上述したように、ＯＮＯ膜を、第２ゲート絶縁膜３３１として設ける。   Here, the second bottom insulating layer 331b, the charge storage layer 331m, and the second top insulating layer 331t are sequentially formed from the array substrate 11 side, thereby forming the second gate insulating film 331. In the present embodiment, as described above, the ONO film is provided as the second gate insulating film 331.

具体的には、まず、半導体層３２１を被覆するように、たとえば、ＰＥＣＶＤ法により、シリコン酸化膜（ＳｉＯ２）を成膜することによって、この第２ボトム絶縁層３３１ｂを形成する。本実施形態においては、半導体層３２１において第２ゲート絶縁膜３３１の側の面に形成されている凹凸のピーク高さよりも薄くなるように、且つ充分なトンネル電流を得られる膜厚に、第２ボトム絶縁層３３１ｂを形成する。たとえば、半導体層３２１における凹凸のピーク高さが８０ｎｍである場合には、２０ｎｍ厚になるように第２ボトム絶縁層３３１ｂを形成する。このようにすることによって、凸部に形成される第２ボトム絶縁層３３１ｂは、実質的に平坦部より薄くなり（約１５ｎｍ）、局所的にトンネル電流が流れやすい構造が形成可能となる。ポリシリコン膜の凹凸ピーク高さは、第２ボトム絶縁膜厚さより高くしないと、上記凸部での実効的な膜厚減少効果が充分に得られなくなるからである。 Specifically, first, the second bottom insulating layer 331b is formed by forming a silicon oxide film (SiO 2 ) by PECVD, for example, so as to cover the semiconductor layer 321. In the present embodiment, the second thickness of the semiconductor layer 321 is set so that it is thinner than the peak height of the unevenness formed on the surface on the second gate insulating film 331 side and a sufficient tunnel current can be obtained. A bottom insulating layer 331b is formed. For example, when the peak height of the unevenness in the semiconductor layer 321 is 80 nm, the second bottom insulating layer 331b is formed to have a thickness of 20 nm. By doing so, the second bottom insulating layer 331b formed on the convex portion is substantially thinner (about 15 nm) than the flat portion, and a structure in which a tunnel current easily flows can be formed. This is because if the peak height of the unevenness of the polysilicon film is not higher than the thickness of the second bottom insulating film, an effective film thickness reduction effect at the convex portion cannot be obtained sufficiently.

そして、この第２ボトム絶縁層３３１ｂを被覆するように、たとえば、ＰＥＣＶＤ法により、シリコン窒化膜（ＳｉＮｘ）を成膜することによって、電荷蓄積層３３１ｍを形成する。つまり、注入された電荷が蓄積可能なるように、第２ボトム絶縁層３３１ｂおよび第２トップ絶縁層３３１ｔよりもバンドギャップが小さくなるシリコン窒化膜を用いて電荷蓄積層３３１ｍを形成する。たとえば、２５ｎｍ厚になるように、電荷蓄積層３３１ｍを形成する。 Then, a charge storage layer 331m is formed by depositing a silicon nitride film (SiN x ) by, for example, PECVD so as to cover the second bottom insulating layer 331b. That is, the charge storage layer 331m is formed using a silicon nitride film having a smaller band gap than the second bottom insulating layer 331b and the second top insulating layer 331t so that the injected charge can be stored. For example, the charge storage layer 331m is formed so as to have a thickness of 25 nm.

そして、この電荷蓄積層３３１ｍを被覆するように、たとえば、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２）を成膜することによって、トップ絶縁層３３１ｔを形成する。たとえば、３０ｎｍ厚になるように、トップ絶縁層３３１ｔを形成する。 Then, a top insulating layer 331t is formed by depositing a silicon oxide film (SiO 2 ) by, for example, a CVD method so as to cover the charge storage layer 331m. For example, the top insulating layer 331t is formed so as to have a thickness of 30 nm.

つぎに、図３に示すように、第２ゲート電極３３２を形成する。   Next, as shown in FIG. 3, a second gate electrode 332 is formed.

ここでは、たとえば、モリブデンもしくはタングステン膜をスパッタ法によって成膜する。また、たとえば、２００ｎｍ厚になるように、このモリブデンもしくはタングステン膜を成膜する。その後、リソグラフィ技術によって、モリブデンもしくはタングステン膜をパターン加工することによって、この第２ゲート電極３３２を形成する。具体的には、図３に示すように、半導体層３２１を介して、第１ゲート電極３１１に対面するように、第２ゲート電極３３２を形成する。   Here, for example, a molybdenum or tungsten film is formed by sputtering. Further, for example, this molybdenum or tungsten film is formed so as to have a thickness of 200 nm. Thereafter, the second gate electrode 332 is formed by patterning the molybdenum or tungsten film by lithography. Specifically, as illustrated in FIG. 3, the second gate electrode 332 is formed so as to face the first gate electrode 311 with the semiconductor layer 321 interposed therebetween.

そして、この第２ゲート電極３３２をマスクとして、半導体層３２１に不純物をイオン注入法によってドーピングする。たとえば、リンをドーピングする。その後、アニール処理を実施することによって、その半導体層３２１にドーピングした不純物を活性化させる。   Then, using the second gate electrode 332 as a mask, the semiconductor layer 321 is doped with an impurity by an ion implantation method. For example, phosphorus is doped. Thereafter, annealing treatment is performed to activate impurities doped in the semiconductor layer 321.

（駆動方法）
以下より、本実施形態の薄膜トランジスタの駆動方法について説明する。 (Driving method)
Hereinafter, a method for driving the thin film transistor of the present embodiment will be described.

図５は、本発明にかかる実施形態において、薄膜トランジスタを駆動する際の動作を示す回路図である。図５において、（ａ）は、薄膜トランジスタ３００の回路図である。また、図５において、（ｂ），（ｃ），（ｄ）は、薄膜トランジスタ３００をメモリトランジスタとして機能させる際の電圧条件を示しており、（ｅ）は、薄膜トランジスタ３００をスイッチングトランジスタとして機能させる際の電圧条件を示している。具体的には、（ｂ）は、プログラム動作を行う際の電圧条件を示している。（ｃ）は、消去（Ｅｒａｃｅ）動作を行う際の電圧条件を示している。（ｄ）は、読み込み（Ｒｅａｄ）動作を行う際の電圧条件を示している。   FIG. 5 is a circuit diagram showing an operation when driving a thin film transistor in the embodiment according to the present invention. 5A is a circuit diagram of the thin film transistor 300. FIG. In FIG. 5, (b), (c), and (d) indicate voltage conditions when the thin film transistor 300 functions as a memory transistor, and (e) indicates when the thin film transistor 300 functions as a switching transistor. The voltage conditions are shown. Specifically, (b) shows the voltage conditions when performing the program operation. (C) shows a voltage condition when performing an erase operation. (D) shows a voltage condition when performing a read operation.

図５（ａ）においては、Ｇｃは、コントロール用ゲート電極を示し、図３に示した薄膜トランジスタ３００の第１ゲート電極３１１が、これに相当する。そして、Ｇｍは、メモリ書き込み用ゲート電極を示し、図３に示した薄膜トランジスタ３００の第２ゲート電極３３２が、これに相当する。そして、Ｓは、ソース電極を示し、図３に示した薄膜トランジスタ３００の半導体層３２１において一方の不純物領域に接続された電極（図示なし）が、これに相当する。そして、Ｄは、ドレイン電極を示し、図３に示した薄膜トランジスタ３００の半導体層３２１において他方の不純物領域に接続された電極（図示なし）が、これに相当する。   In FIG. 5A, Gc represents a control gate electrode, which corresponds to the first gate electrode 311 of the thin film transistor 300 illustrated in FIG. Gm represents a gate electrode for memory writing, and the second gate electrode 332 of the thin film transistor 300 shown in FIG. 3 corresponds to this. S denotes a source electrode, and an electrode (not shown) connected to one impurity region in the semiconductor layer 321 of the thin film transistor 300 shown in FIG. 3 corresponds to this. D denotes a drain electrode, and an electrode (not shown) connected to the other impurity region in the semiconductor layer 321 of the thin film transistor 300 shown in FIG. 3 corresponds to this.

薄膜トランジスタ３００をメモリトランジスタとして機能させる際の動作について説明する。   An operation when the thin film transistor 300 functions as a memory transistor is described.

この場合において、プログラム動作を行う際には、図５（ｂ）に示すように、電圧を印加する。   In this case, when performing the program operation, a voltage is applied as shown in FIG.

ここでは、以下の数式（１），（２）を満たすように、電圧を印加する。なお、本数式において、ＶＧｃは、コントロール用ゲート電極Ｇｃに印加する印加電圧であり、ＶＧｍは、メモリ書き込み用ゲート電極Ｇｍに印加する印加電圧であり、Ｖｉは、インパクトイオンが注入される電圧である。   Here, the voltage is applied so as to satisfy the following formulas (1) and (2). In this equation, VGc is an applied voltage applied to the control gate electrode Gc, VGm is an applied voltage applied to the memory write gate electrode Gm, and Vi is a voltage at which impact ions are implanted. is there.

｜ＶＧｃ｜＜｜Ｖｉ｜ ・・・（１）   | VGc | <| Vi | (1)

｜ＶＧｍ｜＞｜Ｖｉ｜ ・・・（２）   | VGm |> | Vi | (2)

具体的には、図５（ｂ）に示すように、ＶＧｃ＝−６Ｖとする。すなわち、絶縁膜へのインパクトイオンの注入が起こらない電圧を、コントロール用ゲート電極Ｇｃに印加する。   Specifically, as shown in FIG. 5B, VGc = −6V. That is, a voltage at which impact ions are not implanted into the insulating film is applied to the control gate electrode Gc.

そして、図５（ｂ）に示すように、ＶＧｍ＝９Ｖとする。すなわち、電荷注入が起こり得る電圧を、メモリ書き込み用ゲート電極Ｇｍに印加する。   Then, as shown in FIG. 5B, VGm = 9V. That is, a voltage at which charge injection can occur is applied to the memory write gate electrode Gm.

そして、ソース電極Ｓに印加する電圧ＶＳについては、ＶＳ＝−６Ｖとし、ドレイン電極Ｄに印加する電圧ＶＤについては、ＶＤ＝＋６Ｖとする。すなわち、ソース電極Ｓとドレイン電極Ｄとの間においてインパクトイオン化が起こり得る電界を効率的にかけるように、印加する。   The voltage VS applied to the source electrode S is VS = −6V, and the voltage VD applied to the drain electrode D is VD = + 6V. That is, an electric field that can cause impact ionization is efficiently applied between the source electrode S and the drain electrode D.

このように各部に電圧を印加することによって、メモリ書き込み用ゲート電極Ｇｍの側の絶縁膜に電荷が注入され、トランジスタのＶｔｈシフトを起こすことができる。   Thus, by applying a voltage to each part, charges are injected into the insulating film on the memory writing gate electrode Gm side, and a Vth shift of the transistor can be caused.

また、薄膜トランジスタ３００をメモリトランジスタとして機能させるときにおいて、消去（Ｅｒａｃｅ）動作を行う際には、図５（ｃ）に示すように、電圧を印加する。   In addition, when the thin film transistor 300 functions as a memory transistor, a voltage is applied as shown in FIG. 5C when performing an erase operation.

ここでは、メモリ書き込み用ゲート電極Ｇｍの側の絶縁膜のみに、プログラム動作とは逆の電荷が注入されるような条件にて電圧を印加する。   Here, a voltage is applied only to the insulating film on the memory write gate electrode Gm side under the condition that charges opposite to the program operation are injected.

具体的には、図５（ｃ）に示すように、ＶＧｃ＝６Ｖとするとともに、ＶＧｍ＝−９Ｖとする。   Specifically, as shown in FIG. 5C, VGc = 6V and VGm = -9V.

また、薄膜トランジスタ３００をメモリトランジスタとして機能させるときにおいて、読み込み（Ｒｅａｄ）動作を行う際には、図５（ｄ）に示すように、電圧を印加する。   Further, when the thin film transistor 300 functions as a memory transistor, a voltage is applied as shown in FIG. 5D when a read operation is performed.

ここでは、書き込まれた状態に影響を与えない範囲の電圧を印加する。   Here, a voltage in a range that does not affect the written state is applied.

具体的には、図５（ｄ）に示すように、ＶＧｃ＝２Ｖ，ＶＧｍ＝０Ｖ，ＶＳ＝０Ｖ，ＶＤ＝３Ｖとする。   Specifically, as shown in FIG. 5D, VGc = 2V, VGm = 0V, VS = 0V, and VD = 3V.

薄膜トランジスタ３００をスイッチングトランジスタとして機能させる際の動作について説明する。   An operation when the thin film transistor 300 functions as a switching transistor will be described.

この場合には、図５（ｅ）に示すように、電圧を印加する。   In this case, a voltage is applied as shown in FIG.

ここでは、コントロール用ゲート電極Ｇｃとメモリ書き込み用ゲート電極Ｇｍとのそれぞれが同電位になるように電圧を印加する。すなわち、ＶＧｃ＝ＶＧｍとする。なお、この場合には、インパクトイオンの書き込みが起こらない電圧以下にすることが好ましい。   Here, the voltage is applied so that the control gate electrode Gc and the memory write gate electrode Gm have the same potential. That is, VGc = VGm. In this case, the voltage is preferably set to a voltage at which impact ion writing does not occur.

以上のように、本実施形態においては、第１ゲート電極３１１と第２ゲート電極３３２とが、半導体層３２１のチャネル形成領域３２１ｃを介して対面しているデュアルゲート構造にて、薄膜トランジスタ３００を形成する。ここでは、第１ゲート絶縁膜３１２の側の面よりも、第２ゲート絶縁膜３３１の側の面において、凹凸が大きくなるように、半導体層３２１を形成する。そして、その半導体層３２１に対面するように、順次、第２ボトム絶縁層３３１ｂ、電荷蓄積層３３１ｍ、第２トップ絶縁層３３１ｔを積層することによって、第２ゲート絶縁膜３３１を形成する。そして、本実施形態においては、第１ゲート電極３１１と第２ゲート電極３３２とのそれぞれに、互いに異なる電位を印加し、電荷蓄積層に電荷を注入することによって、不揮発性のメモリトランジスタとして薄膜トランジスタ３００を用いる。また、複数の薄膜トランジスタ３００において不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタについては、第１ゲート電極３１１と第２ゲート電極３３２とのそれぞれに、同じ電位の電圧を印加することによって、スイッチングトランジスタとして薄膜トランジスタ３００を用いる。   As described above, in this embodiment, the thin film transistor 300 is formed with a dual gate structure in which the first gate electrode 311 and the second gate electrode 332 face each other through the channel formation region 321c of the semiconductor layer 321. To do. Here, the semiconductor layer 321 is formed so that unevenness is larger on the surface on the second gate insulating film 331 side than on the surface on the first gate insulating film 312 side. Then, a second gate insulating film 331 is formed by sequentially stacking a second bottom insulating layer 331b, a charge storage layer 331m, and a second top insulating layer 331t so as to face the semiconductor layer 321. In this embodiment, the thin film transistor 300 is formed as a nonvolatile memory transistor by applying different potentials to the first gate electrode 311 and the second gate electrode 332 and injecting charges into the charge storage layer. Is used. In addition, for thin film transistors other than the thin film transistors used as the non-volatile memory transistors in the plurality of thin film transistors 300, the switching transistors are applied by applying the same potential voltage to the first gate electrode 311 and the second gate electrode 332. A thin film transistor 300 is used.

このようにすることによって、本実施形態は、スイッチングトランジスタおよび不揮発性のメモリトランジスタとして薄膜トランジスタ３００を機能させることが可能である。また、本実施形態おいては、半導体層３２１において高い電荷注入効率を得ることが可能な凹凸の面の側に、第２ボトム絶縁層３３１ｂ、電荷蓄積層３３１ｍ、第２トップ絶縁層３３１ｔを順次設けて、第２ゲート絶縁膜３３１を形成しているため、不揮発性のメモリトランジスタとして好適に機能する。そして、スイッチングトランジスタとして使用する際にはＶｔｈシフトが生ずることを防止できるため、安定な動作を実現することができる。   By doing in this way, this embodiment can make the thin-film transistor 300 function as a switching transistor and a non-volatile memory transistor. Further, in this embodiment, the second bottom insulating layer 331b, the charge storage layer 331m, and the second top insulating layer 331t are sequentially formed on the uneven surface side where high charge injection efficiency can be obtained in the semiconductor layer 321. Since the second gate insulating film 331 is formed, it functions suitably as a nonvolatile memory transistor. In addition, when used as a switching transistor, it is possible to prevent a Vth shift from occurring, so that a stable operation can be realized.

したがって、本実施形態は、スイッチングトランジスタおよび不揮発性のメモリトランジスタとして複数のＴＦＴを同一の基板に形成する際においては、その機能に応じて異なる層構成のＴＦＴを形成する必要がないため、効率的に製造することができる。   Therefore, in the present embodiment, when a plurality of TFTs are formed on the same substrate as the switching transistor and the non-volatile memory transistor, it is not necessary to form TFTs having different layer structures according to their functions. Can be manufactured.

図６と図７は、本発明にかかる実施形態において、薄膜トランジスタ３００の特性を示す図である。   6 and 7 are diagrams showing characteristics of the thin film transistor 300 in the embodiment according to the present invention.

ここで、図６は、本発明にかかる実施形態において、薄膜トランジスタ３００の電流特性を示す図である。図６において、（ａ）は、ゲート電圧Ｖｇ（Ｖ）と、電流Ｉｄ（Ａ）との関係を示す図であり、（ｂ）は、ゲート電圧Ｖｇ（Ｖ）と、移動度μ（ｃｍ２／Ｖｓ）との関係を示す図である。ここでは、鎖線Ｌ１は、本実施形態に係る薄膜トランジスタ３００において、ボトムゲート構造部分に対応するＴＦＴにした場合の結果を示している。また、実線Ｌ２は、本実施形態に係る薄膜トランジスタ３００において、第２ゲート絶縁膜３３１を、シリコン酸化膜のみに置換した場合の結果を示している。また、実線Ｌ３は、本実施形態に係る薄膜トランジスタ３００の場合の結果を示している。 Here, FIG. 6 is a diagram showing current characteristics of the thin film transistor 300 in the embodiment according to the present invention. 6A is a diagram illustrating a relationship between the gate voltage Vg (V) and the current Id (A), and FIG. 6B is a diagram illustrating the gate voltage Vg (V) and the mobility μ (cm 2). It is a figure which shows the relationship with / Vs). Here, the chain line L1 indicates the result when the TFT corresponding to the bottom gate structure portion in the thin film transistor 300 according to the present embodiment is used. A solid line L2 indicates the result when the second gate insulating film 331 is replaced with only the silicon oxide film in the thin film transistor 300 according to the present embodiment. A solid line L3 indicates the result in the case of the thin film transistor 300 according to this embodiment.

一方、図７は、本発明にかかる実施形態において、ゲート電圧Ｖｇ（Ｖ）と、リーク電流Ｉｇ（Ａ）との関係を示す図である。図７において、（ａ）は、本実施形態の薄膜トランジスタ３００において第２ゲート絶縁膜３３１をシリコン酸化膜のみに置換した場合の結果を示している。また、（ｂ）は、本実施形態の薄膜トランジスタ３００の場合の結果を示している。   On the other hand, FIG. 7 is a diagram showing the relationship between the gate voltage Vg (V) and the leakage current Ig (A) in the embodiment according to the present invention. FIG. 7A shows the result when the second gate insulating film 331 is replaced only with the silicon oxide film in the thin film transistor 300 of the present embodiment. Further, (b) shows the result in the case of the thin film transistor 300 of the present embodiment.

図６に示すように、本実施形態の薄膜トランジスタ３００は、他のものに比較して、好適な電流特性を示している。これは、第２ゲート絶縁膜３３１において電荷蓄積層３３１ｍとしてＣＶＤ法によって形成されているシリコン窒化膜は、水素を多く含んでいるため、そのシリコン窒化膜から水素が供給されることによって、ポリシリコン膜の水素化が促進されることに起因する。すなわち、第２ゲート絶縁膜３３１においてシリコン窒化膜がなく、水素を多く含まない構成の場合には、外部から供給される水素が第２ゲート電極によって阻害され、水素化が十分でなくなる場合があるため、電流特性を向上させることが困難になるのに対して、本実施形態においては、電荷蓄積層３３１に含まれる水素が阻害されずに供給されるために、本効果を得ることができる。   As shown in FIG. 6, the thin film transistor 300 of the present embodiment shows a preferable current characteristic as compared with the others. This is because the silicon nitride film formed by the CVD method as the charge storage layer 331m in the second gate insulating film 331 contains a large amount of hydrogen, so that polysilicon is supplied by supplying hydrogen from the silicon nitride film. This is due to the accelerated hydrogenation of the membrane. That is, in the case where the second gate insulating film 331 does not include a silicon nitride film and does not contain much hydrogen, hydrogen supplied from the outside may be blocked by the second gate electrode, and hydrogenation may not be sufficient. For this reason, it is difficult to improve current characteristics, but in the present embodiment, since hydrogen contained in the charge storage layer 331 is supplied without being inhibited, this effect can be obtained.

また、図７（ｂ）に示すように、本実施形態の薄膜トランジスタ３００は、第２ゲート絶縁膜３３１をＯＮＯ膜として形成しているために、図７（ａ）に示した場合と比較して、絶縁破壊がされにくいため、リーク電流の発生を防止することができる。   Further, as shown in FIG. 7B, the thin film transistor 300 of this embodiment has the second gate insulating film 331 formed as an ONO film, so that it is compared with the case shown in FIG. 7A. Since the dielectric breakdown is difficult to occur, the occurrence of leakage current can be prevented.

したがって、本実施形態は、半導体層３２１であるポリシリコン膜の水素化が容易に実施でき、効率的に製造を実施することが容易にすることができる。また、本実施形態は、ゲートの耐圧を向上させることができ、装置の信頼性を向上することができる。   Therefore, in the present embodiment, the polysilicon film that is the semiconductor layer 321 can be easily hydrogenated, and the production can be easily performed efficiently. Further, this embodiment can improve the breakdown voltage of the gate, and can improve the reliability of the device.

なお、上記の本実施形態において、液晶パネル１は、本発明の半導体装置、表示装置に相当する。また、上記の本実施形態において、アレイ基板１１は、本発明の基板に相当する。また、上記の本実施形態において、画素領域ＰＡは、本発明の画素領域に相当する。また、上記の本実施形態において、周辺領域ＳＡは、本発明の周辺領域に相当する。また、上記の本実施形態において、薄膜トランジスタ３００は、本発明の薄膜トランジスタに相当する。また、上記の本実施形態において、第１ゲート電極３１１は、本発明の第１ゲート電極に相当する。また、上記の本実施形態において、第１ゲート絶縁膜３１２は、本発明の第１ゲート絶縁膜に相当する。また、上記の本実施形態において、半導体層３２１は、本発明の半導体層に相当する。また、上記の本実施形態において、第２ゲート絶縁膜３３１は、本発明の第２ゲート絶縁膜に相当する。また、上記の本実施形態において、第２ゲート電極３３２は、本発明の第２ゲート電極に相当する。また、上記の本実施形態において、第２ボトム絶縁層３３１ｂは、本発明のトンネル絶縁層に相当する。また、上記の本実施形態において、電荷蓄積層３３１ｍは、本発明の電荷蓄積層に相当する。また、上記の本実施形態において、第２トップ絶縁層３３１ｔは、本発明のトップ絶縁層に相当する。   In the present embodiment, the liquid crystal panel 1 corresponds to the semiconductor device and display device of the present invention. In the present embodiment, the array substrate 11 corresponds to the substrate of the present invention. In the present embodiment, the pixel area PA corresponds to the pixel area of the present invention. In the present embodiment, the peripheral area SA corresponds to the peripheral area of the present invention. In the present embodiment, the thin film transistor 300 corresponds to the thin film transistor of the present invention. In the present embodiment, the first gate electrode 311 corresponds to the first gate electrode of the present invention. In the above-described embodiment, the first gate insulating film 312 corresponds to the first gate insulating film of the present invention. In the present embodiment, the semiconductor layer 321 corresponds to the semiconductor layer of the present invention. In the above-described embodiment, the second gate insulating film 331 corresponds to the second gate insulating film of the present invention. In the present embodiment, the second gate electrode 332 corresponds to the second gate electrode of the present invention. In the present embodiment, the second bottom insulating layer 331b corresponds to the tunnel insulating layer of the present invention. In the above-described embodiment, the charge storage layer 331m corresponds to the charge storage layer of the present invention. In the above-described embodiment, the second top insulating layer 331t corresponds to the top insulating layer of the present invention.

また、本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形形態を採用することができる。   Moreover, when implementing this invention, it is not limited to above-described embodiment, A various deformation | transformation form is employable.

たとえば、本実施形態の薄膜トランジスタ３００を駆動する際には、上記した電圧条件に限定されない。   For example, when driving the thin film transistor 300 of the present embodiment, the voltage conditions are not limited to those described above.

図８は、本発明に係る実施形態において、薄膜トランジスタを駆動する際の動作を示す回路図である。図８において、（ａ）は、プログラム動作を行う際の電圧条件を示している。（ｂ）は、消去（Ｅｒａｃｅ）動作を行う際の電圧条件を示している。   FIG. 8 is a circuit diagram showing an operation when driving a thin film transistor in the embodiment according to the present invention. In FIG. 8, (a) shows the voltage conditions when performing the program operation. (B) shows the voltage conditions when performing the erase operation.

図８（ａ）に示すように、プログラム動作を行う際には、ＶＧｃ＝６Ｖ、ＶＧｍ＝９Ｖ、ＶＳ＝０Ｖ、ＶＤ＝＋６Ｖとする。また、消去（Ｅｒａｃｅ）動作を行う際には、図８（ｂ）に示すように、ＶＧｃ＝−６Ｖ、ＶＧｍ＝−９Ｖ、ＶＳ＝０Ｖ、ＶＤ＝＋６Ｖとする。このように、メモリ用ゲート電極Ｇｍとコントロール用ゲート電極Ｇｃとの間において印加する電圧を同符合にし、大きな電圧差がない電圧条件にした場合においても、薄膜トランジスタ３００をメモリトランジスタとして駆動させることができる。   As shown in FIG. 8A, when performing the program operation, VGc = 6V, VGm = 9V, VS = 0V, and VD = + 6V. Further, when performing an erase operation, as shown in FIG. 8B, VGc = −6V, VGm = −9V, VS = 0V, and VD = + 6V. As described above, even when the voltage applied between the memory gate electrode Gm and the control gate electrode Gc is the same, and the voltage condition does not cause a large voltage difference, the thin film transistor 300 can be driven as a memory transistor. it can.

また、たとえば、本実施形態においては、薄膜トランジスタ３００を、液晶パネルの周辺領域ＳＡにおいて、メモリセルと駆動回路とのそれぞれに形成する場合について説明したが、これに限定されない。たとえば、以下のような構成にしても良い。   For example, in the present embodiment, the case where the thin film transistor 300 is formed in each of the memory cell and the drive circuit in the peripheral area SA of the liquid crystal panel has been described, but the present invention is not limited to this. For example, the following configuration may be used.

図９は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１を示す平面図である。   FIG. 9 is a plan view showing the liquid crystal panel 1 in the liquid crystal display device according to the embodiment of the present invention.

図９（ａ）に示すように、本実施形態の薄膜トランジスタ３００を、画素領域ＰＡにおいて設けられたメモリセル１１５ａに形成してもよい。つまり、画素領域ＰＡと周辺領域ＳＡとの少なくとも一方に薄膜トランジスタ形成する。この場合には、パーシャル駆動時などのデータ書き換えを不要とし、消費電力の低減を実現することができる。また、１ビットメモリから多ビットの配置が容易に可能となる。   As shown in FIG. 9A, the thin film transistor 300 of this embodiment may be formed in the memory cell 115a provided in the pixel region PA. That is, a thin film transistor is formed in at least one of the pixel area PA and the peripheral area SA. In this case, data rewriting at the time of partial driving or the like is not necessary, and power consumption can be reduced. In addition, multi-bit arrangement from a 1-bit memory can be easily performed.

また、図９（ｂ）に示すように、周辺領域ＳＡにおいて設けられたメモリセル付きＤＡＣ１１５ｂに、本実施形態の薄膜トランジスタ３００を形成してもよい。この場合には、ラインメモリ機能を容易に実現することができる。   Further, as shown in FIG. 9B, the thin film transistor 300 of the present embodiment may be formed in the DAC 115b with memory cells provided in the peripheral region SA. In this case, the line memory function can be easily realized.

また、本実施形態においては、液晶表示装置において薄膜トランジスタ３００を形成する場合について説明したが、これに限定されない。液晶表示装置の他、有機ＥＬ装置などの表示装置を含む、半導体装置に適用可能である。   In this embodiment, the case where the thin film transistor 300 is formed in the liquid crystal display device has been described, but the present invention is not limited to this. In addition to liquid crystal display devices, the present invention can be applied to semiconductor devices including display devices such as organic EL devices.

また、この他に、本実施形態においては、デュアルゲート構造のＴＦＴにおいて、一方のゲートの側を電荷蓄積可能なようにＭＯＮＯＳ構造とし、他方のゲートの側を、その一方のゲートの側よりも、電荷蓄積がされないような構造にした場合について説明したが、これに限定されない。バンドギャップが大きな材料を用いてトンネル絶縁層を形成すると共に、そのトンネル絶縁層よりもバンドギャップが小さくなる材料を用いて電荷蓄積層を形成することによって、本発明に係る薄膜トランジスタを製造することができる。たとえば、いわゆるフローティングゲート構造にて、一方のゲートの側を電荷蓄積可能なように形成してもよい。   In addition, in the present embodiment, in the dual gate structure TFT, one gate side has a MONOS structure so that electric charge can be accumulated, and the other gate side is more than the one gate side. Although the case where the structure is such that charge accumulation is not performed has been described, the present invention is not limited to this. A thin film transistor according to the present invention can be manufactured by forming a tunnel insulating layer using a material having a large band gap and forming a charge storage layer using a material having a band gap smaller than that of the tunnel insulating layer. it can. For example, a so-called floating gate structure may be formed so that charge can be accumulated on one gate side.

図１は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１の構成を示す断面図である。FIG. 1 is a cross-sectional view showing a configuration of a liquid crystal panel 1 in a liquid crystal display device according to an embodiment of the present invention. 図２は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１を示す平面図である。FIG. 2 is a plan view showing the liquid crystal panel 1 in the liquid crystal display device according to the embodiment of the present invention. 図３は、本発明にかかる実施形態の液晶パネル１においてアレイ基板１１に形成された薄膜トランジスタを示す断面図である。FIG. 3 is a cross-sectional view showing a thin film transistor formed on the array substrate 11 in the liquid crystal panel 1 according to the embodiment of the present invention. 図４は、本発明にかかる実施形態において、薄膜トランジスタ３００を形成する際の各製造工程におけるアレイ基板１１の断面図である。FIG. 4 is a cross-sectional view of the array substrate 11 in each manufacturing process when forming the thin film transistor 300 in the embodiment of the present invention. 図５は、本発明にかかる実施形態において、薄膜トランジスタを駆動する際の動作を示す回路図である。FIG. 5 is a circuit diagram showing an operation when driving a thin film transistor in the embodiment according to the present invention. 図６は、本発明にかかる実施形態において、薄膜トランジスタ３００の電流特性を示す図である。FIG. 6 is a diagram showing current characteristics of the thin film transistor 300 in the embodiment according to the invention. 図７は、本発明にかかる実施形態において、ゲート電圧Ｖｇ（Ｖ）と、リーク電流Ｉｇ（Ａ）との関係を示す図である。FIG. 7 is a diagram showing a relationship between the gate voltage Vg (V) and the leakage current Ig (A) in the embodiment according to the invention. 図８は、本発明に係る実施形態において、薄膜トランジスタを駆動する際の動作を示す回路図である。FIG. 8 is a circuit diagram showing an operation when driving a thin film transistor in the embodiment according to the present invention. 図９は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１を示す平面図である。FIG. 9 is a plan view showing the liquid crystal panel 1 in the liquid crystal display device according to the embodiment of the present invention.

符号の説明Explanation of symbols

１：液晶パネル（半導体装置、表示装置）、１１：アレイ基板（基板）、２１：対向基板、３１：液晶層、ＰＡ：画素領域、ＳＡ：周辺領域、３００：薄膜トランジスタ（薄膜トランジスタ）、３１１：第１ゲート電極（第１ゲート電極）、３１２：第１ゲート絶縁膜（第１ゲート絶縁膜）、３２１：半導体層（半導体層）、３３１：第２ゲート絶縁膜（第２ゲート絶縁膜）、３３２：第２ゲート電極（第２ゲート電極）、３１２ｂ：第１ボトム絶縁層、３１２ｔ：第１トップ絶縁層、３３１ｂ：第２ボトム絶縁層（トンネル絶縁層）、３３１ｍ：電荷蓄積層（電荷蓄積層）、３３１ｔ：第２トップ絶縁層（トップ絶縁層） 1: liquid crystal panel (semiconductor device, display device), 11: array substrate (substrate), 21: counter substrate, 31: liquid crystal layer, PA: pixel region, SA: peripheral region, 300: thin film transistor (thin film transistor), 311: first 1 gate electrode (first gate electrode), 312: first gate insulating film (first gate insulating film), 321: semiconductor layer (semiconductor layer), 331: second gate insulating film (second gate insulating film), 332 : Second gate electrode (second gate electrode), 312b: first bottom insulating layer, 312t: first top insulating layer, 331b: second bottom insulating layer (tunnel insulating layer), 331m: charge storage layer (charge storage layer) ) 331t: second top insulating layer (top insulating layer)

Claims (9)

基板に薄膜トランジスタが形成されている半導体装置であって、
前記薄膜トランジスタは、
チャネル形成領域を挟むように一対のソース・ドレイン領域が形成されている半導体層と、
第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、
第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極と
を有し、
前記第１ゲート電極と前記第２ゲート電極とが、前記半導体層のチャネル形成領域を介して対面しているデュアルゲート構造であり、
前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、
前記第２ゲート絶縁膜は、
前記半導体層に対面するようにシリコン酸化膜によって前記半導体層において前記第２ゲート絶縁膜の側の面に形成されている凹凸のピーク高さよりも薄くなるように形成されたトンネル絶縁層と、
前記トンネル絶縁層を介して前記半導体層に対面するようにシリコン窒化膜で形成されており、注入された電荷を蓄積する電荷蓄積層と、
前記トンネル絶縁層と前記電荷蓄積層とのそれぞれを順次介して、前記半導体層に対面するようにシリコン酸化膜で形成されたトップ絶縁層と、
を含み、
前記薄膜トランジスタは、前記第１ゲート電極、前記第１ゲート絶縁膜、前記半導体層、前記第２ゲート絶縁膜、前記第２ゲート電極が、順次、前記基板に形成されている、
半導体装置。 A semiconductor device in which a thin film transistor is formed on a substrate,
The thin film transistor
A semiconductor layer in which a pair of source / drain regions are formed so as to sandwich the channel formation region;
A first gate electrode formed so as to face a channel formation region of the semiconductor layer via a first gate insulating film;
A second gate electrode formed so as to face a channel formation region of the semiconductor layer through a second gate insulating film,
A dual gate structure in which the first gate electrode and the second gate electrode face each other through a channel formation region of the semiconductor layer;
The semiconductor layer is formed such that unevenness is larger on the surface on the second gate insulating film side than on the surface on the first gate insulating film side,
The second gate insulating film is
A tunnel insulating layer formed by a silicon oxide film so as to face the semiconductor layer so as to be thinner than a peak height of unevenness formed on the surface of the semiconductor layer on the second gate insulating film side ;
A charge storage layer that is formed of a silicon nitride film so as to face the semiconductor layer through the tunnel insulating layer, and stores injected charges ;
A top insulating layer formed of a silicon oxide film so as to face the semiconductor layer through each of the tunnel insulating layer and the charge storage layer sequentially;
Only including,
In the thin film transistor, the first gate electrode, the first gate insulating film, the semiconductor layer, the second gate insulating film, and the second gate electrode are sequentially formed on the substrate.
Semiconductor device. 前記半導体層は、ポリシリコン膜である、  The semiconductor layer is a polysilicon film;
請求項１に記載の半導体装置。  The semiconductor device according to claim 1. 前記半導体層のポリシリコン膜は、レーザーを用いて結晶化されることによって形成されている、  The polysilicon film of the semiconductor layer is formed by being crystallized using a laser.
請求項２に記載の半導体装置。  The semiconductor device according to claim 2. 前記薄膜トランジスタは、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、互いに異なる電位が印加され、前記電荷蓄積層に電荷が注入されることによって、不揮発  The thin film transistor is non-volatile by applying different potentials to the first gate electrode and the second gate electrode and injecting charges into the charge storage layer.
性のメモリトランジスタとして用いられる、Used as a memory transistor,
請求項１に記載の半導体装置。  The semiconductor device according to claim 1. 前記薄膜トランジスタは、前記基板において複数形成されており、  A plurality of the thin film transistors are formed on the substrate,
当該複数の薄膜トランジスタにおいて前記不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタは、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、略同じ電位が印加されることによって、スイッチングトランジスタとして用いられる、  Thin film transistors other than the thin film transistor used as the nonvolatile memory transistor in the plurality of thin film transistors are used as switching transistors by applying substantially the same potential to each of the first gate electrode and the second gate electrode. Be
請求項４に記載の半導体装置。  The semiconductor device according to claim 4. 基板に薄膜トランジスタが形成されている半導体装置を駆動する、半導体装置の駆動方法であって、  A semiconductor device driving method for driving a semiconductor device having a thin film transistor formed on a substrate,
前記薄膜トランジスタは、  The thin film transistor
チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、  A semiconductor layer in which a pair of first and second source / drain regions are formed so as to sandwich a channel formation region;
第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、  A first gate electrode formed so as to face a channel formation region of the semiconductor layer via a first gate insulating film;
第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極と  A second gate electrode formed so as to face a channel formation region of the semiconductor layer through a second gate insulating film;
を有し、  Have
前記第１ゲート電極と前記第２ゲート電極とが、前記半導体層のチャネル形成領域を介して互いが対面しているデュアルゲート構造であり、  A dual gate structure in which the first gate electrode and the second gate electrode face each other through a channel formation region of the semiconductor layer;
前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、  The semiconductor layer is formed such that unevenness is larger on the surface on the second gate insulating film side than on the surface on the first gate insulating film side,
前記第２ゲート絶縁膜は、前記半導体層に対面するようにシリコン酸化膜によって前記半導体層において前記第２ゲート絶縁膜の側の面に形成されている凹凸のピーク高さよりも薄くなるように形成されたトンネル絶縁層と、  The second gate insulating film is formed by a silicon oxide film so as to face the semiconductor layer so as to be thinner than the peak height of unevenness formed on the surface of the semiconductor layer on the second gate insulating film side. A tunnel insulating layer,
前記トンネル絶縁層を介して前記半導体層に対面するようにシリコン窒化膜で形成されており、注入された電荷が蓄積される電荷蓄積層と、  A charge storage layer that is formed of a silicon nitride film so as to face the semiconductor layer through the tunnel insulating layer, and stores injected charges;
前記トンネル絶縁層と前記電荷蓄積層とのそれぞれを順次介して、前記半導体層に対面するようにシリコン酸化膜で形成されたトップ絶縁層と、  A top insulating layer formed of a silicon oxide film so as to face the semiconductor layer through each of the tunnel insulating layer and the charge storage layer sequentially;
を含み、  Including
前記薄膜トランジスタは、前記第１ゲート電極、前記第１ゲート絶縁膜、前記半導体層、前記第２ゲート絶縁膜、前記第２ゲート電極が、順次、前記基板に形成され、  In the thin film transistor, the first gate electrode, the first gate insulating film, the semiconductor layer, the second gate insulating film, and the second gate electrode are sequentially formed on the substrate,
前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、互いに異なる電位を印加し、前記電荷蓄積層に電荷を注入することによって、当該薄膜トランジスタを不揮発性のメモリトランジスタとして用いる、  The thin film transistor is used as a nonvolatile memory transistor by applying different potentials to the first gate electrode and the second gate electrode and injecting charges into the charge storage layer.
半導体装置の駆動方法。  A method for driving a semiconductor device. 前記薄膜トランジスタは、前記基板において複数形成されており、  A plurality of the thin film transistors are formed on the substrate,
当該複数の薄膜トランジスタにおいて前記不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタにおいて、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、略同じ電位を印加することによって、当該薄膜トランジスタをスイッチングトランジスタとして用いる、  In a thin film transistor other than the thin film transistor used as the nonvolatile memory transistor in the plurality of thin film transistors, the thin film transistor is switched to a switching transistor by applying substantially the same potential to each of the first gate electrode and the second gate electrode. Used as
請求項６に記載の半導体装置の駆動方法。  A method for driving a semiconductor device according to claim 6. 基板に薄膜トランジスタが形成されている表示装置であって、  A display device in which a thin film transistor is formed on a substrate,
前記薄膜トランジスタは、  The thin film transistor
チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、  A semiconductor layer in which a pair of first and second source / drain regions are formed so as to sandwich a channel formation region;
第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、  A first gate electrode formed so as to face a channel formation region of the semiconductor layer via a first gate insulating film;
第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極と  A second gate electrode formed so as to face a channel formation region of the semiconductor layer through a second gate insulating film;
を有し、  Have
前記第１ゲート電極と前記第２ゲート電極とは、前記半導体層のチャネル形成領域を介して互いが対面しており、  The first gate electrode and the second gate electrode face each other through a channel formation region of the semiconductor layer,
前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、  The semiconductor layer is formed such that unevenness is larger on the surface on the second gate insulating film side than on the surface on the first gate insulating film side,
前記第２ゲート絶縁膜は、前記半導体層に対面するようにシリコン酸化膜によって前記半導体層において前記第２ゲート絶縁膜の側の面に形成されている凹凸のピーク高さよりも薄くなるように形成されたトンネル絶縁層と、  The second gate insulating film is formed by a silicon oxide film so as to face the semiconductor layer so as to be thinner than the peak height of unevenness formed on the surface of the semiconductor layer on the second gate insulating film side. A tunnel insulating layer,
前記トンネル絶縁層を介して前記半導体層に対面するようにシリコン窒化膜で形成されており、注入された電荷が蓄積される電荷蓄積層と、  A charge storage layer that is formed of a silicon nitride film so as to face the semiconductor layer through the tunnel insulating layer, and stores injected charges;
前記トンネル絶縁層と前記電荷蓄積層とのそれぞれを順次介して、前記半導体層に対面するようにシリコン酸化膜で形成されたトップ絶縁層と、  A top insulating layer formed of a silicon oxide film so as to face the semiconductor layer through each of the tunnel insulating layer and the charge storage layer sequentially;
を含み、  Including
前記薄膜トランジスタは、前記第１ゲート電極、前記第１ゲート絶縁膜、前記半導体層、前記第２ゲート絶縁膜、前記第２ゲート電極が、順次、前記基板に形成され、  In the thin film transistor, the first gate electrode, the first gate insulating film, the semiconductor layer, the second gate insulating film, and the second gate electrode are sequentially formed on the substrate,
前記基板は、複数の画素を有し、画像を表示する画素領域と、  The substrate has a plurality of pixels, a pixel region for displaying an image, and
前記画素領域の周囲に位置する周辺領域と  A peripheral region located around the pixel region;
を含み、  Including
前記画素領域と前記周辺領域との少なくとも一方において前記薄膜トランジスタが複数形成されている、  A plurality of the thin film transistors are formed in at least one of the pixel region and the peripheral region;
表示装置。  Display device. 基板に薄膜トランジスタが形成されている表示装置を駆動する、表示装置の駆動方法であって、  A display device driving method for driving a display device in which a thin film transistor is formed on a substrate,
前記薄膜トランジスタは、  The thin film transistor
チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、  A semiconductor layer in which a pair of first and second source / drain regions are formed so as to sandwich a channel formation region;
第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、  A first gate electrode formed so as to face a channel formation region of the semiconductor layer via a first gate insulating film;
第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極と  A second gate electrode formed so as to face a channel formation region of the semiconductor layer through a second gate insulating film;
を有し、  Have
前記第１ゲート電極と前記第２ゲート電極とは、前記半導体層を介して互いが対面しており、  The first gate electrode and the second gate electrode face each other through the semiconductor layer,
前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、  The semiconductor layer is formed such that unevenness is larger on the surface on the second gate insulating film side than on the surface on the first gate insulating film side,
前記第２ゲート絶縁膜は、前記半導体層に対面するようにシリコン酸化膜によって前記半導体層において前記第２ゲート絶縁膜の側の面に形成されている凹凸のピーク高さよりも薄くなるように形成されたトンネル絶縁層と、  The second gate insulating film is formed by a silicon oxide film so as to face the semiconductor layer so as to be thinner than the peak height of unevenness formed on the surface of the semiconductor layer on the second gate insulating film side. A tunnel insulating layer,
前記トンネル絶縁層を介して前記半導体層に対面するようにシリコン窒化膜で形成されており、注入された電荷が蓄積される電荷蓄積層と、  A charge storage layer that is formed of a silicon nitride film so as to face the semiconductor layer through the tunnel insulating layer, and stores injected charges;
前記トンネル絶縁層と前記電荷蓄積層とのそれぞれを順次介して、前記半導体層に対面するようにシリコン酸化膜で形成されたトップ絶縁層と、  A top insulating layer formed of a silicon oxide film so as to face the semiconductor layer through each of the tunnel insulating layer and the charge storage layer sequentially;
を含み、  Including
前記薄膜トランジスタは、前記第１ゲート電極、前記第１ゲート絶縁膜、前記半導体層、前記第２ゲート絶縁膜、前記第２ゲート電極が、順次、前記基板に形成されており、  In the thin film transistor, the first gate electrode, the first gate insulating film, the semiconductor layer, the second gate insulating film, and the second gate electrode are sequentially formed on the substrate,
前記基板は、複数の画素を有し、画像を表示する画素領域と、  The substrate has a plurality of pixels, a pixel region for displaying an image, and
前記画素領域の周囲に位置する周辺領域と  A peripheral region located around the pixel region;
を含み、  Including
前記画素領域と前記周辺領域との少なくとも一方において前記薄膜トランジスタが複数形成されており、  A plurality of the thin film transistors are formed in at least one of the pixel region and the peripheral region;
前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、互いに異なる電位を印加し、前記電荷蓄積層に電荷を注入することによって、当該薄膜トランジスタを不揮発性のメモリトランジスタとして用い、  The thin film transistor is used as a nonvolatile memory transistor by applying different potentials to the first gate electrode and the second gate electrode and injecting charges into the charge storage layer.
複数の前記薄膜トランジスタにおいて前記不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタにおいて、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、略同じ電位を印加することによって、当該薄膜トランジスタをスイッチングトランジスタとして用いる、  In a thin film transistor other than the thin film transistor used as the nonvolatile memory transistor in the plurality of thin film transistors, the thin film transistor is switched to a switching transistor by applying substantially the same potential to each of the first gate electrode and the second gate electrode. Used as
表示装置の駆動方法。  A driving method of a display device.
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