JP2010003910A - Display element - Google Patents

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Inventor
Arichika Ishida
有親 石田
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Toshiba Mobile Display Co Ltd
東芝モバイルディスプレイ株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a liquid crystal panel which suppresses display unevenness and power consumption and is driven fast. <P>SOLUTION: A display element has a plurality of n-channel type pixel driving TFTs 33 each having an active layer 33c formed of at least an oxide semiconductor. The display element has a plurality of TFTs 45 for driving circuits each having an active layer 45c formed of a non-oxide semiconductor. Sub-pixels are driven by the pixel driving TFTs 33 which suppress variation in defect density among the active layers 33c and are relatively low in threshold voltage, so the display unevenness and power consumption are suppressed. A driver is driven by the TFTs 45 for the driving circuits each having the active layer 45c formed of the non-oxide semiconductor having high field-effect mobility, so high-speed driving becomes possible. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、酸化物半導体により形成された活性層を備えたnチャネル型の薄膜トランジスタを備えた表示素子に関する。 The present invention relates to a display device having an n-channel type thin film transistor comprising an active layer formed of an oxide semiconductor.

近年、インターフェース回路やタイミング発生回路などの駆動回路をガラス基板上に集積化した、駆動回路一体型の表示素子が開発されている。 Recently, a driving circuit such as an interface circuit and a timing generation circuit integrated on a glass substrate, a driving circuit-integrated display device have been developed.

このような駆動回路として用いられる薄膜トランジスタにおいては、活性層として、例えばエキシマレーザにて溶融結晶化させた多結晶シリコン薄膜が用いられる。 In the thin film transistor used as such a driving circuit, as an active layer, the polycrystalline silicon thin film obtained by melt crystallization, for example, by an excimer laser is used.

しかしながら、エキシマレーザにて溶融結晶化させた多結晶シリコン膜は、レーザショットのエネルギのばらつきにより膜中の欠陥密度がばらつき、表示デバイスを作成した場合に、このばらつきが表示むらとして視認されるという問題がある。 However, as the polycrystalline silicon film obtained by melt crystallization by excimer laser, the variation defect density in the film due to variations in the energy of the laser shot, when you create a display device, this variation is visually recognized as display unevenness There's a problem.

一方、近年、InGaZnOなどの酸化物半導体を活性層として用いる薄膜トランジスタの研究が進められている。 In recent years, studies of thin film transistor using an oxide semiconductor such as InGaZnO as the active layer is promoted. これら酸化物半導体は、局部的なばらつきが発生し難い(例えば、特許文献1参照。)。 These oxide semiconductors, localized variation hardly occurs (e.g., see Patent Document 1.).
特開2008−72012号公報 JP 2008-72012 JP

しかしながら、酸化物半導体は一般にnチャネル型しか作成できないため、酸化物半導体により活性層を形成した薄膜トランジスタを駆動回路に適用した場合、片チャネルしか形成できないと、消費電力が大きくなるなどの問題がある。 However, since the oxide semiconductor can not generally create only n-channel type, the case of applying the thin film transistor to form an active layer with an oxide semiconductor to the drive circuit, the can only single channel formation, there are problems such as increased power consumption .

また、酸化物半導体の電界効果移動度は10cm 2 /Vs程度であるため、高速の駆動回路を形成することも容易でないという問題もある。 The oxide for field-effect mobility of the semiconductor is about 10 cm 2 / Vs, there is a problem that it is not easy to form a high-speed drive circuit.

本発明は、このような点に鑑みなされたもので、表示むらおよび消費電力を抑制し、かつ、高速駆動が可能な表示素子を提供することを目的とする。 The present invention has been made in view of such points, to suppress the display unevenness and power consumption, and aims to provide a display device capable of high-speed driving.

本発明は、基板と、少なくとも酸化物半導体により形成された駆動用活性層を備え、前記基板上に形成されたnチャネル型の複数の画素駆動用薄膜トランジスタと、非酸化物半導体により形成された回路用活性層を備え、前記基板上に形成された複数の駆動回路用薄膜トランジスタと、前記各画素駆動用薄膜トランジスタによりそれぞれ駆動される複数の画素と、少なくとも前記駆動回路用薄膜トランジスタにより駆動され、前記各画素駆動用薄膜トランジスタを駆動する駆動回路とを具備したものである。 The present invention includes a substrate and comprises at least oxide driving active layer formed of a semiconductor, and a plurality of pixel thin film transistor for a n-channel type formed on the substrate, which is formed by the non-oxide semiconductor circuit includes a use active layer, a thin film transistor for a plurality of driving circuits formed on the substrate, a plurality of pixels are driven by the pixel driving thin film transistor, it is driven by at least said driver circuit TFT, each pixel it is obtained; and a driving circuit for driving the driving thin film transistor.

そして、基板上に、少なくとも酸化物半導体により形成された駆動用活性層を有し画素を駆動するnチャネル型の画素駆動用薄膜トランジスタと、非酸化物半導体により形成された回路用活性層を有し駆動回路を駆動する駆動回路用薄膜トランジスタとを形成する。 Then, on the substrate, at least oxide and n-channel type pixel thin film transistor for driving the pixel has a drive for the active layer formed of a semiconductor, a non-oxide circuit for the active layer formed by the semiconductor forming the driver circuit thin film transistor for driving the drive circuit.

本発明によれば、駆動用活性層の欠陥密度のばらつきが抑制されかつ閾値電圧が相対的に低い画素駆動用薄膜トランジスタによって画素を駆動するので、表示むらおよび消費電力を抑制でき、かつ、駆動回路を電界効果移動度が高い非酸化物半導体によって形成した第2活性層を有する駆動回路用薄膜トランジスタにより駆動できるので、高速駆動が可能になる。 According to the present invention, since the defect variations in density is suppressed and the threshold voltage of the driving active layer drives the pixel by relatively low pixel driving thin film transistor, it is possible to suppress display unevenness and power consumption, and a driving circuit since the can driven by the driver circuit thin film transistor having a second active layer field-effect mobility was formed by a high non-oxide semiconductor allows high speed driving.

以下、本発明の第1の実施の形態の表示素子の構成を図面を参照して説明する。 Hereinafter, the configuration of the display device of the first embodiment of the present invention with reference to the drawings.

図3において、11は表示素子としての液晶表示素子、すなわちLCD(Liquid Crystal Display)である液晶パネルであり、この液晶パネル11は、例えば図示しない面状光源装置であるバックライトからの面状光と変調透過させて画像を表示する透過型のものである。 3, 11 is a liquid crystal display element as a display element, that is, the liquid crystal panel is a LCD (Liquid Crystal Display), the liquid crystal panel 11 is planar light from the backlight is a surface light source device (not shown), for example and by modulating transmission of a transmissive type that displays an image.

そして、液晶パネル11は、例えばカラー表示が可能なアクティブマトリクス型のもので、基板装置としての第1基板であるアレイ基板16と第2基板である対向基板17とを、間隙保持部材である図示しないスペーサを介して互いに対向配置し、これら基板16,17間に光変調層である液晶層18を介在し、かつ、基板16,17のそれぞれに図示しない偏光板を取り付けて構成され、基板16,17が互いに接着部としてのシール部19にて貼り合わされて接着固定され、略中央部に、画像を表示させる画素である副画素SPがマトリクス状に形成された四角形状の表示領域20が形成されているとともに、この表示領域20の周囲に、額縁状の非表示領域である額縁部21が形成されている。 The liquid crystal panel 11, for example, those color display of active matrix type that can, and a counter substrate 17 is a first array substrate 16 is a substrate serving as a substrate device and a second substrate, a spacing member shown placed opposite each other via a spacer not, a liquid crystal layer interposed 18 is a light modulation layer between the substrates 16 and 17, and is constructed by attaching a polarizing plate (not shown) on each of the substrates 16 and 17, the substrate 16 , 17 are bonded together are in bonded at seal portion 19 as an adhesive portion to each other, at a substantially central portion, rectangular display area 20 subpixels SP, which is a pixel are formed in a matrix for displaying an image formation together we are, on the periphery of the display area 20, the frame portion 21 is formed a frame-like non-display region.

アレイ基板16は、図1および図2に示すように、例えば透光性を有する基板としての第1基板本体であるガラス基板25を有し、このガラス基板25の液晶層18側の主面上には、金属部材などの導電体により薄膜状に形成された複数の配線である走査線(ゲート配線)31と信号線(ソース配線)32とが互いに略直交するように格子状に配設されており、これら走査線31と信号線32とのそれぞれの交差位置に、スイッチング素子である画素駆動用の第1薄膜トランジスタである画素駆動用薄膜トランジスタ33(以下、画素駆動用TFT33という)が設けられ、これらの上に液晶層18の液晶分子の配向用の図示しない配向膜が設けられている。 The array substrate 16, as shown in FIGS. 1 and 2, for example, a glass substrate 25 which is a first substrate main body as a light-transmitting substrate, liquid crystal layer 18 side on the main surface of the glass substrate 25 in is arranged in a grid pattern so as scanning lines of a plurality of wires formed into a thin film of a conductor such as a metal member (gate wiring) 31 and the signal lines (source lines) 32 are substantially perpendicular to each other in which each of the intersections between these scanning lines 31 and signal lines 32, the pixel driving thin film transistor 33 is a first thin film transistor for driving pixels as a switching element (hereinafter, referred to as pixel driving TFT 33) is provided, alignment film (not shown) for alignment of liquid crystal molecules of the liquid crystal layer 18 on these is provided. また、走査線31は、駆動回路としての走査線駆動回路であるゲートドライバ36に電気的に接続されており、信号線32は、駆動回路としての信号線駆動回路であるソースドライバ37に電気的に接続されている。 The scanning lines 31, the gate driver 36 is a scanning line drive circuit as the drive circuit are electrically connected, the signal line 32 is electrically to the source driver 37 is a signal line driver circuit as the driver circuit It is connected to the.

画素駆動用TFT33は、ボトムゲート型のnチャネル型の薄膜トランジスタであり、ガラス基板25上に形成された酸化シリコン膜、あるいは窒化シリコン膜などの第1絶縁膜である層間絶縁膜41上に形成されたゲート電極33g上に酸化シリコン膜、あるいは窒化シリコン膜などの第2絶縁膜であるゲート絶縁膜42が形成され、このゲート絶縁膜42上に第1活性層としての駆動用活性層である活性層33cが形成され、この活性層33c上にソース電極33sおよびドレイン電極33dと、ゲート電極33gに自己整合される窒化シリコン膜などのチャネル保護膜であるエッチングストッパ層43とがそれぞれ形成され、これらソース電極33s、ドレイン電極33dおよびエッチングストッパ層43を覆って、酸化シリコン膜、あるいは窒化シリコン膜などの第3絶縁膜である保護絶 Pixel driving TFT33 is an n-channel type thin film transistor of bottom gate type, formed on the interlayer insulating film 41 is a first insulating film such as a silicon oxide film formed on the glass substrate 25 or a silicon nitride film, silicon oxide film on the gate electrode 33 g, or the gate insulating film 42 is a second insulating film such as a silicon nitride film is formed with a drive for the active layer as a first active layer on the gate insulating film 42 active formed with a layer 33c, and the source electrode 33s and the drain electrode 33d on the active layer 33c, and the etching stopper layer 43 is a channel protection film such as a silicon nitride film which is self-aligned to the gate electrode 33g are respectively formed, they the source electrode 33s, covers the drain electrode 33d and the etching stopper layer 43, a silicon oxide film, or a third insulating film such as a silicon nitride film protective insulation 膜44が形成されている。 Film 44 is formed.

ゲート電極33gは、走査線31の一部を突出させて形成されている。 The gate electrode 33g is formed by projecting a part of the scanning line 31. したがって、このゲート電極33gは、走査線31と電気的に接続されている。 Therefore, the gate electrode 33g is electrically connected to the scan line 31. また、ソース電極33sは、信号線32と電気的に接続されている。 The source electrode 33s is electrically connected to a signal line 32. さらに、ドレイン電極33dは、保護絶縁膜44上にITOなどの透明導電材料により形成された図示しない画素電極、および、補助容量Csと電気的に接続されている。 Furthermore, the drain electrode 33d is a transparent conductive pixel electrode (not shown) formed of a material such as ITO on the protective insulating film 44, and are electrically connected to the auxiliary capacitance Cs. そして、ソース電極33sとドレイン電極33dとは、同一の材料および同一の工程で同時に形成されている。 Then, the source electrode 33s and the drain electrode 33d, are formed of the same material at the same time and the same process.

また、活性層33cは、酸化物半導体、例えばInGaZnO 4をスパッタリングおよびエッチングして島状に形成されている。 The active layer 33c is formed in an oxide semiconductor, for example, an island shape the InGaZnO 4 by sputtering and etching.

そして、画素駆動用TFT33は、ゲートドライバ36からの信号が走査線31を介してゲート電極33gに印加されることでスイッチング制御され、ソースドライバ37から信号線32を介して入力された信号に対応して画素電極に電圧を印加することで、副画素SPをそれぞれ独立して点灯/消灯させることが可能となっている。 The pixel driving TFT33, the signal from the gate driver 36 is switching control by being applied to the gate electrode 33g through the scanning line 31, corresponding to the signal input via the signal line 32 from the source driver 37 by applying a voltage to the pixel electrode and, it is possible to sub-pixels SP are turned on / off independently.

ゲートドライバ36およびソースドライバ37は、ガラス基板25上に形成されデータ処理回路およびクロック生成回路などを備えた図示しないコントローラと電気的に接続されている。 The gate driver 36 and source driver 37 is connected the controller and electrically (not shown) and the like are formed on the glass substrate 25 data processing circuit and a clock generation circuit. ここで、データ処理回路は、外部機器などから入力されたRGBデータを処理して映像信号としてソースドライバ37へと出力するものであり、また、クロック生成回路は、各ドライバ36、37での動作タイミングを制御するクロック信号を生成して出力するものである。 Here, the data processing circuit is intended to output to the source driver 37 as a video signal by processing the RGB data inputted from an external device, also, a clock generation circuit, the operation of each driver 36, 37 it is intended for generating and outputting a clock signal for controlling the timing. そして、ゲートドライバ36およびソースドライバ37は、駆動回路用の対をなす第2薄膜トランジスタとしての駆動回路用薄膜トランジスタ45(以下、駆動回路用TFT45という)および第3薄膜トランジスタとしての回路駆動用薄膜トランジスタ46(以下、回路駆動用TFT46という)を有している。 The gate driver 36 and source driver 37, driver circuit TFT 45 serving as a second thin film transistor pairs for the driver circuit (hereinafter, referred to as driver circuit TFT 45) and the third circuit driving thin film transistor 46 as a thin film transistor (hereinafter , and a) that the circuit driving TFT 46.

駆動回路用TFT45は、トップゲート型のpチャネル型の薄膜トランジスタであり、ガラス基板25上に第2活性層としての回路用活性層である活性層45cが形成され、この活性層45cが層間絶縁膜41により覆われ、この層間絶縁膜41上にゲート電極45gが形成され、このゲート電極45gを覆うゲート絶縁膜42上にソース電極45sおよびドレイン電極45dが形成され、これらソース電極45sおよびドレイン電極45dが、それぞれコンタクトホール48,49を介して活性層45cに電気的に接続され、かつ、これらソース電極45sおよびドレイン電極45dが保護絶縁膜44により覆われている。 Driver circuit TFT45 is a p-channel type thin film transistor of a top gate type, the active layer 45c is a circuit for the active layer as the second active layer is formed on a glass substrate 25, the active layer 45c is an interlayer insulating film covered by 41, the interlayer insulating film 41 a gate electrode 45g on are formed, the source electrode on the gate insulating film 42 covering the gate electrode 45g 45s and the drain electrode 45d are formed, source electrode 45s and the drain electrode 45d but it is electrically connected to the active layer 45c via the respective contact holes 48 and 49, and source electrode 45s and the drain electrode 45d is covered with the protective insulating film 44.

活性層45cは、非酸化物半導体である多結晶シリコン、すなわちポリシリコン(p−Si)により島状に形成されている。 The active layer 45c is formed in an island-shaped polycrystalline silicon, which is a non-oxide semiconductor, i.e. polysilicon (p-Si). そして、この活性層45cには、ソース電極45sと電気的に接続されるソース領域45csが一側に形成され、ドレイン電極45dと電気的に接続されるドレイン領域45cdが他側に形成されている。 Then, the active layer 45 c, a source region 45cs connected to the source electrode 45s and the electrically is formed on one side, the drain electrode 45d electrically connected to the drain region 45cd is formed on the other side .

ゲート電極45gは、画素駆動用TFT33のゲート電極33gと同一の材料および同一の工程で同時に形成されるものである。 The gate electrode 45g is intended to be formed of the same material at the same time and the same step as the gate electrode 33g of the pixel driving TFT 33.

ソース電極45sおよびドレイン電極45dは、それぞれ画素駆動用TFT33のソース電極33sおよびドレイン電極33dと同一の材料および同一の工程で同時に形成されるものである。 The source electrode 45s and the drain electrode 45d are those formed simultaneously with the source electrode 33s and the drain electrode 33d of the same material and the same steps for each pixel driving TFT 33.

また、回路駆動用TFT46は、画素駆動用TFT33と同様の構成を有するボトムゲート型のnチャネル型の薄膜トランジスタである。 Further, circuit driving TFT46 is a bottom-gate n-channel thin film transistor of which has the same structure as the pixel driving TFT 33. したがって、回路駆動用TFT46は、層間絶縁膜41上にゲート電極46gが形成され、このゲート電極46gを覆うゲート絶縁膜42上に第3活性層としての回路駆動用活性層である活性層46cが形成され、この活性層46c上にソース電極46sおよびドレイン電極46dと、ゲート電極46gに自己整合される窒化シリコン膜などのチャネル保護膜であるエッチングストッパ層50とがそれぞれ形成され、これらソース電極46s、ドレイン電極46dおよびエッチングストッパ層50が保護絶縁膜44に覆われている。 Thus, circuit driving TFT46 is a gate electrode 46g is formed on the interlayer insulating film 41, the active layer 46c is a circuit for driving the active layer as a third active layer on the gate insulating film 42 covering the gate electrode 46g is formed, a source electrode 46s and the drain electrode 46d on the active layer 46c, and the etching stopper layer 50 is a channel protection film such as a silicon nitride film to be self-aligned are respectively formed on the gate electrode 46 g, source electrode 46s the drain electrode 46d and the etching stopper layer 50 is covered with the protective insulating film 44.

ゲート電極46gは、画素駆動用TFT33のゲート電極33gと同一の材料および同一の工程で同時に形成されるものである。 The gate electrode 46g is intended to be formed of the same material at the same time and the same step as the gate electrode 33g of the pixel driving TFT 33. また、ソース電極46sとドレイン電極46dとは、画素駆動用TFT33のソース電極33sおよびドレイン電極33dと同一の材料および同一の工程で同時に形成されている。 Further, the source electrode 46s and the drain electrode 46d, and is formed simultaneously with the source electrode 33s and the same and the drain electrode 33d material and the same steps of the pixel-driving TFT 33.

また、活性層46cは、酸化物半導体、例えばInGaZnO 4をスパッタリングおよびエッチングして島状に形成されている。 The active layer 46c is formed in an oxide semiconductor, for example, an island shape the InGaZnO 4 by sputtering and etching. なお、この活性層46cは、画素駆動用TFT33の活性層33cと同一の材料および同一の工程で同時に形成されるものである。 Incidentally, the active layer 46c is to be formed simultaneously with the active layer 33c of the same material and the same steps of the pixel-driving TFT 33.

そして、TFT45,46は、例えば互いにゲート電極45g,46gが電気的に接続され、ドレイン電極45dとソース電極46s、あるいはドレイン電極46dとソース電極45sが電気的に接続されることにより、CMOS状の相補型スイッチング回路を形成している。 Then, TFT45,46, for example one another gate electrode 45 g, 46 g are electrically connected by the drain electrode 45d and the source electrode 46s or the drain electrode 46d and the source electrode 45s, it is electrically connected, CMOS-like forming a complementary switching circuit.

コンタクトホール48,49は、例えばエッチングなどによりゲート絶縁膜42および層間絶縁膜41を貫通して形成されている。 Contact holes 48 and 49, for example, is formed through the gate insulating film 42 and the interlayer insulating film 41 by etching or the like.

補助容量Csは、液晶層18の液晶容量と電気的に並列となっており、電位を再配分して画素電極に印加される電圧を決定するためのもので、一方の電極が画素駆動用TFT33のゲート電極33gと同一の材料により同一の工程で同時に形成され、かつ、他方の電極が画素駆動用TFT33のドレイン電極33dと同一の材料により同一の工程で同時に形成され、この他方の電極が画素駆動用TFT33のドレイン電極33dに電気的に接続されている。 Auxiliary capacitor Cs has a liquid crystal capacitor electrically parallel liquid crystal layer 18, intended for determining the voltage applied to the pixel electrode and redistribute the potential, one electrode for driving the pixel TFT33 are simultaneously formed in the same step of the same material as the gate electrode 33g of and the other electrode is formed simultaneously in the same step of the same material as the drain electrode 33d of the pixel-driving TFT 33, the other electrode is a pixel It is electrically connected to the drain electrode 33d of the driving TFT 33.

また、図3に示すように、対向基板17は、透光性を有する第2基板本体であるガラス基板55を有し、このガラス基板55上に、図示しないカラーフィルタ層、対向電極および配向膜などが順次積層されている。 Further, as shown in FIG. 3, the counter substrate 17 has a glass substrate 55 which is a second substrate main body having a light-on the glass substrate 55, a color filter layer (not shown), the counter electrode and an alignment film such as are sequentially laminated.

カラーフィルタ層は、例えばRGB3原色に対応して合成樹脂などによりそれぞれ副画素SP毎に薄膜状に形成され、平面視で例えばストライプ状をなしている。 The color filter layer is formed, for example, a thin film for each sub-pixel due to correspond synthetic resin RGB3 primary SP, forms a planar view, for example, a stripe shape. なお、このカラーフィルタ層は、アレイ基板16側に形成してもよい。 Note that the color filter layer may be formed on the side array substrate 16.

対向電極は、表示領域20の画素電極に対応する位置にて、例えばITOなどの透明導電材料により、スパッタリング法などで形成されている。 The counter electrode, at a position corresponding to the pixel electrode of the display area 20, for example, a transparent conductive material such as ITO, and is formed by sputtering or the like.

また、液晶層18は、所定の液晶材料により形成された光変調層である。 The liquid crystal layer 18 is a light modulation layer formed by a predetermined liquid crystal material.

さらに、シール部19は、所定の接着剤などにより、表示領域20を囲む枠状(額縁状)に形成されている。 Further, the seal portion 19, due predetermined adhesive is formed in a frame shape (picture frame shape) that surrounds the display area 20.

次に、上記第1の実施の形態の製造方法を説明する。 Next, a manufacturing method of the first embodiment.

アレイ基板16の製造に際しては、まず、図示しないアンダコート層などを形成したガラス基板25上に、図4に示すように、例えばCVD(Chemical Vapor Deposition)法などによりアモルファスシリコン(a−Si)膜を成膜し(アモルファスシリコン膜形成工程)、所定温度で所定時間アニールした(アニール工程)後、このアモルファスシリコン膜を、例えばエキシマレーザアニール(ELA)法により溶融結晶化してポリシリコン膜PSとし、フォトエッチングなどにより所定の形状にパターニングする(ポリシリコン膜形成工程)。 When manufacturing the array substrate 16, first, on a glass substrate 25 formed with such undercoat layer (not shown), as shown in FIG. 4, for example, CVD (Chemical Vapor Deposition) method an amorphous silicon (a-Si) film or the like the post-deposited (amorphous silicon film formation step), a predetermined time annealing at a predetermined temperature (annealing step), the amorphous silicon film, a polysilicon film PS example by melt crystallization by excimer laser annealing (ELA) method, etc. the patterned into a predetermined shape photoetching (polysilicon film forming step). このとき、補助容量Csの一方の電極も同一の材料で同時に形成する。 At this time, one electrode of the storage capacitor Cs is also concurrently formed of the same material.

次いで、図5に示すように、例えばCVD法によりポリシリコン膜PSを覆って、層間絶縁膜41を形成する(層間絶縁膜形成工程)。 Then, as shown in FIG. 5, for example, covering the polysilicon film PS by the CVD method to form an interlayer insulating film 41 (the interlayer insulating film forming step).

この後、図6に示すように、層間絶縁膜41上に、図示しないタンタル、クロム、アルミニウム、モリブデン、タングステン、銅などの単体またはその積層膜あるいは合金膜などを被着し、フォトエッチング法などにより所定の形状にパターニングすることで、走査線31などとともに各ゲート電極33g,45g,46gを形成し(ゲート電極形成工程)、不純物が注入されないように塗布したレジストなどにより一部をマスクして、例えばボロンをドーピングすることで、活性層45cにソース領域45csとドレイン領域45cdとを形成する(ドーピング工程)。 Thereafter, as shown in FIG. 6, on the interlayer insulating film 41, a tantalum (not shown), chromium, aluminum, molybdenum, tungsten, alone or deposited and the laminate film or an alloy film such as copper, photoetching, etc. by is patterned into a predetermined shape, the gate electrode 33g with such scanning lines 31, 45 g, forming a 46 g (gate electrode formation step), to mask part due applied resist such impurities are not implanted , for example, by doping with boron to form a source region 45cs and drain regions 45cd in the active layer 45 c (doping step).

さらに、図7に示すように、例えばPECVD(Plasma Enhanced CVD)法を用いて、ゲート電極33g,45g,46gを覆うゲート絶縁膜42を形成する(ゲート絶縁膜形成工程)。 Furthermore, as shown in FIG. 7, for example, PECVD (Plasma Enhanced CVD) method using the gate electrode 33 g, 45 g, a gate insulating film 42 which covers the 46 g (gate insulating film formation step).

また、例えば酸素をスパッタガスとして用い、ターゲットとして酸素を含まない金属、あるいは化学量論的組成より酸素濃度が少ない酸化物半導体を用いて、反応性スパッタリング法であるDCスパッタリング法を用いて、InGaZnO 4などの酸化物半導体により活性層33c,46cをそれぞれ形成し(活性層形成工程)、さらに、エッチングストッパ層43,50を形成する(エッチングストッパ層形成工程)。 Further, for example, using oxygen as a sputtering gas, a metal containing no oxygen as a target or by using the oxygen concentration is low oxide semiconductor stoichiometric composition, by using a DC sputtering method is a reactive sputtering method, InGaZnO active layer 33c of an oxide semiconductor such as 4, the 46c respectively formed (the active layer forming step), further, an etching stopper layer 43, 50 (etching stopper layer forming step).

そして、図8に示すように、例えばフォトエッチング法により、コンタクトホール48,49を、ゲート絶縁膜42および層間絶縁膜41に形成し(第1コンタクトホール形成工程)、さらに、タンタル、クロム、アルミニウム、モリブデン、タングステン、銅などの単体またはその積層膜あるいは合金膜を被着し、フォトエッチング法などにより所定の形状にパターニングすることで、各電極33s,33d,45s,45d,46s,46dを形成して(電極形成工程)、TFT33,45,46を完成する。 Then, as shown in FIG. 8, for example, by photo-etching method, contact holes 48 and 49, formed on the gate insulating film 42 and the interlayer insulating film 41 (first contact hole forming step), further, tantalum, chromium, aluminum , formed of molybdenum, tungsten, elemental or laminated film or an alloy film such as copper is deposited, it is patterned into a predetermined shape by a photo-etching method, the electrodes 33s, 33d, 45s, 45d, 46s, the 46d to (electrode formation step), to complete the TFT33,45,46.

この後、図1に示すように、これら電極33s,33d,45s,45d,46s,46dを覆って、PECVD法などにより保護絶縁膜44を形成し(保護絶縁膜形成工程)、例えばフォトエッチング法によりコンタクトホールを形成し(第2コンタクトホール形成工程)、例えばITOをスパッタリング法などにより成膜した後、フォトエッチング法などにより所定の形状にパターニングして画素電極を形成し(画素電極形成工程)、さらに、配向膜およびスペーサなどを形成してアレイ基板16を完成する。 Thereafter, as shown in FIG. 1, the electrodes 33s, 33d, 45s, 45d, 46s, over the 46d, forming a protective insulating film 44 such as by PECVD method (protective insulating film formation step), for example, photoetching by forming a contact hole (second contact hole formation step), for example, after forming by a sputtering method ITO, to form the pixel electrode is patterned into a predetermined shape by a photo-etching method (pixel electrode formation step) further, to complete the array substrate 16 and the like are formed alignment film and the spacer.

上述したように、上記第1の実施の形態では、少なくとも酸化物半導体により形成された活性層33cを有し副画素SPを駆動するnチャネル型の画素駆動用TFT33と、非酸化物半導体により形成された活性層45cを有しゲートドライバ36およびソースドライバ37を駆動する駆動回路用TFT45とを形成する構成とした。 As described above formed, in the first embodiment, the n-channel type pixel driving TFT33 for driving the sub-pixels SP has an active layer 33c which is formed by at least the oxide semiconductor, a non-oxide semiconductor and configured to form a driving circuit for TFT45 for driving the gate driver 36 and source driver 37 has been active layer 45 c.

このため、例えばアモルファスシリコン膜を溶融結晶化してポリシリコン膜とした活性層を有する薄膜トランジスタを画素駆動用に用いる場合と比較して、画素駆動用TFT33は、活性層33cの欠陥密度のばらつきが抑制され、かつ閾値電圧が低いので、視認される表示むらおよび消費電力をそれぞれ抑制でき、かつ、各ドライバ36,37を電界効果移動度が高い非酸化物半導体によって形成した活性層45cを有する駆動回路用TFT45により駆動するので、高速駆動が可能になる。 Thus, for example, an amorphous silicon film as compared with the case of using a thin film transistor having an active layer by melt crystallization and the polysilicon film for the pixel drive, for driving pixels TFT33 is suppressed variation of defect density in the active layer 33c is, and the threshold voltage is low, visually recognized display unevenness and power consumption can be suppressed, respectively, and a driving circuit having an active layer 45c which each driver 36, 37 formed by the field effect mobility is high non-oxide semiconductor because it is driven by use TFT 45, allowing high-speed driving.

また、各ドライバ36,37を、駆動回路用TFT45と、回路駆動用TFT46とにより駆動することで、これらTFT45,46によって相補型のスイッチング回路を構成することにより消費電力をより抑制できるとともに、回路駆動用TFT46は、例えば非酸化物半導体により活性層を形成するnチャネル型の薄膜トランジスタと比較して製造工数が少ないため、製造工数の増加も抑制できる。 Moreover, each driver 37, a driver circuit TFT 45, by driving the the circuit driving TFT 46, with more power consumption can be suppressed by forming the switching circuit of the complementary These TFT45,46, circuits driving TFT46, for example for non-oxide manufacturing steps as compared with the n-channel type thin film transistor forming the active layer is less by a semiconductor, it can be suppressed increase in the number of manufacturing steps.

さらに、各TFT33,45,46は、ゲート電極33g,45g,46gなどを同一の材料および同一の工程により同時に形成できるので、工数の増加が抑制され、製造性を確保しつつ必要以上のコストアップを防止できる。 Furthermore, each TFT33,45,46 includes a gate electrode 33 g, 45 g, can be formed simultaneously by the same material and the same step and 46 g, the increase of man-hours can be suppressed, excessive cost while ensuring manufacturability It can be prevented.

そして、補助容量CsもTFT33,45,46の一部と同一の材料および同一の工程で同時に形成することで、補助容量を形成する工程を別途要する場合と比較して、工数を低減できる。 Then, the auxiliary capacitance Cs also be simultaneously formed at a portion of the same material and the same steps TFT33,45,46, as compared with the case requiring the step of forming the auxiliary capacitor separately, can be reduced man-hours.

次に、第2の実施の形態を図面を参照して説明する。 It will now be described with the second embodiment with reference to the drawings. なお、上記第1の実施の形態と同様の構成および作用については、同一符号を付してその説明を省略する。 Incidentally, the same components and operation as the first embodiment will be omitted given the same reference numerals.

この第2の実施の形態は、上記第1の実施の形態の回路駆動用TFT46に代えて、図9に示すように、駆動回路用の第4薄膜トランジスタとしての駆動回路用薄膜トランジスタ58(以下、他方の駆動回路用TFT58という)を有し、この他方の駆動回路用TFT58が、一方の駆動回路用TFT45と対をなしているものである。 The second embodiment, in place of the above-described first embodiment of a circuit for driving TFT 46, as shown in FIG. 9, the driving circuit TFT 58 as a fourth thin film transistor for the driver circuit (hereinafter, the other has a) that the driving circuit for TFT58, this other driver circuit TFT58 is, those that form a TFT45 pair for one driving circuit.

他方の駆動回路用TFT58は、トップゲート型のnチャネル型の薄膜トランジスタであり、ガラス基板25上に第4活性層としての回路用活性層である活性層58cが形成され、この活性層58cが層間絶縁膜41により覆われ、この層間絶縁膜41上にゲート電極58gが形成され、このゲート電極58gを覆うゲート絶縁膜42上にソース電極58sおよびドレイン電極58dが形成され、これらソース電極58sおよびドレイン電極58dが、それぞれコンタクトホール61,62を介して活性層58cに電気的に接続され、かつ、これらソース電極58sおよびドレイン電極58dが保護絶縁膜44により覆われている。 TFT58 for other drive circuit is an n-channel type thin film transistor of the top gate type, a circuit for the active layer of the fourth active layer active layer 58c is formed on a glass substrate 25, the active layer 58c interlayer covered with an insulating film 41, the interlayer insulating film 41 a gate electrode 58g on are formed, the gate to cover the gate electrode 58g insulating film 42 source on electrode 58s and the drain electrode 58d are formed, source electrode 58s and the drain electrode 58d is electrically connected to the active layer 58c via the respective contact holes 61 and 62, and source electrode 58s and the drain electrode 58d is covered with the protective insulating film 44.

活性層58cは、非酸化物半導体である多結晶シリコン、すなわちポリシリコン(p−Si)により島状に形成されている。 The active layer 58c is formed in an island-shaped polycrystalline silicon, which is a non-oxide semiconductor, i.e. polysilicon (p-Si). そして、この活性層58cには、ソース電極58sと電気的に接続されるソース領域58csが一側に形成され、ドレイン電極58dと電気的に接続されるドレイン領域58cdが他側に形成されているとともに、これらソース領域58csおよびドレイン領域58cdに隣接して、図示しないLDD(Lightly Doped Drain)領域がそれぞれ形成されている。 Then, this active layer 58c, the source region 58cs connected to the source electrode 58s and the electrically is formed on one side, the drain electrode 58d electrically connected to the drain region 58cd is formed on the other side together, adjacent to the source region 58cs, and a drain region 58cd, LDD (Lightly Doped drain) regions are formed (not shown).

ゲート電極58gは、画素駆動用TFT33のゲート電極33gと同一の材料および同一の工程で同時に形成されるものである。 The gate electrode 58g is intended to be formed of the same material at the same time and the same step as the gate electrode 33g of the pixel driving TFT 33.

ソース電極58sおよびドレイン電極58dは、それぞれ画素駆動用TFT33のソース電極33sおよびドレイン電極33dと同一の材料および同一の工程で同時に形成されるものである。 The source electrode 58s and the drain electrode 58d are those formed simultaneously with the source electrode 33s and the drain electrode 33d of the same material and the same steps for each pixel driving TFT 33.

そして、上記アレイ基板16の製造の際には、図10に示すように、図示しないアンダコート層などを形成したガラス基板25上に、例えばCVD法などによりアモルファスシリコン(a−Si)膜を成膜し(アモルファスシリコン膜形成工程)、所定温度で所定時間アニールした後、このアモルファスシリコン膜を、例えばエキシマレーザアニール法により溶融結晶化してポリシリコン膜PSとし(アニール工程)、フォトエッチングなどにより所定の形状にパターニングする(ポリシリコン膜形成工程)。 Then, in the manufacture of the array substrate 16, as shown in FIG. 10, on a glass substrate 25 formed with such undercoat layer, not shown, for example, an amorphous silicon (a-Si) film by CVD deposition film (amorphous silicon film forming step), after the predetermined time annealing at a predetermined temperature, predetermined the amorphous silicon film, for example, melt crystallization by an excimer laser annealing method and polysilicon film PS (annealing step), by a photo-etching patterning of the shapes (the polysilicon film forming step). このとき、補助容量Csの一方の電極も同一の材料で同時に形成する。 At this time, one electrode of the storage capacitor Cs is also concurrently formed of the same material.

次いで、図11に示すように、例えばCVD法によりポリシリコン膜PSを覆って、層間絶縁膜41を形成し(層間絶縁膜形成工程)、かつ、不純物が注入されないように塗布したレジストなどにより一部をマスクして、イオン注入やイオンドーピング法などにより例えばリンをドーピングすることで、活性層58cにソース領域58csおよびドレイン領域58cdを形成し(第1ドーピング工程)、さらに、活性層58cにLDD領域を形成するために不純物を注入し、アニールすることにより不純物を活性化する(LDD領域形成工程)。 Then, as shown in FIG. 11, for example, covering the polysilicon film PS by the CVD method, an interlayer insulating film 41 (the interlayer insulating film forming step), and the like applied resist such impurities are not injected one parts to mask, by doping such as phosphorus by ion implantation or ion doping method, the active layer 58c to form a source region 58cs and drain regions 58Cd (first doping step), further, LDD active layer 58c impurities are implanted to form regions, to activate the impurity by annealing (LDD region formation step).

この後、図12に示すように、層間絶縁膜41上に、図示しないタンタル、クロム、アルミニウム、モリブデン、タングステン、銅などの単体またはその積層膜あるいは合金膜などを被着し、フォトエッチング法などにより所定の形状にパターニングすることで、走査線31などとともに各ゲート電極33g,45g,58gを形成し(ゲート電極形成工程)、不純物が注入されないように塗布したレジストなどにより一部をマスクして、例えばボロンをドーピングすることで、活性層45cにソース領域45csとドレイン領域45cdとを形成する(第2ドーピング工程)。 Thereafter, as shown in FIG. 12, on the interlayer insulating film 41, a tantalum (not shown), chromium, aluminum, molybdenum, tungsten, alone or deposited and the laminate film or an alloy film such as copper, photoetching, etc. by is patterned into a predetermined shape, the gate electrode 33g with such scanning lines 31, 45 g, forming a 58 g (gate electrode formation step), to mask part due applied resist such impurities are not implanted , for example, by doping with boron to form a source region 45cs and drain regions 45cd in the active layer 45 c (second doping step).

さらに、図13に示すように、例えばPECVD法を用いて、ゲート電極33g,45g,58gを覆うゲート絶縁膜42を形成する(ゲート絶縁膜形成工程)。 Furthermore, as shown in FIG. 13, for example, using a PECVD method, the gate electrodes 33 g, 45 g, a gate insulating film 42 which covers the 58 g (gate insulating film formation step).

また、例えば酸素をスパッタガスとして用い、ターゲットとして酸素を含まない金属、あるいは化学量論的組成より酸素濃度が少ない酸化物半導体を用いて、反応性スパッタリング法であるDCスパッタリング法を用いて、InGaZnO 4などの酸化物半導体により活性層33cをそれぞれ形成し(活性層形成工程)、さらに、エッチングストッパ層43を形成する(エッチングストッパ層形成工程)。 Further, for example, using oxygen as a sputtering gas, a metal containing no oxygen as a target or by using the oxygen concentration is low oxide semiconductor stoichiometric composition, by using a DC sputtering method is a reactive sputtering method, InGaZnO the active layer 33c is formed respectively by an oxide semiconductor such as 4 (active layer forming step), further, an etching stopper layer 43 (etching stopper layer forming step).

そして、図14に示すように、例えばフォトエッチング法により、コンタクトホール48,49,61,62を、ゲート絶縁膜42および層間絶縁膜41に形成し(第1コンタクトホール形成工程)、さらに、タンタル、クロム、アルミニウム、モリブデン、タングステン、銅などの単体またはその積層膜あるいは合金膜を被着し、フォトエッチング法などにより所定の形状にパターニングすることで、各電極33s,33d,45s,45d,58s,58dを形成して(電極形成工程)、TFT33,45,58を完成する。 Then, as shown in FIG. 14, for example, by photo-etching method, contact holes 48,49,61,62, formed on the gate insulating film 42 and the interlayer insulating film 41 (first contact hole forming step), further, tantalum , chromium, aluminum, molybdenum, tungsten, and depositing single or a laminated film or an alloy film such as copper, is patterned by a photo-etching method into a predetermined shape, the electrodes 33s, 33d, 45s, 45d, 58s , to form a 58d (electrode formation step), to complete the TFT33,45,58.

この後、図9に示すように、これら電極33s,33d,45s,45d,58s,58dを覆って、PECVD法などにより保護絶縁膜44を形成し(保護絶縁膜形成工程)、例えばフォトエッチング法によりコンタクトホールを形成し(第2コンタクトホール形成工程)、例えばITOをスパッタリング法などにより成膜した後、フォトエッチング法などにより所定の形状にパターニングして画素電極を形成し(画素電極形成工程)、さらに、配向膜およびスペーサなどを形成してアレイ基板16を完成する。 Thereafter, as shown in FIG. 9, electrodes 33s, 33d, 45s, 45d, 58s, over the 58d, forming a protective insulating film 44 such as by PECVD method (protective insulating film formation step), for example, photoetching by forming a contact hole (second contact hole formation step), for example, after forming by a sputtering method ITO, to form the pixel electrode is patterned into a predetermined shape by a photo-etching method (pixel electrode formation step) further, to complete the array substrate 16 and the like are formed alignment film and the spacer.

このように、少なくとも酸化物半導体により形成された活性層33cを有し副画素SPを駆動するnチャネル型の画素駆動用TFT33と、非酸化物半導体により形成された活性層45cを有しゲートドライバ36およびソースドライバ37を駆動する駆動回路用TFT45とを形成するなど、上記第1の実施の形態と同様の構成を有することにより、上記第1の実施の形態と同様の作用効果を奏することができる。 Thus, the gate driver comprises at least oxide and n-channel type pixel driving TFT33 for driving the sub-pixels SP has a formed active layer 33c by a semiconductor, a non-oxide active layer 45c formed by the semiconductor 36 and the like to form a driving circuit for TFT45 that drives the source driver 37, by having the same structure as the first embodiment, it provides the same effects as the first embodiment it can.

また、ゲートドライバ36およびソースドライバ37に、活性層45cを非酸化物半導体により形成したpチャネル型の駆動回路用TFT45だけでなく、活性層58cを非酸化物半導体により形成したnチャネル型の駆動回路用TFT58を用いることにより、これらTFT45,58によって相補型のスイッチング回路を構成することにより消費電力をより抑制できるとともに、これらTFT45,58は、それぞれ電界効果移動度が高いので、ドライバ36,37をより高速に駆動できる。 Further, the gate driver 36 and the source driver 37, as well as drive circuits for TFT45 of p-channel type forming the active layer 45c by a non-oxide semiconductor, drives the active layer 58c of the n-channel type formed by a non-oxide semiconductor by using the circuit TFT 58, it is possible to further suppress the power consumption by a switching circuit of the complementary these TFT45,58, since these TFT45,58 are highly respective field-effect mobility, the driver 36, 37 It can be driven at a higher speed.

なお、上記第2の実施の形態において、例えば図15に示す第3の実施の形態のように、ゲートドライバ36およびソースドライバ37を構成する薄膜トランジスタを、駆動回路用TFT45のみとしてもよい。 Incidentally, in the second embodiment, for example, as in the third embodiment shown in FIG. 15, a thin film transistor included in the gate driver 36 and the source driver 37, TFT 45 may be only for the driver circuit. この場合には、各ドライバ36,37の製造工数をより抑制できる。 In this case, it can be more suppressed manufacturing steps of each driver 36, 37.

また、例えば図16に示す第4の実施の形態のように、ゲートドライバ36およびソースドライバ37を構成する薄膜トランジスタを、駆動回路用TFT58のみとしてもよい。 For example, as in the fourth embodiment shown in FIG. 16, a thin film transistor included in the gate driver 36 and the source driver 37, TFT 58 may be only for the driver circuit. この場合には、各ドライバ36,37の駆動速度の低下を抑制しつつ製造工数も抑制できる。 In this case, the number of manufacturing processes while preventing a decrease in the drive speed of each driver 36, 37 can be suppressed.

さらに、上記各実施の形態において、各副画素SP(画素)をそれぞれ薄膜トランジスタで駆動するとともに、これら薄膜トランジスタを、他の薄膜トランジスタにより駆動するものであれば、液晶パネル11だけでなく、例えば有機ELなど、他の任意の表示素子に対応可能である。 Further, in the foregoing embodiments, to drive each subpixel SP (pixel) in the thin film transistors, respectively, the thin-film transistors, as long as it is driven by the other thin film transistors, as well as the liquid crystal panel 11, for example, an organic EL, etc. , it can correspond to any other display device.

本発明の第1の実施の形態の表示素子の要部を示す縦断面図である。 Is a longitudinal sectional view showing an essential portion of a display device according to the first embodiment of the present invention. 同上表示素子を示す回路図である。 Is a circuit diagram showing the same display device. 同上表示素子を示す説明側面図である。 It is an explanatory side view showing the same display device. 同上表示素子の製造方法のアモルファスシリコン膜形成工程、アニール工程およびポリシリコン膜形成工程を示す説明断面図である。 Amorphous silicon film formation step of the manufacturing method of the same display device is an explanatory cross sectional view illustrating an annealing step and a polysilicon film forming step. 同上表示素子の製造方法の層間絶縁膜形成工程を示す説明断面図である。 It is an explanatory cross-sectional view showing an interlayer insulating film forming step of the manufacturing method of the same display device. 同上表示素子の製造方法のゲート電極形成工程およびドーピング工程を示す説明断面図である。 It is an explanatory cross-sectional view showing a gate electrode forming step and the doping step of the manufacturing method of the same display device. 同上表示素子の製造方法のゲート絶縁膜形成工程、活性層形成工程およびエッチングストッパ層形成工程を示す説明断面図である。 The gate insulating film forming step of the manufacturing method of the same display device is an explanatory sectional view showing the active layer forming step and an etching stopper layer forming step. 同上表示素子の製造方法の第1コンタクトホール形成工程および電極形成工程を示す説明断面図である。 It is an explanatory cross-sectional view showing a first contact hole forming step and the electrode forming step in the manufacturing method of the same display device. 本発明の第2の実施の形態の表示素子の要部を示す縦断面図である。 It is a longitudinal sectional view showing an essential part of the display device of the second embodiment of the present invention. 同上表示素子の製造方法のアモルファスシリコン膜形成工程、アニール工程およびポリシリコン膜形成工程を示す説明断面図である。 Amorphous silicon film formation step of the manufacturing method of the same display device is an explanatory cross sectional view illustrating an annealing step and a polysilicon film forming step. 同上表示素子の製造方法の層間絶縁膜形成工程、第1ドーピング工程およびLDD領域形成工程を示す説明断面図である。 Interlayer insulating film formation step of the manufacturing method of the same display device is an explanatory sectional view showing a first doping step and the LDD region forming step. 同上表示素子の製造方法のゲート電極形成工程および第2ドーピング工程を示す説明断面図である。 It is an explanatory cross-sectional view showing a gate electrode forming step and the second doping step of the manufacturing method of the same display device. 同上表示素子の製造方法のゲート絶縁膜形成工程、活性層形成工程およびエッチングストッパ層形成工程を示す説明断面図である。 The gate insulating film forming step of the manufacturing method of the same display device is an explanatory sectional view showing the active layer forming step and an etching stopper layer forming step. 同上表示素子の製造方法の第1コンタクトホール形成工程および電極形成工程を示す説明断面図である。 It is an explanatory cross-sectional view showing a first contact hole forming step and the electrode forming step in the manufacturing method of the same display device. 本発明の第3の実施の形態の表示素子の要部を示す縦断面図である。 It is a longitudinal sectional view showing an essential part of the display device of the third embodiment of the present invention. 本発明の第4の実施の形態の表示素子の要部を示す縦断面図である。 It is a longitudinal sectional view showing an essential part of the display device of the fourth embodiment of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

11 表示素子としての液晶パネル 11 liquid crystal panel as a display device
25 基板としてのガラス基板 25 glass substrate as the substrate
33 画素駆動用薄膜トランジスタ 33 pixel-driving thin film transistor
33c 駆動用活性層である活性層 33c active layer is a drive for the active layer
36 駆動回路としてのゲートドライバ 36 a gate driver of a driver circuit
37 駆動回路としてのソースドライバ 37 source driver as a driving circuit
45,58 駆動回路用薄膜トランジスタ 45, 58 drive circuit for thin film transistor
45c,58c 回路用活性層である活性層 45 c, the active layer is an active layer for 58c circuit
46 回路駆動用薄膜トランジスタ 46 circuit driving thin film transistor
46c 回路駆動用活性層である活性層 Active layer is 46c circuit for driving the active layer
SP 画素である副画素 Sub-pixels, which is the SP pixels

Claims (3)

  1. 基板と、 And the substrate,
    少なくとも酸化物半導体により形成された駆動用活性層を備え、前記基板上に形成されたnチャネル型の複数の画素駆動用薄膜トランジスタと、 Comprising at least an oxide driving active layer formed of a semiconductor, and a plurality of pixel thin film transistor for a n-channel type formed on the substrate,
    非酸化物半導体により形成された回路用活性層を備え、前記基板上に形成された複数の駆動回路用薄膜トランジスタと、 Comprising a non-oxide circuit for the active layer formed by a semiconductor, a thin film transistor for a plurality of driving circuits formed on the substrate,
    前記各画素駆動用薄膜トランジスタによりそれぞれ駆動される複数の画素と、 A plurality of pixels are driven by the pixel driving thin film transistor,
    少なくとも前記駆動回路用薄膜トランジスタにより駆動され、前記各画素駆動用薄膜トランジスタを駆動する駆動回路と を具備したことを特徴とする表示素子。 Is driven by at least said driver circuit TFT, the display device characterized by comprising a driving circuit for driving the pixel driving thin film transistor.
  2. 少なくとも酸化物半導体により形成された回路駆動用活性層を備え、前記基板上に形成されたnチャネル型の回路駆動用薄膜トランジスタを具備し、 Comprising at least an oxide comprising a circuit for driving the active layer formed by a semiconductor, a circuit thin film transistor for a n-channel type formed on the substrate,
    前記駆動回路は、前記駆動回路用薄膜トランジスタと前記回路駆動用薄膜トランジスタとにより駆動される ことを特徴とする請求項1記載の表示素子。 Wherein the driving circuit, display device according to claim 1, characterized in that it is driven by said circuit driving thin film transistor and the driver circuit TFT.
  3. 前記駆動回路用薄膜トランジスタは、トップゲート型のpチャネル型薄膜トランジスタと、トップゲート型のnチャネル型薄膜トランジスタとの少なくともいずれか一方である ことを特徴とする請求項1記載の表示素子。 The driver circuit thin film transistor, a display element according to claim 1, wherein the p-channel thin film transistor of the top gate type, that is at least one of the n-channel thin film transistor of a top gate type.
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