JP4531194B2 - Electro-optical device and electronic equipment - Google Patents

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JP4531194B2 JP2000112782A JP2000112782A JP4531194B2 JP 4531194 B2 JP4531194 B2 JP 4531194B2 JP 2000112782 A JP2000112782 A JP 2000112782A JP 2000112782 A JP2000112782 A JP 2000112782A JP 4531194 B2 JP4531194 B2 JP 4531194B2
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英人 北角
舜平 山崎
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株式会社半導体エネルギー研究所
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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本願発明は半導体素子(半導体薄膜を用いた素子)を基板上に作り込んで形成された電気光学装置及びその電気光学装置を有する電子機器(電子デバイス)に関する。 The present invention relates to a semiconductor device an electronic apparatus having the electro-optical device and an electro-optical device formed crowded created on a substrate (element using a semiconductor thin film) (electronic device). 典型的には基板上に薄膜トランジスタ(以下、TFTという)を形成してなる液晶表示装置若しくはEL表示装置並びにそのような表示装置をディスプレイ(表示部)として有する電子機器に関する。 Typically a thin film transistor (hereinafter, referred to as TFT) on a substrate an electronic apparatus having a liquid crystal display device or an EL display device and such a display device obtained by forming as a display (display unit).
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、基板上にTFTを形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。 Recently, technology for forming a TFT on a substrate has progressed significantly, has been advanced is development of applications to an active matrix display device. 特に、ポリシリコン膜を用いたTFTは、従来のアモルファスシリコン膜を用いたTFTよりも電界効果移動度(モビリティともいう)が高いので、高速動作が可能である。 In particular, a TFT using a polysilicon film, since the electric field effect mobility than a TFT using a conventional amorphous silicon film (also referred to as mobility) higher-speed operation is possible. そのため、従来、基板外の駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。 Therefore, conventionally, the control of the pixel which has been performed by the drive circuit outside the substrate, it is possible to perform a driver circuit formed on the same substrate as the pixel.
【0003】 [0003]
このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られるとして注目されている。 Such active matrix display devices, reduction in manufacturing cost by fabricate various circuits and elements on the same substrate, miniaturization of the display device, increase of yield, such as reduction of throughput can be obtained various advantages It has been attracting attention as.
【0004】 [0004]
しかし、アクティブマトリクス型表示装置の基板上には様々な機能を有する回路や素子部が形成される。 However, circuits and elements section having various functions on the substrate of an active matrix display device is formed. 従って、回路又は素子をTFTで形成するにあたって、それぞれの回路又は素子が必要とするTFTの性能も異なってくる。 Therefore, in order to form a circuit or element with TFT, it is also different performance of each circuit or TFT which elements need. 例えば、シフトレジスタ回路などの駆動回路には動作速度の早いTFTが求められ、画素部のスイッチング素子にはオフ電流値(TFTがオフ動作にある時に流れるドレイン電流値)の十分に低いTFTが求められる。 For example, the drive circuit such as a shift register circuit is faster TFT operation speed is determined, determined is sufficiently low TFT off current value (the drain current value flowing when the TFT is in an OFF operation) for a switching element of a pixel portion It is.
【0005】 [0005]
このような場合、同一構造のTFTだけでは全ての回路又は素子が求める性能を確保することが困難となり、アクティブマトリクス型表示装置の性能を向上させる上で大きな弊害となる。 In this case, only the TFT of the same structure it is difficult to secure all of the circuits or elements are determined performance, a significant adverse effect in improving the performance of an active matrix display device.
【0006】 [0006]
さらに、アクティブマトリクス型表示装置を電子機器の一部として用いる場合、先の画素や駆動回路以外にも様々な回路を必要とする。 Furthermore, requiring a case, various circuits other than the above pixel and driver circuits using active matrix display device as part of an electronic device. 特に、画像情報を一時記憶させるためのメモリ部を同一基板上に形成することは、アクティブマトリクス型表示装置の用途を拡大する上で重要である。 In particular, by forming a memory portion for temporarily storing image information on the same substrate is important to expand the use of an active matrix display device.
【0007】 [0007]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
本願発明は同一基板上に画素部と駆動回路部とを有するアクティブマトリクス型の電気光学装置において、TFTで形成される回路又は素子が求める性能に応じて適切な構造のTFTを用い、動作性能及び信頼性の高い電気光学装置を提供することを課題とする。 In the present invention the electro-optical device of the active matrix type having a pixel portion and the driver circuit portion on the same substrate, using the TFT of the appropriate structure depending on the circuit or device is determined performance is formed by TFT, operation performance and and to provide a reliable electrical-optical device.
【0008】 [0008]
具体的には、同一基板上に画素部、駆動回路部及びメモリ部をそれぞれ適切な構造のTFTでもって形成した動作性能及び信頼性の高い電気光学装置を提供することを課題とする。 Specifically, a pixel portion over one substrate, and to provide operational performance driver circuit portion and a memory portion respectively formed with a TFT suitable structure and reliable electro-optical device.
【0009】 [0009]
そして、アクティブマトリクス型の電気光学装置にメモリ機能を付加することでその性能を向上させ、表示装置の画質を向上させることを課題とする。 Then, the performance is improved by adding a memory function to an active matrix type electro-optical device, it is an object to improve the image quality of the display device. さらに、本願発明の電気光学装置をディスプレイとして用いた電子機器の品質を向上させることを課題とする。 Furthermore, it is an object to improve the quality of an electronic apparatus using the electro-optical device of the present invention as a display.
【0010】 [0010]
【課題を解決するための手段】 In order to solve the problems]
本願発明の構成は、 Configuration of the present invention,
LDD領域の一部又は全部がゲート絶縁膜を挟んでゲート電極と重なるように形成されたnチャネル型TFTを有する駆動回路部と、 A drive circuit section having an n-channel type TFT formed so as to overlap with the gate electrode in a part or the whole of the LDD region through the gate insulating film,
LDD領域がゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素TFTを有する画素部と、 A pixel portion having a pixel TFT formed so as not to overlap with the gate electrode across LDD region of the gate insulating film,
メモリトランジスタを有するメモリ部と、 A memory unit having a memory transistor,
を同一の絶縁体上に有することを特徴とする。 It characterized by having a the same insulator.
【0011】 [0011]
また、他の発明の構成は、 Further, another structure of the present invention is,
LDD領域の一部又は全部が第2ゲート絶縁膜を挟んでゲート電極と重なるように形成されたnチャネル型TFTを有する駆動回路部と、 A drive circuit section having an n-channel type TFT formed so as to overlap with the gate electrode part or the whole of the LDD region across the second gate insulating film,
LDD領域が第2ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素TFTを有する画素部と、 A pixel portion having a pixel TFT formed so as not to overlap with the gate electrode LDD regions sandwiching the second gate insulating film,
活性層、第1ゲート絶縁膜、浮遊ゲート電極、第3ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、 Active layer, and a memory section having a memory transistor including the first gate insulating film, a floating gate electrode, a third gate insulating film and a control gate electrode,
を同一の絶縁体上に有することを特徴とする。 It characterized by having a the same insulator.
【0012】 [0012]
また、他の発明の構成は、 Further, another structure of the present invention is,
LDD領域の一部又は全部が第2ゲート絶縁膜を挟んでゲート電極と重なるように形成されたnチャネル型TFTを有する駆動回路部と、 A drive circuit section having an n-channel type TFT formed so as to overlap with the gate electrode part or the whole of the LDD region across the second gate insulating film,
LDD領域が第2ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素TFTを有する画素部と、 A pixel portion having a pixel TFT formed so as not to overlap with the gate electrode LDD regions sandwiching the second gate insulating film,
活性層、第1ゲート絶縁膜、浮遊ゲート電極、第3ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、 Active layer, and a memory section having a memory transistor including the first gate insulating film, a floating gate electrode, a third gate insulating film and a control gate electrode,
を同一の絶縁体上に有し、 The have the same insulator,
前記第3ゲート絶縁膜は前記nチャネル型TFTのゲート電極及び前記画素TFTのゲート電極を覆っていることを特徴とする。 The third gate insulating film is characterized by covering the gate electrode and the gate electrode of the pixel TFT of the n-channel type TFT.
【0013】 [0013]
また、他の発明の構成は、 Further, another structure of the present invention is,
LDD領域の一部又は全部が第2ゲート絶縁膜を挟んでゲート電極と重なるように形成されたnチャネル型TFTを有する駆動回路部と、 A drive circuit section having an n-channel type TFT formed so as to overlap with the gate electrode part or the whole of the LDD region across the second gate insulating film,
LDD領域が第2ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素TFTを有する画素部と、 A pixel portion having a pixel TFT formed so as not to overlap with the gate electrode LDD regions sandwiching the second gate insulating film,
活性層、第1ゲート絶縁膜、浮遊ゲート電極、第3ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、 Active layer, and a memory section having a memory transistor including the first gate insulating film, a floating gate electrode, a third gate insulating film and a control gate electrode,
を同一の絶縁体上に有し、 The have the same insulator,
前記浮遊ゲート電極、前記nチャネル型TFTのゲート電極及び前記画素TFTのゲート電極は同一材料からなり、且つ、前記第3ゲート絶縁膜に覆われていることを特徴とする。 The floating gate electrode, the gate electrode of the gate electrode and the pixel TFT of the n-channel type TFT are made of the same material, and is characterized by being covered with the third gate insulating film.
【0014】 [0014]
また、他の発明の構成は、 Further, another structure of the present invention is,
LDD領域の一部又は全部が第2ゲート絶縁膜を挟んでゲート電極と重なるように形成されたnチャネル型TFTを有する駆動回路部と、 A drive circuit section having an n-channel type TFT formed so as to overlap with the gate electrode part or the whole of the LDD region across the second gate insulating film,
LDD領域が第2ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素TFTを有する画素部と、 A pixel portion having a pixel TFT formed so as not to overlap with the gate electrode LDD regions sandwiching the second gate insulating film,
活性層、第1ゲート絶縁膜、浮遊ゲート電極、第3ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、 Active layer, and a memory section having a memory transistor including the first gate insulating film, a floating gate electrode, a third gate insulating film and a control gate electrode,
を同一の絶縁体上に有し、 The have the same insulator,
前記第3ゲート絶縁膜は前記浮遊ゲート電極を形成する材料の酸化物であることを特徴とする。 The third gate insulating film is characterized in that an oxide of a material forming said floating gate electrode.
【0015】 [0015]
また、他の発明の構成は、 Further, another structure of the present invention is,
LDD領域の一部又は全部が第2ゲート絶縁膜を挟んでゲート電極と重なるように形成されたnチャネル型TFTを有する駆動回路部と、 A drive circuit section having an n-channel type TFT formed so as to overlap with the gate electrode part or the whole of the LDD region across the second gate insulating film,
LDD領域が第2ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素TFTを有する画素部と、 A pixel portion having a pixel TFT formed so as not to overlap with the gate electrode LDD regions sandwiching the second gate insulating film,
活性層、第1ゲート絶縁膜、浮遊ゲート電極、第3ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、 Active layer, and a memory section having a memory transistor including the first gate insulating film, a floating gate electrode, a third gate insulating film and a control gate electrode,
を同一の絶縁体上に有し、 The have the same insulator,
前記浮遊ゲート電極、前記nチャネル型TFTのゲート電極及び前記画素TFTのゲート電極は同一材料からなり、且つ、前記第3ゲート絶縁膜は前記浮遊ゲート電極を形成する材料の酸化物であることを特徴とする。 The floating gate electrode, said gate electrode and the gate electrode of the pixel TFT of the n-channel type TFT are made of the same material, and the third gate insulating film is an oxide of a material forming said floating gate electrode and features.
【0016】 [0016]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
本願発明の実施形態について図1を用いて説明する。 Embodiments of the present invention will be described with reference to FIG. 図1は同一基板上(同一の絶縁表面上もしくは同一の絶縁体上)にメモリ部、駆動回路部及び画素部を一体形成したアクティブマトリクス基板(液晶又はEL層を形成する前のTFT形成側基板)の断面図を示している。 Figure 1 is a memory portion on the same substrate (the same insulating surface or on the same insulator on), TFT formation side substrate before forming the active matrix substrate (liquid crystal or EL layer formed integrally a driver circuit portion and the pixel portion ) shows a cross-sectional view of a.
【0017】 [0017]
なお、メモリ部は不揮発性メモリ、ここではEEPROM(Electric Erasable Programmable Read Only Memory)で形成され、図1ではそのメモリセルに形成される一つのメモリトランジスタ(メモリセルトランジスタともいう)を例示する。 The memory unit is a nonvolatile memory, here formed by EEPROM (Electric Erasable Programmable Read Only Memory), illustrates one of the memory transistor to be formed in the memory cell in FIG. 1 (also referred to as a memory cell transistor). 実際には複数のメモリセルが集積化されてメモリ部を形成する。 Actually, a plurality of memory cells are integrated to form the memory section.
【0018】 [0018]
本願発明には集積度の高いフラッシュメモリ(フラッシュEEPROM)を用いるのが望ましい。 It is desirable in the present invention using a highly integrated flash memory (flash EEPROM). 従って、本明細書中では特に断りのない限り、不揮発性メモリとしてフラッシュメモリを扱う。 Therefore, unless otherwise specified herein, treat the flash memory as a nonvolatile memory. また、フラッシュメモリはセクター毎にデータ消去を行う不揮発性メモリであるが、各メモリトランジスタのソース配線は共通化されているので本明細書中では共通ソース配線という。 Although flash memory is a nonvolatile memory which performs data erasure for each sector, that source wiring common source line in this specification because it is common for the memory transistor.
【0019】 [0019]
また、駆動回路部を形成する具体例としてCMOS回路を示す。 Also shows the CMOS circuit as a specific example of forming the driver circuit portion. 実際には、CMOS回路を基本回路としてシフトレジスタ、レベルシフタ、ラッチ、バッファ等が形成され、それらが集積化されて駆動回路部を形成する。 In practice, shift register based on a CMOS circuit circuit, a level shifter, a latch, buffer or the like are formed, to form the driving circuit unit which is integrated.
【0020】 [0020]
また、画素部を形成する具体例として画素TFT及び保持容量を示す。 Also shows a pixel TFT and a storage capacitor as a specific example of forming a pixel portion. 実際にはマトリクス状に配列された複数の画素のそれぞれに画素TFTと保持容量とが形成される。 A storage capacitor and the pixel TFT is formed on the fact each of the plurality of pixels arranged in matrix.
【0021】 [0021]
図1において、101は絶縁表面を有し耐熱性の高い基板であり、石英基板、シリコン基板、セラミックス基板もしくは金属基板を用いれば良い。 1, reference numeral 101 denotes a substrate having high heat resistance has an insulating surface, a quartz substrate, a silicon substrate may be used a ceramic substrate or a metal substrate. どの基板を用いる場合においても、必要に応じて下地膜(好ましくは珪素(シリコン)を含む絶縁膜)を設けて絶縁表面を形成すれば良い。 Even in the case of using any substrate, the base film (preferably an insulating film containing silicon) may be formed an insulating surface provided as necessary. なお、本明細書において「珪素を含む絶縁膜」とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜(SiOxNyで示される)など珪素、酸素若しくは窒素を所定の割合で含む絶縁膜を指す。 Here, the "insulating film containing silicon" herein, specifically includes a silicon oxide film, silicon, etc. silicon nitride film or a silicon nitride oxide film (indicated by SiOxNy), oxygen or nitrogen at a predetermined ratio It refers to the insulating film.
【0022】 [0022]
そして、基板101上に各半導体素子301〜304が形成される。 Then, the semiconductor elements 301 to 304 are formed on the substrate 101. ここで各区半導体素子301〜304のそれぞれについて図1を用いて説明を行う。 It will be described with reference to FIG. 1 for each of the here each ward semiconductor devices 301-304.
【0023】 [0023]
まずメモリトランジスタ301はソース領域102、ドレイン領域103、低濃度不純物領域(LDD領域ともいう)104及びチャネル形成領域105を含む活性層、第1ゲート絶縁膜106、浮遊ゲート電極107、第3ゲート絶縁膜11、制御ゲート電極108、そして第1層間絶縁膜12を介して形成された共通ソース配線109、ビット配線(ドレイン配線)110を有して形成される。 First memory transistor 301 is a source region 102, drain region 103, a low concentration (also referred to as LDD regions) impurity regions active layer containing 104 and a channel formation region 105, a first gate insulating film 106, the floating gate electrode 107, a third gate insulating film 11, control gate electrode 108, and the first interlayer insulating film 12 common source wiring 109 formed through, is formed with a bit line (drain wiring) 110.
【0024】 [0024]
ソース領域102は浮遊ゲート電極107に捕獲されたキャリア(電子)を共通ソース配線109に引き抜くための領域であり消去領域とも言える。 The source region 102 can be said region a and erase region for pulling out the carriers trapped in the floating gate electrode 107 (electron) to the common source line 109. なお、図1ではチャネル形成領域105との間にLDD領域104を設けているが、形成しなくても良い。 Although provided with an LDD region 104 between the channel formation region 105 in FIG. 1, it may not be formed. また、ドレイン領域103は電気的に孤立した浮遊ゲート電極107にキャリアを注入するための領域であり書き込み領域とも言える。 The drain region 103 can be said as a region in and write area for injecting carriers into the floating gate electrode 107 which is electrically isolated. さらに、ドレイン領域103はメモリトランジスタ301に記憶されたデータをビット配線110に読み出すための読み出し領域としても機能する。 Furthermore, the drain region 103 also functions as a reading region for reading the data stored in the memory transistor 301 to the bit lines 110.
【0025】 [0025]
このドレイン領域103は第1ゲート絶縁膜106を介して浮遊ゲート電極107と重なるように設けられる。 The drain region 103 is provided so as to overlap the floating gate electrode 107 through the first gate insulating film 106. 重なりの距離は0.1〜0.5μm(好ましくは0.1〜0.2μm)でよく、これ以上重ねてしまうと寄生容量が大きくなりすぎるので好ましくない。 The distance of the overlap may be a 0.1 to 0.5 [mu] m (preferably 0.1 to 0.2 [mu] m), undesirable parasitic capacitance becomes too large and thus overlap more. また、浮遊ゲート電極107にキャリアを捕獲する際、その制御は第3ゲート絶縁膜11を介して浮遊ゲート電極107上に設けられた制御ゲート電極108で行われる。 Further, when capturing the carrier in the floating gate electrode 107, the control is performed by control gate electrode 108 provided over the floating gate electrode 107 through the third gate insulating film 11.
【0026】 [0026]
なお、第1ゲート絶縁膜106としてはトンネル電流(ファウラノルドハイム電流)が流れる程度に薄い絶縁膜(膜厚が3〜20nm、好ましくは5〜10nm)を用いる必要があるため、活性層を酸化して得られた酸化膜(活性層が珪素ならば酸化珪素膜)を用いることが好ましい。 As the first gate insulating film 106 a tunnel current (Fowler-Nordheim current) thin insulating film to the extent that flow (film thickness 3 to 20 nm, preferably 5 to 10 nm) it is necessary to use, oxidizing the active layer it is preferable to use a-obtained oxide film (silicon oxide film if the active layer is silicon). 勿論、膜厚の均一性と膜質さえ良ければ、CVD法やスパッタ法等の気相法で第1ゲート絶縁膜を形成することもできる。 Of course, if you're even uniformity and quality of the film thickness, it is possible to form the first gate insulating film by a vapor phase method such as CVD or sputtering.
【0027】 [0027]
また、第3ゲート絶縁膜11としては比誘電率の高い絶縁膜を用いるのが好ましく、図1では図示されていないが酸化珪素膜/窒化珪素膜/酸化珪素膜の積層構造でなる絶縁膜を用いている。 Further, preferred to use a high dielectric constant insulating film as a third gate insulating film 11, the insulating film is not shown in Figure 1 made of a stacked structure of silicon oxide film / silicon nitride film / silicon oxide film It is used. この場合、第3ゲート絶縁膜11の一部に窒化珪素膜が含まれているので、他の半導体素子302〜304に対しては外部からの可動イオンや水分の侵入を防ぐパッシベーション膜としても効果も得られる。 In this case, because it contains some silicon nitride film of the third gate insulating film 11, even as a passivation film for preventing penetration of mobile ions and moisture from the outside for the other semiconductor elements 302 to 304 effect It can also be obtained. また、浮遊ゲート電極107を酸化して得られた酸化膜(浮遊ゲート電極がタンタル膜ならば酸化タンタル膜)を用いることも可能である。 It is also possible to use an oxide film obtained by oxidizing the floating gate electrode 107 (if the floating gate electrode is a tantalum film tantalum oxide film).
【0028】 [0028]
次に、CMOS回路を形成するNチャネル型TFT302は、ソース領域112、ドレイン領域113、LDD領域114及びチャネル形成領域115を含む活性層、第2ゲート絶縁膜13、ゲート電極116、ソース配線117、ドレイン配線118を有して形成される。 Then, N-channel type TFT302 forming the CMOS circuit, an active layer containing a source region 112, drain region 113, LDD regions 114 and a channel forming region 115, a second gate insulating film 13, the gate electrode 116, source wiring 117, It is formed with a drain wire 118. この時、第2ゲート絶縁膜13の膜厚は50〜150nm(好ましくは80〜120nm)とし、メモリトランジスタ301に用いた第1ゲート絶縁膜106の膜厚よりも厚いものを用いる。 At this time, the thickness of the second gate insulating film 13 is set to 50 to 150 nm (preferably 80 to 120 nm), using a thicker than the thickness of the first gate insulating film 106 used in the memory transistor 301.
【0029】 [0029]
このNチャネル型TFTの特徴は、ドレイン領域113とチャネル形成領域115との間にLDD領域114が設けられ、且つ、LDD領域114が第2ゲート絶縁膜13を介してゲート電極116に重なっている点である。 Feature of the N-channel type TFT, LDD region 114 is provided between the drain region 113 and a channel formation region 115, and, LDD region 114 overlaps the gate electrode 116 through the second gate insulating film 13 is the point. このような構造はホットキャリア注入による劣化を防ぐ上で非常に効果的である。 Such structure is extremely effective in preventing deterioration due to hot carrier injection. 但し、LDD領域とゲート電極との間で寄生容量を形成してしまうので、ソース領域112とチャネル形成領域115との間には設けない方が好ましい。 However, since thus formed a parasitic capacitance between the LDD region and the gate electrode, it is preferable not formed between the source region 112 and the channel forming region 115.
【0030】 [0030]
また、この時LDD領域114の長さは0.1〜2μm(好ましくは0.3〜0.5μm)にすれば良い。 The length of this time LDD region 114 may be set to 0.1-2 .mu.m (preferably 0.3 to 0.5 [mu] m). 長すぎては寄生容量を大きくしてしまい、短すぎてはホットキャリア注入による劣化を防止する効果が弱くなってしまう。 Is too long will increase the parasitic capacitance, is too short the effect of preventing deterioration due to hot carrier injection is weakened.
【0031】 [0031]
次に、CMOS回路を形成するPチャネル型TFT303は、ソース領域120、ドレイン領域121及びチャネル形成領域122を含む活性層、第2ゲート絶縁膜13、ゲート電極123、ソース配線124、ドレイン配線118を有して形成される。 Then, P-channel type TFT303 forming the CMOS circuit, an active layer containing a source region 120, drain region 121 and a channel forming region 122, a second gate insulating film 13, the gate electrode 123, source wiring 124, and drain wirings 118 It is formed having. この時、第2ゲート絶縁膜はNチャネル型TFT302と同一の絶縁膜を用い、ドレイン配線はNチャネル型TFT302と共通である。 At this time, the second gate insulating film using the same insulating film and the N-channel type TFT 302, the drain wiring is common with the N-channel type TFT 302.
【0032】 [0032]
次に、画素部を形成する画素TFT304は、ソース領域126、ドレイン領域127、LDD領域128a〜128d、チャネル形成領域129a、129b及び不純物領域130を含む活性層、第2ゲート絶縁膜13、ゲート電極131a、131b、ソース配線132、ドレイン配線133を有して形成される。 Next, the pixel TFT304 forming the pixel portion, an active layer containing a source region 126, drain region 127, LDD regions 128a-128d, channel forming regions 129a, the 129b and the impurity regions 130, the second gate insulating film 13, the gate electrode 131a, 131b, the source wiring 132 is formed with a drain wire 133.
【0033】 [0033]
この時、画素TFT304においては、LDD領域128a〜128dは、第2ゲート絶縁膜13を介してゲート電極131a、131bと重ならないように設けることが好ましい。 At this time, in the pixel TFT 304, LDD regions 128a~128d, a gate electrode 131a through the second gate insulating film 13 is preferably provided so as not to overlap with 131b. なお、チャネル形成領域とLDD領域との間にオフセット領域(チャネル形成領域と同一組成の半導体層でなり、ゲート電圧が印加されない領域)を設けることはさらに好ましい。 Incidentally, (now in the semiconductor layer having the same composition as the channel forming region, a region where the gate voltage is not applied) offset region between the channel formation region and the LDD region that is further preferably provided.
【0034】 [0034]
前述のNチャネル型TFT302に用いた構造は確かにホットキャリア対策として効果があるが、その反面、オフ電流値(TFTがオフ動作にある時に流れるドレイン電流値)が大きくなってしまうという現象が見られる。 Was used in the aforementioned N-channel type TFT302 structure is effective as indeed hot carriers measures the other hand, observed phenomenon that the off current value (the drain current value flowing when the TFT is in the off operation) is increased It is. この現象は駆動回路(サンプリング回路は除く)ではさほど問題にならないが、画素TFTでは致命的な欠点となってしまう。 This phenomenon is not a serious problem in the drive circuit (except for the sampling circuit), it becomes a fatal defect in the pixel TFT. そのため、本願発明では図1のような構造の画素TFTを用いてオフ電流値を低減している。 Therefore, the present invention is to reduce the off current value by using a pixel TFT having the structure as shown in FIG. 1. また、不純物領域130もオフ電流値を低減する上で非常に効果がある。 Also, there is very effective in the impurity region 130 is also to reduce the off current value.
【0035】 [0035]
また、画素TFT上には全素子共通のパッシベーション膜14が設けられ、その上に樹脂膜など平坦性の高い絶縁膜(第2層間絶縁膜)15が形成される。 Further, on the pixel TFT is provided all the elements common to the passivation film 14, insulating film having a high flatness such as a resin film (second interlayer insulating film) 15 is formed thereon. そして、第2層間絶縁膜15の上には金属膜でなる遮蔽膜134、遮蔽膜134を酸化して得られた酸化物135及び第2層間絶縁膜に形成されたコンタクトホールを介して画素TFT304に接続された画素電極136が形成される。 Then, a pixel through the shielding film 134, a contact hole formed in the oxide 135 and the second interlayer insulating film obtained by oxidizing the shielding film 134 formed of a metal film on the second interlayer insulating film 15 TFT 304 pixel electrodes 136 which are connected is formed.
【0036】 [0036]
なお、137が隣接する他の画素の画素電極であり、画素電極136は酸化物135を介して遮蔽膜135と重なることによって保持容量138を形成している。 Incidentally, 137 is a pixel electrode of another pixel adjacent the pixel electrode 136 forms a storage capacitor 138 by overlapping with the shielding film 135 through the oxide 135. 即ち、図1に示した構造の特徴の一つとして、保持容量138が光遮蔽膜及び電界遮蔽膜として機能しうる点が挙げられる。 In other words, as one feature of the structure shown in FIG. 1, that the storage capacitor 138 can function as a light shielding film and the electric field shielding film. ただし、本願発明は図1に示した保持容量の構造に限定されるものではない。 However, the present invention is not limited to the structure of the storage capacitor shown in FIG.
【0037】 [0037]
以上のように、メモリトランジスタ301、CMOS回路を形成するNチャネル型TFT302、CMOS回路を形成するPチャネル型TFT303、画素TFT304をそれぞれ求める性能に応じて適切な構造とすることで、アクティブマトリクス型表示装置の動作性能及び信頼性が大幅に向上する。 As described above, P-channel type TFT303 forming the N-channel type TFT 302, CMOS circuit forming the memory transistor 301, CMOS circuits, by a suitable structure in accordance with the performance to determine the pixel TFT304 respectively, an active matrix display operation performance and reliability of the apparatus is greatly improved.
【0038】 [0038]
さらに、複雑な工程を追加することなく、駆動回路部や画素部とともにメモリ部を同一基板上に形成することが可能であるため、従来のアクティブマトリクス型表示装置よりもさらに高性能なアクティブマトリクス型表示装置を形成することが可能となる。 Furthermore, without adding a complicated process, since the memory unit together with the drive circuit section and the pixel section can be formed on the same substrate, higher-performance active matrix than conventional active matrix display device it is possible to form a display device.
【0039】 [0039]
また、上記メモリ部、駆動回路部若しくは画素部以外に、その他の信号処理回路をも形成しうる。 Further, the memory unit, in addition to the driver circuit portion or the pixel portion may also form other signal processing circuit. その他の信号処理回路としては、信号分割回路、D/Aコンバータ、γ補正回路、昇圧回路、差動増幅回路などが挙げられる。 The other signal processing circuit, signal division circuit, D / A converter, gamma correction circuit, a booster circuit, and the like differential amplifier circuit.
【0040】 [0040]
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。 The present invention having the above structure will be performed explained in more detail in the following examples.
【0041】 [0041]
〔実施例1〕 Example 1
本発明の実施例について図2〜図5を用いて説明する。 For the embodiment of the present invention will be described with reference to FIGS. 本実施例では同一基板上に画素部、画素部を駆動するための駆動回路部及び画素部への信号情報を一時的に記憶するメモリ部とを同時に作製する方法について説明する。 A pixel portion over the same substrate in this embodiment, a method of making a memory unit simultaneously for temporarily storing signal information to the driver circuit portion and the pixel portion for driving the pixel portion will be described. 最終的には図1に示した構造のアクティブマトリクス基板を作製する。 Eventually manufacturing an active matrix substrate having the structure shown in FIG.
【0042】 [0042]
図2(A)において、基板201には、石英基板やシリコン基板を使用することが望ましい。 In FIG. 2 (A), the substrate 201, it is preferable to use a quartz substrate or a silicon substrate. 本実施例では石英基板を用いた。 The quartz substrate is used in this embodiment. その他にも金属基板の表面に絶縁膜を形成したものを基板としても良い。 Other may be used as a substrate having an insulating film formed on the surface of the metal substrate even. 本実施例の場合、800℃以上の温度に耐えうる耐熱性を要求されるので、それを満たす基板であればどのような基板を用いても構わない。 In this embodiment, since it is required the heat resistance to temperatures above 800 ° C., it may be used any substrate as long as the substrate to fill it.
【0043】 [0043]
そして、基板201のTFTが形成される表面には、20〜100nm(好ましくは40〜80nm)の厚さの非晶質構造を含む半導体膜202を減圧熱CVD方、プラズマCVD法またはスパッタ法で形成する。 On the surface of the TFT substrate 201 is formed, 20 to 100 nm (preferably 40 to 80 nm) pressure thermal CVD side a semiconductor film 202 containing an amorphous structure with a thickness of, by plasma CVD or sputtering Form. なお、本実施例では60nm厚の非晶質珪素膜を形成するが、後に熱酸化工程があるのでこの膜厚が最終的なTFTの活性層の膜厚になるわけではない。 Although this embodiment to form an amorphous silicon film of 60nm thickness, this thickness are not necessarily on the thickness of the active layer of the final TFT because of the thermal oxidation process after.
【0044】 [0044]
また、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜を用いても良い。 As the semiconductor film containing an amorphous structure, the amorphous semiconductor film, there is a microcrystalline semiconductor film may be further using a compound semiconductor film containing an amorphous structure such as an amorphous silicon germanium film. さらに、基板上に下地膜と非晶質珪素膜とを大気解放しないで連続的に形成することも有効である。 Furthermore, it is also effective to continuously formed without exposure to the atmosphere and a base film and an amorphous silicon film on the substrate. そうすることにより基板表面の汚染が非晶質珪素膜に影響を与えないようにすることが可能となり、作製されるTFTの特性バラツキを低減させることができる。 It is possible to make contamination of the substrate surface does not affect the amorphous silicon film by doing so, it is possible to reduce the characteristic variation of TFT manufactured.
【0045】 [0045]
次に、非晶質珪素膜202上に珪素(シリコン)を含む絶縁膜でなるマスク膜203を形成し、パターニングによって開口部204a、204bを形成する。 Then, a mask film 203 formed of an insulating film containing silicon on the amorphous silicon film 202 is formed an opening portion 204a, the 204b by patterning. この開口部は、次の結晶化工程の際に結晶化を助長する触媒元素を添加するための添加領域となる。 This opening serves as a doped region for adding a catalytic element which promotes crystallization during the next crystallization step. (図2(A)) (FIG. 2 (A))
【0046】 [0046]
なお、珪素を含む絶縁膜としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜を用いることができる。 As the insulating film containing silicon may be used silicon oxide film, a silicon nitride film, a silicon nitride oxide film. 窒化酸化珪素膜は、珪素、窒素及び酸素を所定の量で含む絶縁膜であり、SiOxNyで表される絶縁膜である。 Silicon nitride oxide film is an insulating film containing silicon, nitrogen and oxygen at a predetermined amount, which is an insulating film represented by SiOxNy. 窒化酸化珪素膜はSiH4、N2O、NH3等を原料ガスとして作製することが可能であり、含有する窒素濃度を5〜50atomic%の範囲で変えることができる。 Silicon nitride oxide film is able to produce SiH4, N2O, NH3 or the like as a source gas, it is possible to vary the concentration of nitrogen contained in a range of 5~50atomic%.
【0047】 [0047]
また、このマスク膜203のパターニングを行うと同時に、後のパターニング工程の基準となるマーカーパターンを形成しておく。 Also, previously formed serving as a reference marker pattern simultaneously performing patterning of the mask film 203, after the patterning step. マスク膜203をエッチングする際に非晶質シリコン膜202も僅かにエッチングされるが、この段差が後にマスク合わせの時にマーカーパターンとして用いることができる。 Amorphous silicon film 202 of the mask film 203 when etching is also slightly etched, but can be used as a marker pattern when the mask alignment after this step.
【0048】 [0048]
次に、特開平10−247735号公報に記載された技術に従って、結晶構造を含む半導体膜を形成する。 Then, according to the technique described in Japanese Patent Laid-Open No. 10-247735, a semiconductor film containing a crystal structure. 同公報記載の技術は、非晶質構造を含む半導体膜の結晶化に際して、結晶化を助長する触媒元素(ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素)を用いる結晶化手段である。 Technique described in the gazette, upon crystallization of a semiconductor film containing an amorphous structure, the catalytic element (nickel for promoting crystallization, cobalt, germanium, tin, lead, palladium, one or more selected iron, copper it is a crystallization means using seed elements).
【0049】 [0049]
具体的には、非晶質構造を含む半導体膜の表面に触媒元素を保持させた状態で加熱処理を行い、非晶質構造を含む半導体膜を、結晶構造を含む半導体膜に変化させるものである。 Specifically, heat treatment is performed in a state where the catalytic element (s) is held on the surface of the semiconductor film containing an amorphous structure, a semiconductor film containing an amorphous structure, but changing the semiconductor film containing a crystal structure is there. なお、結晶化手段としては、特開平7−130652号公報の実施例1に記載された技術を用いても良い。 As the crystallization unit may be used a technique described in Example 1 of JP-A-7-130652 JP. また、結晶質構造を含む半導体膜には、いわゆる単結晶半導体膜も多結晶半導体膜も含まれるが、同公報で形成される結晶構造を含む半導体膜は結晶粒界を有している。 In addition, the semiconductor film containing a crystalline structure, but a so-called single crystal semiconductor film is also a polycrystalline semiconductor film is also included, a semiconductor film containing a crystal structure formed by the publication has grain boundaries.
【0050】 [0050]
なお、同公報では触媒元素を含む層をマスク膜上に形成する際にスピンコート法を用いているが、触媒元素を含む薄膜をスパッタ法や蒸着法といった気相法を用いて成膜する手段をとっても良い。 Although in the publication is by spin coating in forming a layer containing a catalytic element on the mask layer, means for forming by using a vapor phase method a thin film containing a catalytic element such as sputtering or vapor deposition the very good.
【0051】 [0051]
また、非晶質シリコン膜は含有水素量にもよるが、好ましくは400〜550℃で1時間程度の加熱処理を行い、水素を十分に脱離させてから結晶化させることが望ましい。 Further, the amorphous silicon film depending on the hydrogen content, preferably for 1 hour or so of the heat treatment at 400 to 550 ° C., it is desirable to crystallize from not sufficiently desorbed hydrogen. その場合、含有水素量を5atom%以下とすることが好ましい。 In that case, it is preferably not greater than 5 atom% hydrogen content.
【0052】 [0052]
結晶化工程は、まず400〜500℃で1時間程度の熱処理工程を行い、水素を膜中から脱離させた後、500〜650℃(好ましくは550〜600℃)で6〜16時間(好ましくは8〜14時間)の熱処理を行う。 Crystallization step is carried out about one hour heat treatment at first 400 to 500 ° C., after desorbed hydrogen from the film, 500 to 650 ° C. 6 to 16 hours (preferably 550 to 600 ° C.) in (preferably It is subjected to a heat treatment of 8 to 14 hours).
【0053】 [0053]
本実施例では、触媒元素としてニッケルを用い、570℃で14時間の熱処理を行う。 In this embodiment, nickel is used as a catalyst element, heat treatment is performed 14 hours at 570 ° C.. その結果、開口部204a、204bを起点として概略基板と平行な方向(矢印で示した方向)に結晶化が進行し、巨視的な結晶成長方向が揃った結晶構造を含む半導体膜(本実施例では結晶質珪素膜)205a〜205dが形成される。 As a result, the openings 204a, crystallization proceeds 204b schematically a direction parallel to the substrate as a starting point (direction indicated by the arrow), the semiconductor film (in this embodiment comprising a macroscopic crystal growth direction uniform crystal structure In the crystalline silicon film) 205a-205d are formed. (図2(B)) (FIG. 2 (B))
【0054】 [0054]
次に、結晶化の工程で用いたニッケルを結晶質珪素膜から除去するゲッタリング工程を行う。 Next, a gettering step for removing the nickel used in the crystallization process from the crystalline silicon film. 本実施例では、先ほど形成したマスク膜203をそのままマスクとして15族に属する元素(本実施例ではリン)を添加する工程を行い、開口部204a、204bで露出した結晶質珪素膜に1×10 19 〜1×10 20 atoms/cm 3の濃度でリンを含むリン添加領域(以下、ゲッタリング領域という)206a、206bを形成する。 In this embodiment, a step of adding (phosphorus in this embodiment) element that belongs to it the group 15 as a mask the mask layer 203 previously formed, 1 × 10 crystalline silicon film exposed opening 204a, at 204b 19 ~1 × 10 20 atoms / cm 3 at a concentration of phosphorus added region containing phosphorus (hereinafter referred to as gettering regions) 206a, to form a 206 b. (図2(C)) (FIG. 2 (C))
【0055】 [0055]
次に、窒素雰囲気中で450〜650℃(好ましくは500〜550℃)、4〜24時間(好ましくは6〜12時間)の熱処理工程を行う。 Next, 450 to 650 ° C. in a nitrogen atmosphere (preferably 500-550 ° C.), 4 to 24 hours (preferably 6-12 hours) performing heat treatment step. この熱処理工程により結晶質珪素膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領域206a、206bに捕獲される。 Nickel in the crystalline silicon film by the heat treatment process is moved in the direction of the arrow, the gettering regions 206a by the gettering action of phosphorus and is captured in 206 b. 即ち、結晶質珪素膜中からニッケルが除去されるため、ゲッタリング後の結晶質珪素膜207a〜207dに含まれるニッケル濃度は、1×10 17 atms/cm 3以下、好ましくは1×10 16 atms/cm 3以下にまで低減することができる。 That is, since the nickel is removed from the crystalline silicon film, the nickel concentration in the crystalline silicon film 207a~207d after gettering, 1 × 10 17 atms / cm 3 or less, preferably 1 × 10 16 atms / cm 3 can be reduced to below.
【0056】 [0056]
次に、マスク膜203を除去し、結晶質珪素膜207a〜207d上に後の不純物添加時のために保護膜208を形成する。 Then, removing the mask layer 203, a protective film 208 for impurity doping after formed on the crystalline silicon film 207A~207d. 保護膜208は100〜200nm(好ましくは130〜170nm)の厚さの窒化酸化珪素膜または酸化珪素膜を用いると良い。 Protective film 208 is 100 to 200 nm (preferably 130~170Nm) may be used a silicon nitride oxide film or silicon oxide film thickness of. この保護膜208は不純物添加時に結晶質珪素膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。 The protective film 208 is meaningful for enabling formed so that the crystalline silicon film is not directly exposed to plasma during addition of an impurity, delicate concentration control.
【0057】 [0057]
そして、その上にレジストマスク209a、209bを形成し、保護膜208を介してp型を付与する不純物元素(以下、p型不純物元素という)を添加する。 Then, the resist mask 209a thereon, to form a 209 b, the impurity element imparting p-type through the protective layer 208 (hereinafter, referred to as p-type impurity element) is added. p型不純物元素としては、代表的には13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。 The p-type impurity element, typically an element belonging to Group 13, typically may be used boron or gallium. この工程(チャネルドープ工程という)はTFTのしきい値電圧を制御するための工程である。 This (called a channel dope process) is a process for controlling the threshold voltage of the TFT. なお、ここではジボラン(B 26 )を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。 Here, boron is added by an ion doping method in which plasma excited without mass separation of diborane (B 2 H 6). 勿論、質量分離を行うイオンインプランテーション法を用いても良い。 Of course, it may be used an ion implantation method with mass separation.
【0058】 [0058]
この工程により1×10 15 〜1×10 18 atoms/cm 3 (代表的には5×10 16 〜5×10 17 atoms/cm 3 )の濃度でp型不純物元素(本実施例ではボロン)を含む不純物領域210a〜210cを形成する。 By this process 1 × 10 15 ~1 × 10 18 atoms / cm 3 (typically in the 5 × 10 16 ~5 × 10 17 atoms / cm 3) concentration p-type impurity element (boron in this embodiment) forming an impurity region 210a~210c including. なお、本明細書中では上記濃度範囲でp型不純物元素を含む不純物領域(但し、リンは含まれていない領域)をp型不純物領域(b)と定義する。 The impurity region in the present specification, including p-type impurity element in the above concentration range (however, phosphorus area not included) is defined as p-type impurity region (b). (図2(D)) (FIG. 2 (D))
【0059】 [0059]
次に、レジストマスク209a、209bを除去し、結晶質珪素膜をパターニングして島状の半導体層(以下、活性層という)211〜214を形成する。 Next, a resist mask 209a, to remove the 209 b, the crystalline silicon film is patterned island-shaped semiconductor layer (hereinafter, referred to as active layers) to form a 211 to 214. なお、活性層211〜214は、ニッケルを選択的に添加して結晶化することによって、非常に結晶性の良い結晶質シリコン膜で形成されている。 The active layer 211 to 214, by crystallizing and selectively adding nickel, is formed with a very good crystallinity crystalline silicon film. 具体的には、棒状または柱状の結晶が、特定の方向性を持って並んだ結晶構造を有している。 Specifically, rod-like or columnar crystals has a crystal structure aligned with the particular orientation. また、結晶化後、ニッケルをリンのゲッタリング作用により除去又は低減しており、活性層211〜214中に残存する触媒元素の濃度は、1×10 17 atms/cm 3以下、好ましくは1×10 16 atms/cm 3以下である。 Further, after crystallization, the nickel has been removed or reduced by the gettering action of phosphorus, the concentration of the catalytic element remaining in the active layer 211 to 214, 1 × 10 17 atms / cm 3 or less, preferably 1 × it is 10 16 atms / cm 3 or less. (図2(E)) (FIG. 2 (E))
【0060】 [0060]
また、pチャネル型TFTの活性層213は意図的に添加された不純物元素を含まない領域であり、nチャネル型TFTの活性層211、212、214はp型不純物領域(b)となっている。 The active layer 213 of the p-channel type TFT is a region that does not contain intentionally added impurity element, the active layer 211,212,214 of the n-channel type TFT has a p-type impurity regions (b) . 本明細書中では、この状態の活性層211〜214は全て真性または実質的に真性であると定義する。 In this specification, is defined as all active layers 211 to 214 in this state is an intrinsic or substantially intrinsic. 即ち、TFTの動作に支障をきたさない程度に不純物元素が意図的に添加されている領域が実質的に真性な領域と考えて良い。 That is, the region to which an impurity element has been intentionally added to the extent that does not disturb the operation of the TFT may be considered substantially intrinsic region.
【0061】 [0061]
次に、プラズマCVD法またはスパッタ法により10〜100nm厚の珪素を含む絶縁膜を形成する。 Next, by a plasma CVD method or a sputtering method to form an insulating film containing silicon 10~100nm thick. 本実施例では、30nm厚の窒化酸化珪素膜を形成する。 In this embodiment, to form a 30nm thick silicon nitride oxide film. この珪素を含む絶縁膜は積層構造で用いても構わない。 Insulating film containing silicon is may be used in a laminated structure. そして、パターニングを行い、駆動回路部及び画素部となる領域のみ残して他の領域は除去し、活性層211を露呈させる。 Then, patterning is performed, other regions leaving only a region serving as a driving circuit portion and the pixel portion are removed to expose the active layer 211.
【0062】 [0062]
次に、800〜1150℃(好ましくは900〜1000℃)の温度で15分〜8時間(好ましくは30分〜2時間)の熱処理工程を、酸化性雰囲気下で行う(熱酸化工程)。 Next, a heat treatment process of 800 to 1150 ° C. (preferably 900 to 1000 ° C.) 15 minutes to 8 hours at a temperature (preferably 30 minutes to 2 hours) is carried out in an oxidizing atmosphere (thermal oxidation step). 本実施例では酸素雰囲気中に3体積%の塩化水素を添加した雰囲気中で950℃80分の熱処理工程を行う。 Performing 950 ° C. 80 minutes of heat treatment process in an atmosphere supplemented with 3% by volume of hydrogen chloride in an oxygen atmosphere in this embodiment. なお、図2(D)の工程で添加されたボロンはこの熱酸化工程の間に活性化される。 Note that boron is added in step shown in FIG. 2 (D) is activated during this thermal oxidation step. (図3(A)) (FIG. 3 (A))
【0063】 [0063]
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体層中の結晶欠陥の低減にはドライ酸素雰囲気が適している。 As the oxidizing atmosphere, may be in a wet oxygen atmosphere or dry oxygen atmosphere is suitable dry oxygen atmosphere to reduce the crystal defects in the semiconductor layer. また、本実施例では酸素雰囲気中にハロゲン元素を含ませた雰囲気としたが、100%酸素雰囲気で行っても構わない。 Further, in the present embodiment it has been an atmosphere moistened with halogen element in an oxygen atmosphere, may be performed with 100% oxygen atmosphere.
【0064】 [0064]
こうして露呈された活性層211の表面には熱酸化膜(酸化珪素膜)215が3〜20nm(好ましくは5〜10nm)の膜厚で形成される。 The thus exposed surface of the active layer 211 thermally oxidized film (silicon oxide film) 215 is formed to a thickness of 3 to 20 nm (preferably 5 to 10 nm). この熱酸化膜215は最終的にメモリトランジスタのチャネル形成領域と浮遊ゲート電極との間に形成される第1ゲート絶縁膜となる。 The thermal oxide film 215 becomes a first gate insulating film formed between the final channel forming region and the floating gate electrode of the memory transistor.
【0065】 [0065]
また、同時に珪素を含む絶縁膜116とその下の活性層211〜214との界面においても酸化反応が進行する。 Also proceed oxidation reaction at the interface between the insulating film 116 and the active layer 211 to 214 thereunder containing silicon at the same time. 本願発明ではそれを考慮して最終的に形成される絶縁膜216の膜厚が50〜150nm(好ましくは80〜120nm)となるように調節する。 In the present invention regulates the thickness of the insulating film 216 which is formed in consideration of it eventually so that 50 to 150 nm (preferably 80 to 120 nm). この珪素を含む絶縁膜216は最終的に駆動回路部及び画素部を形成するTFTのゲート絶縁膜であり、第2ゲート絶縁膜と呼ぶ。 Insulating film 216 containing silicon is a gate insulating film of the TFT forming the final driver circuit portion and the pixel portion, is referred to as a second gate insulating film.
【0066】 [0066]
また、本実施例の熱酸化工程では、60nm厚の活性層のうち25nmが酸化されて活性層211〜214の膜厚は45nmとなる。 Further, in the thermal oxidation process of this embodiment, 25 nm is oxidized thickness of the active layer 211 through 214 of 60nm thick active layer becomes 45 nm. これが最終的に完成したTFTの活性層の膜厚となる。 This is the thickness of the active layer of the finally completed TFT. また、30nm厚の珪素を含む絶縁膜に対して50nm厚の熱酸化膜が加わるので、最終的に第2ゲート絶縁膜216の膜厚は110nmとなる。 Further, since the thermal oxide film 50nm thick on the insulating film is applied containing the 30nm thick silicon, the thickness of the final second gate insulating film 216 becomes 110 nm.
【0067】 [0067]
次に、新たにレジストマスク217a〜217cを形成する。 Next, a new resist mask 217A~217c. そして、n型を付与する不純物元素(以下、n型不純物元素という)を添加してn型を呈する不純物領域218、219を形成する。 Then, an impurity element imparting n-type (hereinafter, referred to as n-type impurity element) is added to form impurity regions 218 and 219 exhibiting n-type. なお、n型不純物元素としては、代表的には15族に属する元素、典型的にはリンまたは砒素を用いることができる。 As the n-type impurity element, typically an element belonging to Group 15 in the typically can be used phosphorus or arsenic. (図3(B)) (FIG. 3 (B))
【0068】 [0068]
この不純物領域218、219は、後にメモリトランジスタ及びCMOS回路のNチャネル型TFTにおいて、LDD領域として機能させるための不純物領域である。 The impurity regions 218 and 219, the N-channel type TFT of the memory transistors and CMOS circuits after, an impurity region to function as LDD regions. なお、ここで形成された不純物領域にはn型不純物元素が2×10 16 〜5×10 19 atoms/cm 3 (代表的には5×10 17 〜5×10 18 atoms/cm 3 )の濃度で含まれている。 The concentration of The formed n-type impurity element in the impurity regions 2 × 10 16 ~5 × 10 19 atoms / cm 3 ( typically 5 × 10 17 ~5 × 10 18 atoms / cm 3) It is included in the. 本明細書中では上記濃度範囲でn型不純物元素を含む不純物領域をn型不純物領域(b)と定義する。 In this specification to define the impurity region containing an n-type impurity element and the n-type impurity regions (b) above concentration range.
【0069】 [0069]
なお、ここではフォスフィン(PH 3 )を質量分離しないでプラズマ励起したイオンドープ法でリンを1×10 18 atoms/cm 3の濃度で添加する。 Here, it is added at a concentration of phosphine phosphorus of 1 × an ion doping method in which plasma excited without mass separation (PH 3) 10 18 atoms / cm 3. 勿論、質量分離を行うイオンインプランテーション法を用いても良い。 Of course, it may be used an ion implantation method with mass separation.
【0070】 [0070]
また、この工程ではメモリトランジスタとなる領域とCMOS回路のnチャネル型TFTとなる領域とでゲート絶縁膜の膜厚が異なる。 Further, the film thickness of the gate insulating film in the region to be the n-channel type TFT region and the CMOS circuit serving as a memory transistor in this process are different. 従って、両者を2回の添加工程に分けて行っても良いし、不純物添加時の深さ方向の濃度プロファイルを調節して、218及び219で示される領域にほぼ同濃度でリンが添加されるようにすることが望ましい。 Therefore, to both may be performed in two of the adding step of, by adjusting the concentration profile in the depth direction of the impurity doping, phosphorous is added at approximately the same concentration in the area indicated by 218 and 219 it is desirable that way.
【0071】 [0071]
次に、レジストマスク217a〜217cを除去し、新たにレジストマスク220a〜220cを形成する。 Next, a resist mask 217a~217c is removed, and a new resist mask 220a-c. そして、n型不純物元素を添加してn型を呈する不純物領域221、222を形成する。 Then, an impurity region is formed 221 and 222 exhibiting n-type by adding an n-type impurity element. なお、n型不純物元素としては、代表的には15族に属する元素、典型的にはリンまたは砒素を用いることができる。 As the n-type impurity element, typically an element belonging to Group 15 in the typically can be used phosphorus or arsenic. (図3(C)) (FIG. 3 (C))
【0072】 [0072]
この不純物領域221、222は、後にメモリトランジスタにおいて、ソース領域及びドレイン領域として機能させるための不純物領域である。 The impurity regions 221 and 222, in the memory transistor after a doped region for functioning as a source region and a drain region. なお、ここで形成された不純物領域にはn型不純物元素が1×10 20 〜1×10 21 atoms/cm 3 (代表的には2×10 20 〜5×10 21 atoms/cm 3 )の濃度で含まれている。 The concentration of The formed n-type impurity element in the impurity regions 1 × 10 20 ~1 × 10 21 atoms / cm 3 ( typically 2 × 10 20 ~5 × 10 21 atoms / cm 3) It is included in the. 本明細書中では上記濃度範囲でn型不純物元素を含む不純物領域をn型不純物領域(a)と定義する。 In this specification to define the impurity region containing an n-type impurity element and the n-type impurity regions (a) above concentration range.
【0073】 [0073]
なお、ここではフォスフィン(PH 3 )を質量分離しないでプラズマ励起したイオンドープ法でリンを3×10 20 atoms/cm 3の濃度で添加する。 Here, it is added at a concentration of phosphine phosphorus 3 × with (PH 3) without mass separation ion doping method in which plasma excitation 10 20 atoms / cm 3. 勿論、質量分離を行うイオンインプランテーション法を用いても良い。 Of course, it may be used an ion implantation method with mass separation.
【0074】 [0074]
次に、600〜1000℃(好ましくは700〜800℃)の不活性雰囲気中で熱処理を行い、図3(B)の工程で添加されたリンを活性化する。 Next, 600 to 1000 ° C. (preferably 700 to 800 ° C.) was heat-treated in an inert atmosphere, to process activating phosphorus added in the of FIG. 3 (B). 本実施例では800℃1時間の熱処理を窒素雰囲気中で行う。 In the present embodiment performs the heat treatment of 800 ° C. 1 hour in a nitrogen atmosphere. (図3(D)) (FIG. 3 (D))
【0075】 [0075]
この時、同時にリンの添加時に損傷した活性層の結晶性及び活性層とゲート絶縁膜との界面を修復することが可能である。 In this case, it is possible to repair the interface between the crystalline and the active layer and the gate insulating film of the damaged active layer upon addition of the phosphorus at the same time. この活性化工程は電熱炉を用いたファーネスアニールが好ましいが、ランプアニールやレーザーアニールといった光アニールでも良いし、ファーネスアニールと併用しても良い。 This activation step is preferably furnace annealing using an electric furnace, it may be light annealing such lamp annealing or laser annealing may be used in combination with furnace annealing.
【0076】 [0076]
この工程によりn型不純物領域(a)222、n型不純物領域(b)218、219の境界部、即ち、n型不純物領域(a)又はn型不純物領域(b)の周囲に存在する真性又は実質的に真性な領域(勿論、p型不純物領域(b)も含む)との接合部が明確になる。 Boundary of the n-type impurity region by step (a) 222, n-type impurity regions (b) 218 ​​and 219, i.e., the intrinsic existing around the n-type impurity regions (a) or n-type impurity regions (b) or substantially intrinsic region (of course, p-type impurity region (b) including) the junction between becomes clear. このことは、後にTFTが完成した時点において、LDD領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。 This means that in the time the TFT is completed later, means that the LDD region and the channel formation region can form a very good junction.
【0077】 [0077]
次に、200〜400nm(好ましくは250〜350nm)の厚さで第1ゲート電極223〜225、226a、226bを形成する。 Next, 200 to 400 nm (preferably 250 to 350 nm) first gate electrode 223~225,226a a thickness of, forming a 226b. 第1ゲート電極223〜225、226a、226bを形成する際は、同時に第1ゲート電極同士を電気的に接続する第1ゲート配線も形成される。 The first gate electrode 223~225,226A, when forming the 226b is also formed a first gate wiring for electrically connecting the first gate electrodes are at the same time. 但し、第1ゲート電極223はどのゲート電極とも電気的に接続されず、後にメモリトランジスタの浮遊ゲート電極として機能する。 However, the first gate electrode 223 which also gate electrodes not electrically connected, to function as a floating gate electrode of the memory transistor after. (図3(E) (Fig. 3 (E)
【0078】 [0078]
実際にはメモリ部に形成される複数のメモリトランジスタ全てに浮遊ゲート電極が形成されるが、個々に電気的に孤立した状態、即ちフローティング状態としてある。 Actually in all the plurality of memory transistors in a floating gate electrode formed on the memory unit are formed individually electrically isolated state, that is, a floating state. こうすることで電荷蓄積層として機能するのである。 It is to function as a charge storage layer in this way.
【0079】 [0079]
ゲート電極223〜225、226a、226bの材料としては、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、クロム(Cr)、シリコン(Si)から選ばれた元素、または前記元素を主成分とする導電膜(代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜)、または前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜、タングステンシリサイド膜等)を用いることができる。 Gate electrode 223~225,226A, as the material of the 226b, tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W), chromium (Cr), selected from silicon (Si) element or, the element (tantalum nitride typically film, tungsten nitride film, a titanium nitride film) conductive film mainly composed of, or an alloy containing a combination of the above elements (typically, a Mo-W alloy film, Mo-Ta alloy film, a tungsten silicide film) can be used.
【0080】 [0080]
なお、本実施例では50nm厚の窒化タンタル(TaN)膜と、350nm厚のタンタル(Ta)膜を積層して用いる。 In this embodiment it is laminated with 50nm thick tantalum nitride (TaN) film, a 350nm thick tantalum (Ta) film. また、第1ゲート電極の下に珪素膜を2〜20nm程度の厚さで形成しておくことは有効である。 Further, it is effective to a silicon film under the first gate electrode is formed with a thickness of about 2 to 20 nm. これによりその上に形成されるゲート電極の密着性の向上と酸化防止とを図ることができる。 Thus it is possible to achieve an antioxidant and improves the adhesion of the gate electrode formed thereon.
【0081】 [0081]
この時、メモリトランジスタに形成されるゲート電極223はn型不純物領域(a)221、222及びn型不純物領域(b)218の一部とゲート絶縁膜215を介して重なるように形成する。 At this time, the gate electrode 223 formed in the memory transistor is formed to overlap through a portion with the gate insulating film 215 of the n-type impurity regions (a) 221 and 222 and n-type impurity regions (b) 218. また、CMOS回路のNチャネル型TFTに形成されるゲート電極224はn型不純物領域(b)219の一部とゲート絶縁膜216を介して重なるように形成する。 The gate electrode 224 is formed on the N-channel type TFT of the CMOS circuit are formed so as to overlap through a portion with the gate insulating film 216 of the n-type impurity regions (b) 219. なお、ゲート電極226a、226bは断面では二つに見えるが実際は電気的に接続されている。 The gate electrodes 226a, 226b actually appear in two in cross section are electrically connected.
【0082】 [0082]
次に、レジストマスク227a、227bを形成し、p型不純物元素(本実施例ではボロン)を添加して高濃度にボロンを含む不純物領域228、229を形成する。 Next, a resist mask 227a, to form an 227b, (boron in this embodiment) p-type impurity element to form impurity regions 228 and 229 containing boron at a high concentration by the addition of. 本実施例ではジボラン(B 26 )を用いたイオンドープ法(勿論、イオンインプランテーション法でも良い)により3×10 20 〜3×10 21 atoms/cm 3 (代表的には5×10 20 〜1×10 21 atoms/cm 3 )濃度でボロンを添加する。 Ion doping using diborane (B 2 H 6) in this embodiment (of course, may be an ion implantation method) by 3 × 10 20 ~3 × 10 21 atoms / cm 3 ( typically 5 × 10 20 ~1 × 10 21 atoms / cm 3 ) is added boron concentration. なお、本明細書中では上記濃度範囲でp型不純物元素を含む不純物領域をp型不純物領域(a)と定義する。 Incidentally, in this specification to define the impurity region containing a p-type impurity element and the p-type impurity region (a) in the above concentration range. (図4(A)) (FIG. 4 (A))
【0083】 [0083]
なお、ここでp型不純物元素を添加する前に、レジストマスク227a、227b及びゲート電極225をマスクとして、ゲート絶縁膜をエッチングして活性層を露呈させておいても良い。 Here, before the addition of p-type impurity element, a resist mask 227a, the mask 227b and the gate electrode 225, a gate insulating film may be previously etched to expose the active layer. こうすることで加速電圧とドーズ量を小さくすることができ、工程のスループットを上げることができる。 It is possible to reduce the acceleration voltage and the dose amount in this way, it is possible to increase the throughput of the process.
【0084】 [0084]
次に、レジストマスク227a、227bを除去し、レジストマスク230a〜230dを形成する。 Next, a resist mask 227a, to remove 227b, to form a resist mask 230a-230d. そして、n型不純物元素(本実施例ではリン)を添加して高濃度にリンを含む不純物領域231〜235を形成する。 Then, (phosphorus in this embodiment) n-type impurity element to form impurity regions 231 to 235 containing phosphorus at a high concentration by the addition of. この工程は図3(C)の工程と同様に行えば良く、添加するリン濃度は1×10 20 〜1×10 21 atoms/cm 3 (代表的には2×10 20 〜5×10 21 atoms/cm 3 )とすれば良い。 This step may be carried out in the same manner as in the step of FIG. 3 (C), the concentration of phosphorus to be added 1 × 10 20 ~1 × 10 21 atoms / cm 3 ( typically 2 × 10 20 ~5 × 10 21 atoms to / cm 3) and it can be. 従って、不純物領域231〜235をn型不純物領域(a)と呼んでも構わない。 Accordingly, the impurity regions 231 to 235 may also be referred to as n-type impurity regions (a). (図4(B)) (FIG. 4 (B))
【0085】 [0085]
また、不純物領域231〜235が形成された領域には既に前工程で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。 Although includes phosphorus or boron already added in the previous step in a region in which the impurity regions 231 to 235 are formed, it means that phosphorus is added at a sufficiently high concentration, it was added in the previous step influence of phosphorus or boron may not be considered.
【0086】 [0086]
なお、ここでn型不純物元素を添加する前に、レジストマスク230a〜230d及びゲート電極224をマスクとして、ゲート絶縁膜をエッチングして活性層を露呈させておいても良い。 Before the here an n-type impurity element is added, a resist mask 230a~230d and the gate electrode 224 as a mask, it may be allowed to expose the active layer of the gate insulating film is etched. こうすることで加速電圧とドーズ量を小さくすることができ、工程のスループットを上げることができる。 It is possible to reduce the acceleration voltage and the dose amount in this way, it is possible to increase the throughput of the process.
【0087】 [0087]
次に、レジストマスク230a〜230dを除去し、ゲート電極223〜225、226a、226bをマスクとして自己整合的にn型不純物元素(本実施例ではリン)を添加する。 Next, a resist mask 230a~230d is removed, the gate electrode 223~225,226A, (phosphorus in this embodiment) self-aligned manner n-type impurity element as a mask 226b is added. こうして形成された不純物領域236〜239には前記n型不純物領域(b)の1/2〜1/10(代表的には1/3〜1/4)の濃度(但し、前述のチャネルドープ工程で添加されたボロン濃度よりも5〜10倍高い濃度、代表的には1×10 16 〜5×10 18 atoms/cm 3 、典型的には3×10 17 〜3×10 18 atoms/cm 3 、)でリンが添加されるように調節する。 Thus a concentration of 1 / 2-1 / 10 of the n-type impurity regions in the impurity regions 236-239 formed (b) (typically 1 / 3-1 / 4) (however, the foregoing channel doping step 5 to 10 times higher concentration than the added boron concentration in, typically 1 × 10 16 ~5 × 10 18 atoms / cm 3, typically 3 × 10 17 ~3 × 10 18 atoms / cm 3 ) in phosphorus adjusted to be added. なお、本明細書中では上記濃度範囲でn型不純物元素を含む不純物領域(但し、p型不純物領域を除く)をn型不純物領域(c)と定義する。 Incidentally, in the present specification impurity region containing an n-type impurity element in the above concentration range (excluding p-type impurity region) is defined as n-type impurity regions (c). (図4(C)) (FIG. 4 (C))
【0088】 [0088]
なお、この工程ではゲート電極で隠された部分を除いて全ての不純物領域にも1×10 16 〜5×10 18 atoms/cm 3の濃度でリンが添加されているが、非常に低濃度であるため各不純物領域の機能には影響を与えない。 Although phosphorus is added at a concentration of 1 × 10 16 ~5 × 10 18 atoms / cm 3 to all of the impurity regions except for hidden part in the gate electrode in this process, at very low concentrations no effect on some for the function of each impurity region. また、n型不純物領域(b)236〜239には既にチャネルドープ工程で1×10 15 〜1×10 18 atoms/cm 3の濃度のボロンが添加されているが、この工程ではp型不純物領域(b)に含まれるボロンの5〜10倍の濃度でリンが添加されるので、この場合もボロンはn型不純物領域(b)の機能には影響を与えないと考えて良い。 Although boron 1 × 10 15 of ~1 × 10 18 atoms / cm 3 concentration of already channel doping process in the n-type impurity regions (b) 236~239 are added, p-type impurity regions in this process since phosphorus 5-10 times the concentration of boron contained in (b) is added, the boron also in this case may be considered to not affect the functionality of n-type impurity region (b).
【0089】 [0089]
次に、それぞれの濃度で添加されたn型又はp型不純物元素を活性化するために熱処理工程を行った。 Then, heat treatment was carried out step the added n-type or p-type impurity element at each concentration to activate. この工程はファーネスアニール法、レーザーアニール法、ランプアニール法のいずれか又はそれらを併用して行うことができる。 This step can be carried out furnace annealing, laser annealing, either lamp annealing method or a combination of them. ファーネスアニール法で行う場合は、不活性雰囲気中において500〜800℃、好ましくは550〜600℃で行えば良い。 When performing the furnace annealing, 500 to 800 ° C. in an inert atmosphere, preferably it may be performed at 550 to 600 ° C.. 本実施例では550℃、4時間の熱処理を行い、不純物元素を活性化する。 550 ° C. In this embodiment, heat treatment is performed for 4 hours, to activate the impurity element. (図4(D)) (FIG. 4 (D))
【0090】 [0090]
なお、本実施例では窒化タンタル膜とタンタル膜でなる積層膜をゲート電極材料として用いているが、タンタル膜は非常に酸化に弱い。 Although this embodiment uses a laminated film made of a tantalum nitride film and a tantalum film as a gate electrode material, the tantalum film is vulnerable to a very oxidation. 従って、この活性化工程は極力酸素を含まない不活性雰囲気中で行う必要がある。 Thus, the activation step needs to be performed as much as possible in an inert atmosphere containing no oxygen. 具体的には、酸素が1ppm以下(好ましくは0.1ppm以下)の不活性雰囲気中が好ましい。 Specifically, oxygen is 1ppm or less (preferably 0.1ppm or less) is preferably in an inert atmosphere.
【0091】 [0091]
本実施例では、100%窒素雰囲気で550℃4時間の熱処理を行うが、その際、酸化が進行しない程度に十分に低い温度(100〜200℃)で基板を炉内へ投入し、十分に長い時間(30分〜1時間)の窒素パージ期間をおいた後に熱処理を行う。 In this embodiment, heat treatment is performed 550 ° C. 4 hours with 100% nitrogen atmosphere, whereby, was charged with the substrate into the furnace at a sufficiently low temperature (100 to 200 ° C.) to the extent that oxidation does not proceed sufficiently a heat treatment is performed after placing a nitrogen purge period of a long time (30 minutes to 1 hour). そして、基板を取り出す際にも上記十分に低い温度まで炉内温度が下がった後で大気解放するよう注意する。 Then, care to the open air after the furnace temperature to the sufficiently low temperature falls even when taking out the substrate.
【0092】 [0092]
こうして細心の注意を払って熱処理(活性化工程)を行えば、ゲート電極の表面は僅かに窒化するものの酸化反応は防ぐことができ、大幅に抵抗が増加するような不具合は生じない。 Thus by performing the heat treatment with extreme caution (activation step), the surface of the gate electrode can be prevented the oxidation of those slightly nitrided, greatly resistance problem does not occur as increased.
【0093】 [0093]
次に、第1ゲート電極223〜225、226a、226bを覆って第3ゲート絶縁膜240を形成する。 Next, the first gate electrode 223~225,226A, forming the third gate insulating film 240 covering the 226b. なお、実際にゲート絶縁膜として機能するのは第1ゲート電極223の上にあたる部分だけであるが、説明の便宜上、特に区別しないで呼ぶことにする。 Although actually to function as a gate insulating film is only the portion corresponding to the top of the first gate electrode 223, for convenience of explanation, it will be referred to without particular distinction.
【0094】 [0094]
この第3ゲート絶縁膜240は公知の気相法で形成すれば良いが、膜質の良い薄膜を得るために本実施例では減圧熱CVD法により形成する。 The third gate insulating film 240 may be formed by a known vapor phase method, in this embodiment in order to obtain a good thin film quality is formed by low pressure thermal CVD. また、本実施例では酸化珪素膜で窒化珪素膜を挟んだ三層構造の積層膜を第3ゲート絶縁膜として用いる。 Further, in this embodiment, a laminate film of three-layer structure sandwiching the silicon nitride film is a silicon oxide film as the third gate insulating film. 膜厚はトータルで15〜50nm(好ましくは20〜40nm)とすれば良い。 The film thickness may be set to 15~50nm (preferably 20~40nm) in total. 本実施例では酸化珪素膜(膜厚:10nm)/窒化珪素膜(膜厚:20nm)/酸化珪素膜(膜厚:10nm)とするが、これに限定する必要はなく、カップリング比を考慮して決定すれば良い。 Silicon oxide film (thickness: 10 nm) in this embodiment / the silicon nitride film (thickness: 20 nm) / silicon oxide film (thickness: 10 nm) but a not limited to this, taking into account the coupling ratio it may be determined in.
【0095】 [0095]
そして、第3ゲート絶縁膜240を介して、第1ゲート電極223と重なる位置に第2ゲート電極241を形成する。 Then, through a third gate insulating film 240, forming the second gate electrode 241 to overlap with the first gate electrode 223. この第2ゲート電極241は後にメモリトランジスタの制御ゲート電極として機能する。 The second gate electrode 241 serves as a control gate electrode of the memory transistor after. 膜厚は200〜400nmの範囲で選択すれば良い。 The film thickness may be selected in the range of 200~400nm. (図5(A)) (FIG. 5 (A))
【0096】 [0096]
第2ゲート電極(制御ゲート電極)241の材料としては、第1ゲート電極と同様の材料を用いることができるが、これ以降の工程では高い450℃以上に温度が上がることがないので、その温度に耐えうる耐熱性を有する導電膜であれば、いかなる材料を用いても良い。 The material of the second gate electrode (control gate electrode) 241, but may be formed of the same material as the first gate electrode, since no temperature rises above a high 450 ° C. in a the subsequent step, the temperature as long as it is a conductive film having heat resistance capable of withstanding may be used any material. 特に、低抵抗なアルミニウム又は銅を含む金属膜が好ましい。 In particular, a metal film containing low resistance aluminum or copper is preferable.
【0097】 [0097]
次に、第1層間絶縁膜242を形成する。 Next, a first interlayer insulating film 242. 第1層間絶縁膜242としては、珪素を含む絶縁膜、具体的には窒化珪素膜、酸化珪素膜、窒化酸化珪素膜またはそれらを組み合わせた積層膜で形成すれば良い。 As the first interlayer insulating film 242, an insulating film containing silicon, specifically, a silicon nitride film, a silicon oxide film may be a laminate film of a combination of a silicon nitride oxide film or their. また、膜厚は400nm〜1.5μmとすれば良い。 In addition, the film thickness may be set 400nm~1.5μm. 本実施例では、プラズマCVD法を用いて1μm厚の酸化珪素膜を形成する。 In this embodiment, a silicon oxide film of 1μm thick by a plasma CVD method.
【0098】 [0098]
次に、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜4時間の熱処理を行い、活性層の水素化を行う。 Then, in an atmosphere containing 3 to 100% hydrogen, performing heat treatment for 1 to 4 hours at 300 to 450 ° C., hydrogenation is performed in the active layer. この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。 This step is to terminate dangling bonds in the semiconductor layers by thermally excited hydrogen. 水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる水素化処理)を行っても良い。 As another means for hydrogenation may be performed plasma hydrogenation (hydrogenation using hydrogen excited by plasma treatment).
【0099】 [0099]
次に、それぞれのTFTのソース領域又はドレイン領域に達するコンタクトホールが形成され、共通ソース配線243、ビット配線244、ソース配線245〜247、ドレイン配線248、249を形成する。 Next, a contact hole reaching the source region or the drain region of each TFT is formed, the common source line 243, bit line 244, the source wiring 245 to 247, to form the drain wiring 248 and 249. なお、CMOS回路を形成するためにドレイン配線248はNチャネル型TFTとPチャネル型TFTとの間で共通である。 The drain wiring 248 to form a CMOS circuit is common between the N-channel type TFT and the P-channel type TFT. また、図示していないが、本実施例ではこの配線を、Ti膜を200nm、Tiを含むアルミニウム膜500nm、TiN膜100nmをスパッタ法で連続して形成した三層構造の積層膜とする。 Although not shown, in this embodiment the wiring, 200 nm of Ti film, an aluminum film 500nm containing Ti, a stacked film of three-layer structure formed by continuously TiN film 100nm by sputtering. (図5(B)) (FIG. 5 (B))
【0100】 [0100]
さらに、TFTを外部汚染から保護する保護膜(パッシベーション膜ともいう)250として、珪素を含む絶縁膜を50〜500nm(代表的には200〜300nm)の厚さで形成する。 Furthermore, (also referred to as a passivation film) protective film for protecting the TFT from external contamination as 250, an insulating film containing silicon with a thickness of 50 to 500 nm (typically 200~300nm is). 本実施例では300nm厚の窒化酸化珪素膜を用い、パッシベーション膜の形成に先立ってH 2 、NH 3等水素を含むガスを用いてプラズマ処理を行った後に成膜する。 Using 300nm thick silicon nitride oxide film in this embodiment, it is deposited after performing plasma processing using a gas containing H 2, NH 3, etc. hydrogen prior to the formation of the passivation film.
【0101】 [0101]
この前処理によりプラズマで励起された水素が第1層間絶縁膜中に供給される。 Hydrogen excited by plasma by this pretreatment is supplied into the first interlayer insulating film. この状態で熱処理(300〜420℃の温度)を行うことで、パッシベーション膜250おの膜質を改善するとともに、第1層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。 Heat treatment is performed in a state (a temperature of 300-420 ° C.), as well as improving the passivation film 250 contact the film quality, the hydrogen added in the first interlayer insulating film diffuses to the lower side, effectively it can be hydrogenated active layer.
【0102】 [0102]
なお、この熱処理工程のあと、後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜250に開口部(図示せず)を形成しておいても良い。 Incidentally, after this heat treatment step, after the position for forming a contact hole for connecting the pixel electrode and the drain wire, the opening in the passivation film 250 may be formed (not shown). また、この工程を行う際、画素内の画像表示領域のパッシベーション膜を除去しておくと透過型液晶表示装置においては透過光量が増加して明るい画像が得られる。 Further, this step when performing, resulting bright image by increasing the amount of transmitted light in the image display keep the transmission type liquid crystal display device by removing the passivation film in a region in the pixel.
【0103】 [0103]
次に、有機樹脂からなる第2層間絶縁膜251を約1μmの厚さに形成する。 Next, a second interlayer insulating film 251 made of organic resin is formed to a thickness of about 1 [mu] m. 有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。 As the organic resin, it is possible to use polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene) or the like. 有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。 The advantage of using an organic resin film, spots and film forming method is simple, since the dielectric constant is low, a point that the parasitic capacitance can be reduced and the viewpoint of excellent flatness. なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。 Incidentally, such as an organic resin film or an organic-based SiO compound other than those described above can also be used. ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で焼成して形成する。 Here, after application to the substrate, A thermal polymerization type polyimide is used to form by firing at 300 ° C..
【0104】 [0104]
次に、画素部となる領域において、第2層間絶縁膜251上に遮蔽膜252を形成する。 Then, in a region where the pixel portion, to form a shielding film 252 is formed on the second interlayer insulating film 251. なお、本明細書中では光と電磁波を遮るという意味で遮蔽膜という文言を用いる。 Incidentally, using the phrase shielding film in the sense that block light and electromagnetic wave herein. 遮蔽膜252はアルミニウム(Al)、チタン(Ti)、タンタル(Ta)から選ばれた元素でなる導電膜またはいずれかの元素を主成分とする導電膜で100〜300nmの厚さに形成する。 Shielding film 252 of aluminum (Al), titanium (Ti), a conductive film, or any element comprising at element selected from tantalum (Ta) with a conductive film mainly formed to a thickness of 100 to 300 nm. 本実施例では1wt%のチタンを含有させたアルミニウム膜を125nmの厚さに形成する。 In this embodiment, an aluminum film containing 1 wt% of titanium to a thickness of 125 nm.
【0105】 [0105]
なお、第2層間絶縁膜251上に酸化珪素膜等の絶縁膜を5〜50nm形成しておくと、この上に形成する遮蔽膜の密着性を高めることができる。 Incidentally, an insulating film such as a silicon oxide film on the second interlayer insulating film 251 idea to 5~50nm formed, it is possible to improve the adhesiveness of the shielding film formed thereon. この効果は窒化チタン膜等の導電膜を用いても得られる。 This effect can be obtained even using a conductive film such as titanium nitride film. また、有機樹脂で形成した第2層間絶縁膜251の表面にCF 4ガスを用いたプラズマ処理を施すと、表面改質により膜上に形成する遮蔽膜の密着性を向上させることができる。 Further, when a plasma treatment using CF 4 gas on the surface of the second interlayer insulating film 251 formed of an organic resin, it is possible to improve the adhesiveness of the shielding film formed on the film by the surface modification.
【0106】 [0106]
また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配線を形成することも可能である。 Further, by using the aluminum film containing titanium, it is also possible to form other connecting wirings, not only the shielding film. 例えば、駆動回路内で回路間をつなぐ接続配線を形成できる。 For example, it is possible to form a connection wiring for connecting between circuits in the drive circuit. 但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第2層間絶縁膜にコンタクトホールを形成しておく必要がある。 However, in this case before depositing the material that forms the shielding film or the connecting wiring, it is necessary to form a contact hole in advance the second interlayer insulating film.
【0107】 [0107]
次に、遮蔽膜252の表面に陽極酸化法またはプラズマ酸化法(本実施例では陽極酸化法)により20〜100nm(好ましくは30〜50nm)の厚さの酸化物(陽極酸化物)253を形成する。 Next, form a shield anodic oxidation or plasma oxidation method on the surface of the film 252 (anodic oxidation in the present embodiment) by 20 to 100 nm (preferably 30 to 50 nm) thick oxide (anodic oxide) 253 to. 本実施例では遮蔽膜252としてアルミニウムを主成分とする膜を用いたため、酸化物253として酸化アルミニウム膜(アルミナ膜)が形成される。 In this embodiment, since using a film mainly containing aluminum as a shielding film 252, an aluminum oxide film (alumina film) is formed as an oxide 253.
【0108】 [0108]
この陽極酸化処理に際して、まず酒石酸エチレングリコール溶液を作製する。 In the anodic oxidation treatment, it is first prepared tartaric acid ethylene glycol solution. これは15%の酒石酸アンモニウム水溶液とエチレングリコールとを2:8で混合した溶液であり、これにアンモニア水を加え、pHが7±0.5となるように調節する。 This a 15% ammonium tartrate aqueous solution of and ethylene glycol 2: 8 a solution obtained by mixing, to which ammonia water was added, adjusted to a pH of 7 ± 0.5. そして、この溶液中に陰極となる白金電極を設け、遮蔽膜252が形成されている基板を溶液に浸し、遮蔽膜252を陽極として、一定(数mA〜数十mA)の直流電流を流す。 Then, this solution a platinum electrode serving as a cathode is provided in, the substrate was dipped for shielding film 252 is formed in the solution, the shielding film 252 as an anode, passing a direct current of a constant (several mA~ tens mA).
【0109】 [0109]
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定電流のまま100V/minの昇圧レートで電圧を上昇させて、到達電圧45Vに達したところで陽極酸化処理を終了させる。 Although the voltage between the cathode and the anode in the solution changes with time in accordance with the growth of the anodic oxide, at elevated voltage boosting rate remains 100 V / min constant current anodic oxidation was reached ultimate voltage 45V the process is terminated. このようにして遮蔽膜252の表面には厚さ約50nmの酸化物253を形成することができる。 This way, the surface of the shielding film 252 can be formed oxide 253 having a thickness of about 50nm. また、その結果、遮蔽膜252の膜厚は90nmとなる。 Further, as a result, the thickness of the shielding film 252 becomes 90 nm.
【0110】 [0110]
なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。 Note that numerical values ​​relating to the anodic oxidation method shown in only one example, of course the optimum value by the size of the elements making are those that can vary.
【0111】 [0111]
また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマCVD法、熱CVD法またはスパッタ法などの気相法によって形成しても良い。 Further, where it is configured to provide only the insulating film surface of the shielding film by using the anodic oxidation method, the insulating film plasma CVD method, may be formed by a vapor phase method such as thermal CVD or sputtering. その場合も膜厚は20〜100nm(好ましくは30〜50nm)とすることが好ましい。 Thickness even this case is preferably set to 20 to 100 nm (preferably 30 to 50 nm). また、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、DLC等の炭素膜、酸化タンタル膜若しくは有機樹脂膜を用いても良い。 Further, a silicon oxide film, a silicon nitride film, a silicon nitride oxide film, carbon film of DLC or the like, may be used a tantalum oxide film or an organic resin film. 又は、これらを組み合わせた積層膜を用いても良い。 Or it may be a laminated film of a combination of these.
【0112】 [0112]
次に、第2層間絶縁膜251、パッシベーション膜250にドレイン配線249に達するコンタクトホールを形成し、画素電極254を形成する。 Next, the second interlayer insulating film 251, a contact hole is formed to reach the drain wiring 249 in the passivation film 250 to form a pixel electrode 254. なお、画素電極255は隣接する他の画素の画素電極である。 The pixel electrode 255 is a pixel electrode of another pixel adjacent. 画素電極254、255は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。 Pixel electrodes 254 and 255, a transparent conductive film in the case of a transmission type liquid crystal display device, a metallic film may be used in the case of a reflective liquid crystal display device. ここでは透過型の液晶表示装置とするために、酸化インジウムと酸化スズとの化合物膜(ITO膜)を110nmの厚さにスパッタ法で形成する。 Here, for a transmission type liquid crystal display device is formed by sputtering a compound film of indium oxide and tin (ITO film) with a thickness of 110 nm.
【0113】 [0113]
また、この時、画素電極254と遮蔽膜252とが酸化物253を介して重なり、保持容量(キャパシタンス・ストレージ)256を形成する。 At this time, the pixel electrode 254 and the shielding film 252 overlap through the oxide 253 forms a storage capacitor (capacitance storage) 256. なお、この場合、遮蔽膜252をフローティング状態(電気的に孤立した状態)か固定電位、好ましくはコモン電位(データとして送られる画像信号の中間電位)に設定しておくことが望ましい。 In this case, the shielding film 252 a floating state (electrically isolated state) or a fixed potential, preferably it is desirable to set the (intermediate potential of an image signal sent as data) common potential.
【0114】 [0114]
こうして同一基板上に、メモリ部、駆動回路部及び画素部を有するアクティブマトリクス基板が完成する。 Thus on the same substrate, memory unit, an active matrix substrate having a driver circuit portion and the pixel portion are completed. 図5(C)に示すアクティブマトリクス基板は図1で説明したアクティブマトリクス基板と同じ構造である。 The active matrix substrate shown in FIG. 5 (C) has the same structure as the active matrix substrate described in FIG.
【0115】 [0115]
本願発明では、メモリ部、駆動回路部及び画素部が要求する性能に応じて各回路又は素子を形成するTFTの構造を最適化し、電気光学装置の動作性能及び信頼性を向上させることができる。 In the present invention, the memory unit, to optimize the structure of each circuit or TFT forming elements in accordance with the performance of the driver circuit portion and the pixel portion is required, it is possible to improve the operation performance and reliability of the electro-optical device. 具体的には、駆動回路部には動作速度若しくはホットキャリア対策を重視したTFT構造を用い、画素部にはオフ電流値動作の低減を重視したTFT構造を用いる。 Specifically, the driving circuit unit using the TFT structure emphasizes the operating speed or hot carrier measures, the pixel portion using the TFT structure with an emphasis on reducing the off current value operation. また、メモリ部には工程数の増加を最小限に抑えつつ、メモリトランジスタを形成する。 Further, the memory unit while minimizing the increase in the number of steps to form the memory transistor.
【0116】 [0116]
ここでアクティブマトリクス型液晶表示装置の場合について図1を参照して説明する。 Referring now to FIG. 1 for the case of an active matrix type liquid crystal display device will be described.
【0117】 [0117]
まず、メモリトランジスタ301は浮遊ゲート電極107と制御ゲート電極108とを有する二層ゲート構造のTFTをメモリトランジスタとして用いる。 First, using a TFT having a two-layer gate structure having a memory transistor 301 and the floating gate electrode 107 and the control gate electrode 108 as a memory transistor. このメモリトランジスタの書き込み動作は、チャネル形成領域105とドレイン領域103との接合部に発生したホットキャリアが浮遊ゲート電極107に注入されて行われる。 The write operation of the memory transistor, the hot carriers generated in the junction between the channel forming region 105 and drain region 103 is made is injected into the floating gate electrode 107. そして、消去動作は、浮遊ゲート電極107とソース領域102との間に流れるFN(ファウラノルドハイム)電流によって行われる。 Then, the erase operation is performed by FN (Fowler Nordheim) current flowing between the floating gate electrode 107 and the source region 102.
【0118】 [0118]
また、LDD領域104はソース領域102とチャネル形成領域105との間のバンド間トンネル電流を防止するための緩衝領域であり、信頼性向上と消費電流低減の効果がある。 Also, LDD region 104 is a buffer region for preventing inter-band tunneling current between the source region 102 and the channel forming region 105, the effect of reducing the current consumption and improved reliability. このLDD領域104の長さ(幅)は0.1〜2.0μm、代表的には0.5〜1.5μmとすれば良い。 The length of the LDD region 104 (width) 0.1 to 2.0 [mu] m, typically may be a 0.5 to 1.5 [mu] m.
【0119】 [0119]
また、nチャネル型TFT302は高速動作を重視するシフトレジスタ、レベルシフタ、バッファなどの駆動回路に適している。 Further, n-channel type TFT302 shift register that emphasizes high-speed operation, the level shifter is suitable for driver circuits such as a buffer. 即ち、チャネル形成領域115とドレイン領域113との間のみにゲート電極に重なったLDD領域114を形成することで、できるだけ抵抗成分を低減させつつホットキャリア対策を講じた構造となっている。 That is, by forming the LDD region 114 overlapping the gate electrode only between the channel forming region 115 and drain region 113, and has a while reducing the resistance as possible took hot carrier countermeasure structure.
【0120】 [0120]
ドレイン領域側のみにLDD領域を設ければ足りるのは、上記駆動回路の場合、ソース領域とドレイン領域の機能が変わらず、キャリア(電子)の移動する方向が一定だからである。 The sufficient by providing the LDD region on only the drain region side in the case of the driving circuit, without changing the functions of the source region and the drain region is because the direction of movement of the carriers (electrons) is constant. 但し、必要に応じてチャネル形成領域を挟んでLDD領域を形成することもできる。 However, it is also possible to form the LDD regions sandwiching the channel forming region as necessary. 即ち、ソース領域とチャネル形成領域の間、及びドレイン領域とチャネル形成領域との間に形成することも可能である。 That is, it is possible to form between the source region and between the channel formation region, and the drain region and the channel formation region. なお、このLDD領域114の長さ(幅)は0.1〜2.0μm、好ましくは0.5〜1.5μmとすれば良い。 The length of the LDD region 114 (width) 0.1 to 2.0 [mu] m, preferably may be between 0.5 to 1.5 [mu] m.
【0121】 [0121]
また、画素TFT304は低オフ電流動作を重視した画素部に適している。 The pixel TFT304 is suitable for a pixel portion which place great importance on low off current operation. 即ち、LDD領域128a〜128dをゲート電極131a、131bに重ならないように形成することで低オフ電流動作を実現している。 That realizes a low off current operation by forming so as not to overlap the LDD region 128a~128d gate electrode 131a, the 131b. また、メモリ部や駆動回路部に形成されるLDD領域よりも低い不純物濃度のLDD領域を用いることで、さらに低いオフ電流値とする構造となっている。 Further, by using an LDD region of low impurity concentration than the LDD region formed in the memory portion and the driving circuit portion, and has a structure in which a lower off current value. さらに、不純物領域130がオフ電流値の低減に大きく寄与している。 Further, the impurity region 130 contributes greatly to reducing the off current value.
【0122】 [0122]
なお、画素TFT304に設けられるLDD領域128a〜128bの長さ(幅)は0.5〜3.5μm、代表的には2.0〜2.5μmとすれば良い。 The length of the LDD region 128a~128b provided in the pixel TFT 304 (width) 0.5~3.5Myuemu, typically may be a 2.0 to 2.5 [mu] m.
【0123】 [0123]
また、本実施例では保持容量の誘電体として比誘電率が7〜9と高い酸化アルミニウム膜を用いたことで、所望の容量を形成するために必要な保持容量の専有面積を少なくすることができる。 Further, since the dielectric constant as a dielectric of the storage capacity with high aluminum oxide film and 7-9 in this embodiment, it possible to reduce the area occupied by the storage capacitor required to form the desired capacitance it can. さらに、本実施例のように画素TFT上に形成される遮蔽膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができる。 Further, by making the shielding film formed on the pixel TFT as in the present embodiment and the one electrode of the storage capacitor, it is possible to improve the aperture ratio of the image display unit of an active matrix type liquid crystal display device.
【0124】 [0124]
なお、本発明は本実施例に示した保持容量の構造に限定される必要はない。 The present invention is not necessarily limited to the structure of the storage capacitor shown in this embodiment. 例えば、本出願人による特願平9−316567号出願、特願平9−273444号出願または特願平10−254097号出願に記載された構造の保持容量を用いることもできる。 For example, Japanese Patent Application No. 9-316567 filed by the present applicant, can also be used holding capacity of the structure disclosed in Japanese Patent Application No. Hei 9-273444 filed or Japanese Patent Application No. 10-254097 filed.
【0125】 [0125]
〔実施例2〕 Example 2
本実施例では、実施例1で形成したアクティブマトリクス基板(図5(C)に示される)に対してセル組み工程を行い、アクティブマトリクス型液晶表示装置を作製する場合について図6を用いて説明する。 In this embodiment, it performs a cell assembling step with respect to the active matrix substrate formed in Example 1 (shown in FIG. 5 (C)), with reference to FIG. 6 for the case of manufacturing an active matrix liquid crystal display device described to.
【0126】 [0126]
図6に示すように、図5(C)の状態の基板に対し、配向膜601を形成する。 As shown in FIG. 6, to the substrate in the state of FIG. 5 (C), the forming the alignment film 601. 本実施例では配向膜としてポリイミド膜を用いる。 In this embodiment, a polyimide film as an alignment film. また、対向基板602には、透明導電膜からなる対向電極603と、配向膜604とを形成する。 Further, the counter substrate 602, a counter electrode 603 made of a transparent conductive film to form an alignment film 604. なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。 It is also possible to form a color filter or a shielding film as required on the opposing substrate.
【0127】 [0127]
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するように調節する。 Next, after forming an orientation film, adjusted to oriented with a certain pretilt angle liquid crystal molecules rubbed. そして、画素部と、駆動回路部が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ(共に図示せず)などを介して貼りあわせる。 Then, a pixel portion, an active matrix substrate and the counter substrate driving circuit portion are formed, bonded via a sealing material or spacers (both not shown) by a known cell assembling process. その後、両基板の間に液晶605を注入し、封止剤(図示せず)によって完全に封止する。 Thereafter, liquid crystal is injected 605 between the substrates, and completely sealed by a sealant (not shown). 液晶には公知の液晶材料を用いれば良い。 It may be a known liquid material to the liquid crystal. このようにして図6に示すアクティブマトリクス型液晶表示装置が完成する。 The active matrix liquid crystal display device shown in FIG. 6 is thus completed.
【0128】 [0128]
次に、このアクティブマトリクス型液晶表示装置の構成を、図7の斜視図を用いて説明する。 Next, the structure of this active matrix type liquid crystal display device is described with reference to a perspective view of FIG. 本願発明の液晶表示装置はアクティブマトリクス基板701に形成された画素部702と、ソース配線駆動回路(画像信号伝送用回路)703と、ゲート配線駆動回路(走査信号伝送用回路)704とを有する。 It includes a pixel portion 702 liquid crystal display device which is formed on the active matrix substrate 701 of the present invention, a source wiring driver circuit (image signal transmission circuit) 703, and a gate line drive circuit (scanning signal transmission circuit) 704. なお、707はアクティブマトリクス基板に対向して設けられた対向基板である。 Incidentally, 707 is a counter substrate provided to face the active matrix substrate.
【0129】 [0129]
画素部702には、図1に示した画素TFT304を含む複数の画素がマトリクス状に配列されている。 The pixel portion 702, a plurality of pixels including a pixel TFT304 shown in FIG. 1 are arranged in a matrix. また、前記画素TFTはソース配線駆動回路703から延長されるソース配線と、ゲート配線駆動回路704から延長されるゲート配線との交点に接続されている。 Further, the pixel TFT is connected to the source wiring extending from the source line driver circuit 703, the intersection of the gate wiring extending from the gate line driving circuit 704.
【0130】 [0130]
また、アクティブマトリクス基板701にはFPC(フレキシブルプリントサーキット)705が接続され、画像信号やクロック信号等の情報を含む信号が液晶表示装置に入力される。 Further, the active matrix substrate 701 is connected FPC (flexible printed circuit) 705, a signal including information such as an image signal and a clock signal is input to the liquid crystal display device.
【0131】 [0131]
さらに、アクティブマトリクス基板701には図1に示したメモリトランジスタ301を集積化したメモリ部706が形成される。 Further, the active matrix substrate 701 memory unit 706 which integrates memory transistor 301 shown in FIG. 1 is formed. メモリ部706は選択トランジスタとメモリトランジスタとを一つのセルに含むメモリセルを集積化させた不揮発性メモリとしても良いが、複数のメモリトランジスタのビット線を共通化させたフラッシュメモリの方が高集積化には適している。 Memory unit 706 may be a nonvolatile memory is integrated memory cell comprising a selection transistor and a memory transistor in one cell, high integration is more of a flash memory is shared bit line of the plurality of memory transistors It is suitable for reduction.
【0132】 [0132]
〔実施例3〕 Example 3
実施例2に示したアクティブマトリクス型液晶表示装置において、ソース配線駆動回路703には代表的にはシフトレジスタ、レベルシフタ、バッファ、サンプリング回路(サンプル及びホールド回路)が含まれる。 In an active matrix liquid crystal display device shown in Embodiment 2, the source line drive circuit 703 typically shift register, a level shifter, a buffer, includes a sampling circuit (sample and hold circuit). これはアナログ信号を処理する場合の例であるが、デジタル信号を処理する場合には、サンプリング回路に代わってラッチ、D/Aコンバータが含まれる。 This is an example of a case of processing the analog signal, when digital signals are latched in place of the sampling circuit includes a D / A converter. また、ゲート配線駆動回路の場合はシフトレジスタ、レベルシフタ、バッファを含む。 In the case of the gate line drive circuit including a shift register, a level shifter, a buffer.
【0133】 [0133]
ここでシフトレジスタは駆動電圧が3.5〜16V(代表的には5V又は10V)であり、回路を形成するCMOS回路に使われるNチャネル型TFTは図1において302で示した構造が適している。 Here the shift register is driven voltage 3.5~16V (typically 5V or 10V), N-channel type TFT used in a CMOS circuit forming the circuit is the structure shown suitable in 302 in FIG. 1 there. また、レベルシフタやバッファは駆動電圧が14〜16Vと高くなるが、シフトレジスタと同様に図1に示したNチャネル型TFT302を含むCMOS回路が適している。 Further, a level shifter, a buffer is driving voltage becomes high as 14~16V, CMOS circuit including the N channel type TFT302 shown similarly to the shift register in FIG. 1 is suitable. なお、レベルシフタやバッファの場合、ゲート電極をダブルゲート構造、トリプルゲート構造といったマルチゲート構造とすることは回路の信頼性を向上させる上で有効である。 In the case of a level shifter or a buffer, making the gate electrode double gate structure, a multi-gate structure such as a triple gate structure is effective in improving the reliability of the circuit.
【0134】 [0134]
ところが、ソース配線駆動回路に含まれるサンプリング回路は、駆動電圧は14〜16Vであるが、ソース領域とドレイン領域が反転する上、オフ電流値を低減する必要があるのでホットキャリア対策と低オフ電流値対策の両方を講じなければならない。 However, the sampling circuit contained in the source line driver circuit, driving the voltage is 14~16V, the source region and the drain region are inverted, hot carrier countermeasures and low off current because it is necessary to reduce the off current value It must be taken both of value measures.
【0135】 [0135]
そこで本実施例ではサンプリング回路として図8に示した構造のNチャネル型TFT205を用いる。 In this embodiment an N-channel type TFT205 the structure shown in FIG. 8 as a sampling circuit. なお、図8ではnチャネル型TFTしか図示されていないが、実際にサンプリング回路を形成する時はnチャネル型TFTとpチャネル型TFTとを組み合わせて形成すると大電流を流しやすくなり好ましい。 Although only n-channel type TFT in FIG. 8 is not shown, actually it tends to flow a large current to form in combination an n-channel TFT and a p-channel TFT when forming the sampling circuit preferable.
【0136】 [0136]
本実施例でサンプリング回路として用いるnチャネル型TFTの構造は、ソース領域21、ドレイン領域22、LDD領域23a、23b及びチャネル形成領域24を含む活性層、第2ゲート絶縁膜13、ゲート電極25、ソース配線26、ドレイン配線27を有してなる。 Structure of n-channel type TFT is used as the sampling circuit in the present embodiment, the source region 21, drain region 22, LDD regions 23a, the active layer including 23b and a channel formation region 24, a second gate insulating film 13, gate electrode 25, a source wiring 26, and a drain wiring 27. なお、ソース領域とドレイン領域(若しくはソース配線とドレイン配線)は動作によって反転する。 The source region and the drain region (or the source wiring and the drain wiring) is inverted by the operation.
【0137】 [0137]
このnチャネル型TFT205の最も大きな特徴は、LDD領域23a、23bがチャネル形成領域24を挟んで設けられ、且つ、そのLDD領域が第2ゲート絶縁膜13を介してゲート電極25に重なる領域と重ならない領域とを有する点にある。 The most significant feature of the n-channel type TFT205 is, LDD regions 23a, 23b are provided across the channel formation region 24, and, regions and heavy that the LDD region overlaps the gate electrode 25 through the second gate insulating film 13 not do in that it has a region.
【0138】 [0138]
即ち、LDD領域23a、23bのうちゲート電極25に重なっている領域は、図1に示したnチャネル型TFT302のLDD領域114と同様に、ホットキャリア注入による劣化を低減する。 That is, the region which overlaps the gate electrode 25 of the LDD regions 23a, 23b, similar to the LDD region 114 of the n-channel type TFT302 shown in FIG. 1, to reduce the deterioration due to hot carrier injection. また、LDD領域23a、23bのうちゲート電極25に重ならない領域は、図1に示した画素TFT304のLDD領域128a〜128dと同様に、オフ電流値を低減する。 The region not overlapping the gate electrode 25 of the LDD regions 23a, 23b, similar to the LDD region 128a~128d pixel TFT304 shown in FIG. 1, to reduce the off current value.
【0139】 [0139]
以上のような構造を有するnチャネル型TFTをサンプリング回路に用いることでホットキャリアによる劣化が少なく、オフ電流値の低いスイッチング動作を行うことができる。 Can be degraded due to hot carriers is small, it performs a low switching operation off current value by using the n-channel type TFT having a structure as described above in the sampling circuit. なお、この時、ゲート電極に重なったLDD領域の長さ(幅)は0.3〜3.0μm、代表的には0,5〜1.5μm、ゲート電極に重ならないLDD領域の長さ(幅)は1.0〜3.5μm、代表的には1.5〜2.0μmとすれば良い。 At this time, the length of the LDD region overlapping the gate electrode (width) 0.3 to 3.0 [mu] m, typically 0,5~1.5Myuemu, the length of the LDD region not overlapping the gate electrode ( width) 1.0~3.5μm, typically may be set to 1.5~2.0μm.
【0140】 [0140]
なお、本実施例に示したnチャネル型TFT205の構造は、図2〜5に示した工程に従えば特別な工程を付加することなく形成することができる。 The structure of the n-channel type TFT205 shown in this embodiment can be formed without adding a special process according to the steps shown in Figures 2-5. また、実施例2に示したアクティブマトリクス型液晶表示装置のサンプリング回路に本実施例の構造を用いることは有効である。 Further, it is effective to use the structure of the present embodiment the sampling circuit of the active matrix type liquid crystal display device shown in Embodiment 2.
【0141】 [0141]
〔実施例4〕 Example 4
本実施例1に従って作製したTFTの活性層(特にチャネル形成領域)は結晶格子に連続性を持つ特異な結晶構造の結晶質珪素膜で形成される。 Active layer of the TFT manufactured in accordance with the first embodiment (especially the channel forming region) is formed of a crystalline silicon film of unique crystal structure having continuous crystal lattice. このような結晶質珪素膜に関する詳細は、本出願人による特願平10−044659号、特願平10−152316号、特願平10−152308号または特願平10−152305号の出願を参照すれば良い。 For more information on such a crystalline silicon film, see Japanese Patent Application No. 10-044659 by the present applicant, Japanese Patent Application 10-152316, the filing of Japanese Patent Application No. Hei 10-152308 or Japanese Patent Application No. 10-152305 it is sufficient. 以下、本出願人が実験的に調べた結晶構造の特徴について概略を説明する。 Hereinafter, the present applicant will be schematically described the features of the experimentally examined crystal structure. なお、この特徴は、本実施例によって完成されたTFTの活性層を形成する半導体膜の特徴と一致する。 Note that this feature is consistent with the characteristics of the semiconductor film forming the active layer of the present examples completed TFT.
【0142】 [0142]
上記結晶質珪素膜は、微視的に見れば複数の針状又は棒状の結晶(以下、棒状結晶という)が集まって並んだ結晶構造を有する。 The crystalline silicon film, when viewed microscopically a plurality of needle-like or rod-like crystals (hereinafter, referred to as rod-shaped crystals) having a crystal structure aligned gathered. このことはTEM(透過型電子顕微鏡法)による観察で容易に確認できる。 This can be easily ascertained by observation with a TEM (transmission electron microscopy).
【0143】 [0143]
また、電子線回折法を利用すると結晶質珪素膜の表面(チャネルを形成する部分)に多くの{110}面を確認することができる。 Further, it is possible to check the number of {110} plane on the surface (the portion forming the channel) of the crystalline silicon film to utilize an electron beam diffraction method. このことは、電子線回折写真で分析を行えば{110}面に対応する回折斑点がきれいに現れるので容易に確認することができる。 This can be diffraction spots corresponding to the electron beam diffraction by performing photograph analysis {110} plane is easily confirmed since appears clean. また、各斑点は同心円上に±1°程度の分布(広がり)を持っていることも確認できる。 Each spot can be confirmed also have a distribution of about ± 1 ° on a concentric circle (spread).
【0144】 [0144]
また、X線回折法(厳密にはθ−2θ法を用いたX線回折法)を用いて配向比率を算出してみると{220}面の配向比率が0.7以上(典型的には0.85以上)であることが確認されている。 Further, X-ray diffraction method of 0.7 or more orientation ratio of {220} plane try to calculate the orientation ratio with (strictly X-ray diffractometry using theta-2 [Theta] method) (typically It has been confirmed to be 0.85 or more). なお、配向比率の算出方法は特開平7−321339号公報に記載された手法を用いる。 The method of calculating the orientation ratio using the method described in JP-A-7-321339.
【0145】 [0145]
また、個々の棒状結晶が接して形成する結晶粒界をHR−TEM(高分解能透過型電子顕微鏡法)により観察すると、結晶粒界において結晶格子に連続性があることを確認できる。 Further, a crystal grain boundary which is formed in contact the individual rod-like crystals when observed by HR-TEM (high resolution transmission electron microscopy), it can be confirmed that there is continuity in the crystal lattice in the crystal grain boundary. これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認することができる。 This can be easily confirmed from the fact that lattice stripes observed are continuously connected in the crystal grain boundary.
【0146】 [0146]
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。 Note that the continuity of the crystal lattice at the crystal grain boundary is attributed to the crystal grain boundary is a grain boundary called "planar boundary". 本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ;Ryuichi Shimokawa and Yutaka Hayashi,Japanese Journal of Applied Physics vol.27,No.5,pp.751-758,1988」に記載された「Planar boundary 」である。 Definition of planar boundary in this specification, "Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement; Ryuichi Shimokawa and Yutaka Hayashi, Japanese Journal of Applied Physics vol.27, No.5, pp.751 has been described in -758,1988 "is" Planar boundary ".
【0147】 [0147]
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。 According to the above article, the planar boundary twin boundaries, special stacking faults, and the like special twist grain boundary. この平面状粒界は電気的に不活性であるという特徴を持つ。 This planar boundary has a feature that it is electrically inactive. 即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。 That is, because it does not function as a trap that inhibits movement of the carrier, yet the grain boundary can be regarded as substantially absent.
【0148】 [0148]
特に結晶軸(結晶面に垂直な軸)が〈110〉軸である場合、{211}双晶粒界はΣ3の対応粒界とも呼ばれる。 Especially when the crystal axis (the axis perpendicular to the crystal plane) is the <110> axis, {211} SoAkiratsubukai is also called a coincidence boundary of [sum] 3. Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。 Σ value is a pointer that indicates the degree of matching of the corresponding grain boundary parameters, it is known that Σ value is smaller the consistent good grain boundaries. 例えば、二つの結晶粒の間に形成された結晶粒界では、両方の結晶の面方位が{110}である場合、{111}面に対応する格子縞がなす角をθとするとθ=70.5°の時にΣ3の対応粒界となることが知られている。 For example, the crystal grain boundary formed between two crystal grains, when the plane orientation of both crystal is {110}, when the lattice stripes angle corresponding to {111} plane θ θ = 70.5 ° it is known that a corresponding grain boundary of Σ3 at the time of the.
【0149】 [0149]
本実施例を実施して得た結晶質珪素膜において、結晶軸が〈110〉である二つの結晶粒の間に形成された結晶粒界をHR−TEMで観察すると、隣接する結晶粒の各格子縞が約70.5°の角度で連続しているものが多い。 In the crystalline silicon film obtained by implementing the present embodiment, when observed crystal axis of the crystal grain boundary formed between two crystal grains is <110> in HR-TEM, the adjacent crystal grains each those lattice stripes are continuous at an angle of approximately 70.5 ° is large. 従って、その結晶粒界はΣ3の対応粒界、即ち{211}双晶粒界であると推測できる。 Accordingly, the crystal grain boundary can be inferred that the corresponding grain boundary, i.e., {211} twin boundaries of [sum] 3.
【0150】 [0150]
実際に本実施例の結晶質珪素膜を詳細にTEMを用いて観察すれば、結晶粒界の殆ど(90%以上、典型的には95%以上)がΣ3の対応粒界、典型的には{211}双晶粒界であると推測される。 If actually observed using a detailed crystalline silicon film of this example TEM, most of the crystal grain boundaries (more than 90%, typically 95% or more) corresponding grain boundary of [sum] 3, typically presumably {211} is a twin boundaries.
【0151】 [0151]
この様な結晶構造(正確には結晶粒界の構造)は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。 Such a crystal structure (structure of the crystal grain boundary exactly) shows that the crystal grain boundaries in the two different crystal grains are joined good very consistent. 即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。 That is, the crystal lattice is continuous with the continuous, has become a very difficult making arrangement a trap level due to crystal defects or the like in the crystal grain boundary. 従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見なすことができる。 Therefore, a semiconductor thin film having such a crystal structure can be regarded substantially no grain boundary.
【0152】 [0152]
またさらに、800〜1150℃という高い温度での熱処理工程(実施例1における熱酸化工程に相当する)によって結晶粒内に存在する欠陥(スタッキングフォールト)が殆ど消滅していることがTEM観察によって確認されている。 Furthermore, confirmed by the TEM observation that defects existing in crystal grains (stacking fault) is almost eliminated by the heat treatment process at a temperature as high as 800-1,150 ° C. (corresponding to a thermal oxidation step in Example 1) It is. これはこの熱処理工程の前後で積層欠陥等の数が大幅に低減していることからも明らかである。 This is evident from the fact that the number of such stacking faults before and after this heat treatment step is greatly reduced.
【0153】 [0153]
この欠陥数の差は電子スピン共鳴分析(Electron Spin Resonance :ESR)によってスピン密度の差となって現れる。 The difference in the number of defects electron spin resonance analysis (Electron Spin Resonance: ESR) appears as the difference in spin density by. 現状では本実施例の結晶質珪素膜のスピン密度は少なくとも 5×10 17 spins/cm 3以下(典型的には 3×10 17 spins/cm 3以下)であることが判明している。 At present the spin density of the crystalline silicon film of this embodiment is found to be at least 5 × 10 17 spins / cm 3 or less (3 × 10 17 spins / cm 3 or less, typically). ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。 However, since this measurement value is close to the detection limit of existing measuring apparatuses, it is expected and the actual spin density is even lower.
【0154】 [0154]
以上の事から、実施例1に従って作製した結晶質珪素膜は結晶粒内の欠陥が極端に少なく、結晶粒界が実質的に存在しないと見なせるため、単結晶珪素膜又は実質的な単結晶珪素膜と考えて良い。 From the above, the crystalline silicon film prepared according to Example 1 is extremely small defects in the crystal grains, the crystal grain boundary can be regarded as substantially absent, a single crystal silicon film or a substantially single-crystal silicon it may be considered to be membrane.
【0155】 [0155]
〔実施例5〕 [Example 5]
画素部の各画素に設けられる保持容量は画素電極に接続されていない方の電極(本願発明の場合は遮蔽膜)を固定電位としておくことで保持容量を形成することができる。 A storage capacitor formed in each pixel of the pixel portion (in the case of the present invention the shielding film) toward the electrode that is not connected to the pixel electrode can be formed a holding capacity to keep a fixed potential. その場合、遮蔽膜をフローティング状態(電気的に孤立した状態)かコモン電位(データとして送られる画像信号の中間電位)に設定しておくことが望ましい。 In that case, it is desirable to set the shielding film to a floating state (electrically isolated state) or the common potential (intermediate potential of an image signal sent as data).
【0156】 [0156]
そこで本実施例では遮蔽膜を固定電位とする場合の接続方法について図9を用いて説明する。 In this embodiment will be described with reference to FIG connection method when a fixed potential shielding film. なお、基本構造は図1で説明した画素部と同様であるので、同一部位には同じ符号を用いて説明する。 The basic structure is the same as the pixel portion described in FIG. 1, the same parts are denoted by the same reference numerals.
【0157】 [0157]
図9(A)において、304は実施例1と同様にして作製された画素TFT(nチャネル型TFT)であり、134は保持容量の一方の電極として機能する遮蔽膜である。 In FIG. 9 (A), 304 denotes a pixel TFT manufactured in the same manner as in Example 1 (n-channel type TFT), 134 is a shielding film functioning as one electrode of the storage capacitor. 画素部の外側に延長された遮蔽膜901は第2層間絶縁膜15、パッシベーション膜14に設けられたコンタクトホール902を介してコモン電位を与える電流供給線903と接続している。 The shielding film 901 extending outside the pixel portion is connected to the current supply line 903 to provide a common potential through a contact hole 902 provided in the second interlayer insulating film 15, the passivation film 14. 従って、この場合には遮蔽膜901を形成する前に第2層間絶縁膜159、パッシベーション膜158をエッチングしてコンタクトホールを形成しておく工程が必要となる。 Accordingly, the second interlayer insulating film 159 before the forming the shielding film 901 in this case, the step of the passivation film 158 is etched in advance to form a contact hole is required. この電流供給線903はソース配線またはドレイン配線と同時に形成しておけば良い。 The current supply line 903 it is sufficient to form at the same time as the source wiring or a drain wiring.
【0158】 [0158]
このように画素部の外側において、遮蔽膜901とコモン電位を与える電流供給線903とを電気的に接続することで、遮蔽膜134をコモン電位に保持することができる。 Thus outside the pixel portion, and a current supply line 903 to provide the shielding film 901 and the common potential by electrically connecting, it is possible to hold the shielding film 134 to the common potential.
【0159】 [0159]
次に、図9(B)において、304は実施例1と同様にして作製された画素TFTであり、134は保持容量の一方の電極として機能する遮蔽膜である。 Next, in FIG. 9 (B), 304 denotes a pixel TFT manufactured in the same manner as in Example 1, 134 is a shielding film functioning as one electrode of the storage capacitor. 画素部の外側まで延在した遮蔽膜904は、905で示される領域において導電膜906と酸化物907を介して重なる。 Shielding film 904 extending to the outside of the pixel section overlaps with the conductive film 906 and the oxide 907 in the area indicated by 905. この導電膜906は画素電極136と同時に、酸化物907は酸化物135と同時に形成される。 The conductive film 906 is at the same time as the pixel electrode 136, the oxide 907 is formed simultaneously with the oxide 135.
【0160】 [0160]
そして、この導電膜906は第3層間絶縁膜15、パッシベーション膜14に設けられたコンタクトホール908を介してコモン電位を与える電流供給線909と接続している。 Then, the conductive film 906 is connected to the current supply line 909 to provide a common potential through a contact hole 908 provided in the third interlayer insulating film 15, the passivation film 14. この時、領域905では遮蔽膜904、酸化物907、導電膜906でなるコンデンサが形成される。 In this case, the area 905 in the shielding film 904, a capacitor made of an oxide 907, the conductive film 906 is formed. このコンデンサの容量が十分に大きい場合(1走査ライン分の全画素に接続された全保持容量の合計容量の10倍程度の場合)、領域905で形成された静電結合によって遮蔽膜904及び134の電位変動を低減することができる。 If the capacity of this capacitor is sufficiently large (1 case of 10 times the total capacity of all holding capacitors connected to all the pixels of the scanning line), shielded by an electrostatic bond formed by region 905 film 904 and 134 it is possible to reduce the fluctuations in potential.
【0161】 [0161]
また、図9(B)の構造を採用する場合は、アクティブマトリクス型液晶表示装置の駆動方法としてはソースライン反転駆動を採用することが好ましい。 In the case of adopting the structure of FIG. 9 (B), it is preferable to employ a source line inversion driving is a driving method of an active matrix type liquid crystal display device. ソースライン反転駆動ならば画素電極に印加される電圧極性が1フレーム毎に反転するので、時間的に平均化すれば遮蔽膜134に蓄積される電荷量は殆どゼロとなる。 Since the voltage polarity applied to the pixel electrode if the source line inversion driving is inverted every 1 frame, the amount of charge accumulated in the shielding film 134 when temporally averaged becomes almost zero. 即ち、非常に電位変動の小さい状態を維持できるので、安定した保持容量を形成することができる。 That is, it is possible to maintain a low state very potential variation, it is possible to form a stable storage capacitor.
【0162】 [0162]
このように図9(B)の構造を採用することで、工程数を増やすことなく遮蔽膜をコモン電位に保持することが可能となる。 By thus adopting a structure of FIG. 9 (B), the it is possible to maintain the shielding film without increasing the number of steps in the common potential.
【0163】 [0163]
なお、本実施例の構成は、実施例1の作製工程を一部変更するだけで実現可能であり、その他の工程は実施例1と同様の工程で良い。 The structure of this embodiment can be realized only by changing a part of the manufacturing process of Example 1, other steps may be the same process as in Example 1. 従って、実施例2に示したアクティブマトリクス型液晶表示装置に適用することは可能である。 Therefore, it is possible to apply the active matrix type liquid crystal display device shown in Embodiment 2. また、実施例3、4に示したいずれの構成とも自由に組み合わせることが可能である。 Further, it is possible to freely combined with any structure described in Examples 3 and 4.
【0164】 [0164]
〔実施例6〕 Example 6
本実施例では図1とは異なる構造のアクティブマトリクス基板を作製した場合について説明する。 In the present embodiment will be described of manufacturing a active matrix substrate having a structure different from that of the FIG. 説明には図10を用いる。 The description is made with reference to FIG 10. なお、本実施例は図1に示した構造の一部を変更した例であるので、同一箇所には図1と同じ符号を用いる。 Note that this embodiment since the example by changing a part of the structure shown in FIG. 1, the same location using the same reference numerals as in FIG. 1. また、変更のない部分に関しては図1に対応するので説明は省略する。 Further, description will be omitted as it corresponds to FIG. 1 for unchanged portions.
【0165】 [0165]
まず、図10(A)に示したアクティブマトリクス基板は、第3ゲート絶縁膜として酸化物31を用いる。 First, the active matrix substrate shown in FIG. 10 (A), an oxide 31 is used as the third gate insulating film. この酸化物31は浮遊ゲート電極107を酸化して得られた酸化膜であり、本実施例では酸化タンタル膜である。 The oxide 31 is an oxide film obtained by oxidizing the floating gate electrode 107, in this embodiment a tantalum oxide film. 酸化方法は、熱酸化法、陽極酸化法若しくはプラズマ酸化法のいずれかの手段によれば良いが、膜質を良くするためには熱酸化法が好ましい。 The oxidation process is a thermal oxidation method, or according to any means of anodic oxidation or plasma oxidation method, but the thermal oxidation method in order to improve the film quality is preferred. また、形成する膜厚は、実施例1と同様に3〜20nm(好ましくは5〜10nm)とすれば良い。 The film thickness to be formed, may be similarly as 3 to 20 nm (preferably 5 to 10 nm) in Example 1.
【0166】 [0166]
なお、この時同時に駆動回路部及び画素部に形成されるTFTのゲート電極116、123、131a、131bのそれぞれの表面にも酸化物32、33、34a、34bが形成される。 The gate electrode 116,123,131a at this time TFT formed in the driver circuit portion and the pixel portion at the same time, the oxide in the surface of each of 131b 32,33,34a, 34b are formed. 但し、駆動回路部若しくは画素部をマスキングして酸化工程を行うことによりメモリトランジスタの浮遊ゲート電極のみに酸化物を形成することも可能である。 However, it is also possible to mask the drive circuit section or the pixel portion to form an oxide only in the floating gate electrode of the memory transistor by performing an oxidation process. 勿論、陽極酸化法を用いる場合には、浮遊ゲート電極のみに選択的に電流を流すことで選択的に酸化物を形成することもできる。 Of course, when using the anodic oxidation method, it can be formed selectively oxide by passing a selective current only in the floating gate electrode.
【0167】 [0167]
また、この酸化工程は実施例1において、図4(B)の工程と図4(C)の工程の間に行うことが望ましい。 Further, in this oxidation step Example 1, it is desirable to perform during shown in FIG. 4 (B) step and 4 step (C). なぜならばゲート電極131a、131bの表面が酸化物34a、34bで覆われた状態で図4(C)の工程を行うことにより、図11に示すようなオフセット領域35a〜35dが形成されるからである。 Because the gate electrode 131a, the surface oxides 34a of 131b, by performing the process shown in FIG. 4 (C) in a state covered at 34b, because the offset region 35a~35d is formed as shown in FIG. 11 is there. なお、図11は図10(A)に示した画素TFTの一部(ドレイン領域付近)を拡大した断面図である。 Incidentally, FIG. 11 is a sectional view of an enlarged part (near the drain region) of the pixel TFT shown in FIG. 10 (A).
【0168】 [0168]
この場合、図11に示すように、チャネル形成領域129a、129bとn型不純物領域(c)でなるLDD領域128a〜128dの間にオフセット領域35a〜35bが存在する。 In this case, as shown in FIG. 11, a channel forming region 129a, the offset region 35a~35b exists between the LDD regions 128a~128d made of 129b and n-type impurity regions (c). このオフセット領域35a〜35bの長さは、ほぼ酸化物34a、34bの膜厚(ここでいう膜厚は厳密にはゲート電極の側壁に形成されている部分の膜厚)に一致する。 The length of the offset region 35a~35b corresponds substantially oxide 34a, 34b of the film thickness (thickness of the portion thickness referred to herein is that strictly are formed on the side wall of the gate electrode).
【0169】 [0169]
但し、リンを添加する際の回り込みによってオフセット領域35a〜35bの長さは酸化物34a、34bの膜厚よりも短くなることは言うまでもない。 However, the length of the offset region 35a~35b by rounding when adding phosphorus oxide 34a, becomes of course smaller than the film thickness of 34b.
【0170】 [0170]
本願発明では、このオフセット領域35a〜35bの長さがゼロ若しくは1〜200nm(好ましくは20〜100nm、さらに好ましくは30〜70nm)とする。 In the present invention, the length of the offset region 35a~35b is zero or 1 to 200 nm (preferably 20 to 100 nm, more preferably 30 to 70 nm) to. この長さは酸化物34a、34bの膜厚で制御できる。 This length can be controlled by the thickness of the oxide 34a, 34b.
【0171】 [0171]
図10(A)に示したような構造の画素TFTは、オフ電流値を極めて低い値にすることが可能である。 Structure pixel TFT, such as shown in FIG. 10 (A), it is possible to make very low off current value. 即ち、ソース−ドレイン間の電圧が14V、ゲート電圧が−17.5VといったようにTFTが完全にオフ動作にある時、5pA以下(好ましくは1pA以下)といったオフ電流値を達成しうる。 That is, the source - when the voltage between the drain of 14 V, the gate voltage is TFT completely off operation as such -17.5V, 5 pA or less (preferably 1pA or less) can achieve off current value such.
【0172】 [0172]
また、図10(B)の構造は、図10(A)と似ているが制御ゲート電極36をソース配線109やドレイン配線110と同時に形成する点に特徴がある。 The structure of FIG. 10 (B), is characterized in FIG. 10 (A) and the by that although the control gate electrode 36 similar points formed simultaneously with the source wiring 109 and drain wiring 110. このような構造は、ソース配線とソース領域(若しくはドレイン配線とドレイン領域)とを接続するためのコンタクトホールを形成する際に、浮遊ゲート電極107の上方にも開口部を設けておけば実現できる。 Such a structure can be realized if in the time of forming a contact hole for connecting the source wiring and the source region (or the drain wiring and the drain region), also an opening above the floating gate electrode 107 .
【0173】 [0173]
なお、この開口部の形成は第1層間絶縁膜12と第3ゲート絶縁膜31とのエッチングの選択比が大きいほど良い。 Incidentally, the formation of the opening is preferably as large etching selection ratio between the first interlayer insulating film 12 the third gate insulating film 31.
【0174】 [0174]
また、図10(A)と同様に画素TFTはチャネル形成領域129a、129bとn型不純物領域(c)でなるLDD領域128a〜128dの間にオフセット領域35a〜35bが存在する。 Further, the offset region 35a~35b exists between the LDD regions 128a~128d made in FIG. 10 (A) similarly to the pixel TFT channel formation region 129a, 129b and the n-type impurity regions (c). 効果については図10(A)の説明で既に行ったのでここでは省略する。 Since the effect was already carried out in the description shown in FIG. 10 (A) is omitted here.
【0175】 [0175]
なお、本実施例の構成は実施例1において第3ゲート絶縁膜240の成膜工程を、熱酸化工程、陽極酸化工程若しくはプラズマ酸化工程に置き換えるだけで実施可能であり、実施例2〜5に記載されたいずれの構成とも自由に組み合わせることが可能である。 The constitution of this embodiment in Example 1 the step of forming the third gate insulating film 240, a thermal oxidation process may be embodied by simply replacing the anodic oxidation process or a plasma oxidation process, in Examples 2-5 any structures described can be combined freely.
【0176】 [0176]
〔実施例7〕 [Example 7]
本実施例では図1とは異なる構造のアクティブマトリクス基板を作製した場合について説明する。 In the present embodiment will be described of manufacturing a active matrix substrate having a structure different from that of the FIG. 説明には図12を用いる。 The description is made with reference to FIG 12. なお、本実施例は図1に示した構造の一部を変更した例であるので、同一箇所には図1と同じ符号を用いる。 Note that this embodiment since the example by changing a part of the structure shown in FIG. 1, the same location using the same reference numerals as in FIG. 1. また、変更のない部分に関しては図1に対応するので説明は省略する。 Further, description will be omitted as it corresponds to FIG. 1 for unchanged portions.
【0177】 [0177]
図12に示したアクティブマトリクス基板は、第1ゲート絶縁膜として減圧熱CVD法により形成された絶縁膜1201を用いる。 FIG active matrix substrate shown in 12, an insulating film 1201 formed by low pressure CVD method as a first gate insulating film. 本実施例では成膜ガスとしてSiH 4ガス(流量0.3×10 -63 /s)とN 2 Oガス(流量1.5×10 -53 /s)を用い、成膜温度を800℃、成膜圧力を40Paとして成膜すれば良い。 Using SiH 4 gas (flow rate 0.3 × 10 -6 m 3 / s ) and N 2 O gas (flow rate 1.5 × 10 -5 m 3 / s ) as the film forming gas in the present embodiment, the film forming temperature the 800 ° C., may be formed film at a pressure of 40 Pa. また、膜厚は、実施例1と同様に3〜20nm(好ましくは5〜10nm)とすれば良い。 The film thickness may be similarly as 3 to 20 nm (preferably 5 to 10 nm) in Example 1. 勿論、第1ゲート絶縁膜1201を成膜した後、実施例1と同様の熱酸化工程を行っても良い。 Of course, after forming a first gate insulating film 1201 may be subjected to the same thermal oxidation step as in Example 1.
【0178】 [0178]
本実施例を実施した場合、画素部では第2ゲート絶縁膜13と第1ゲート絶縁膜1201との積層膜(上記熱酸化工程を行った場合は熱酸化膜も含む)がゲート絶縁膜として機能することになる。 When the present embodiment was conducted, functions as a multilayer film (the case of performing the thermal oxidation process also includes the thermal oxide film) is a gate insulating film of the second gate insulating film 13 and the first gate insulating film 1201 in the pixel portion It will be.
【0179】 [0179]
なお、本実施例は実施例1において第1ゲート絶縁膜1201の成膜工程を加える以外は特に変更すべき工程はないので、実施例1を参考にすれば容易に実施することが可能である。 Note that this embodiment does not the process should be particularly changes except to add the step of forming the first gate insulating film 1201 in Embodiment 1, it is possible to easily implement if the Example 1 reference . また、実施例2〜実施例6のいずれの構成とも自由に組み合わせて実施することが可能である。 Further, it is possible to freely implemented in combination of any structures of Examples 2 to 6.
【0180】 [0180]
〔実施例8〕 [Example 8]
本発明は基板としてガラスもしくはプラスチックを用いた場合においても実施することは可能である。 The present invention can be implemented in the case of using a glass or plastic as the substrate. 勿論、この場合はガラスもしくはプラスチックからなる基板の耐熱性を考慮してTFTを形成しなくてはならない。 Of course, it is necessary to form a TFT in this case considering the heat resistance of the substrate made of glass or plastic.
【0181】 [0181]
活性層となる結晶質珪素膜を形成するには、レーザー結晶化技術もしくは固相成長技術(熱結晶化技術)とレーザー結晶化技術との併用により非晶質珪素膜の結晶化を行うことが好ましい。 To form the crystalline silicon film serving as the active layer is conducting the crystallization of the amorphous silicon film by combination of laser crystallization technique or solid-phase growth technology (thermal crystallization technique) and laser crystallization technique preferable. レーザー結晶化技術を用いればプラスチック基板もしくはプラスチックフィルムの上にも結晶質珪素膜を形成しうる。 It can form a crystalline silicon film even on a plastic substrate or a plastic film by using the laser crystallization technique.
【0182】 [0182]
また、第1ゲート絶縁膜、第2ゲート絶縁膜及び第3ゲート絶縁膜はプラズマCVD法もしくはスパッタ法で形成する。 The first gate insulating film, a second gate insulating film and the third gate insulating film is formed by plasma CVD or sputtering. 特に、ECR(Electron Cyclotron Resonance)プラズマCVD法やリモートプラズマCVD法は活性層に与えるダメージを抑えつつ高品質な絶縁膜を形成することができるため好ましい。 In particular, ECR (Electron Cyclotron Resonance) plasma CVD or remote plasma CVD method is preferably possible to form a high-quality insulating film while suppressing damage to the active layer.
【0183】 [0183]
なお、本実施例は実施例1において第1ゲート絶縁膜、第2ゲート絶縁膜及び第3ゲート絶縁膜の成膜工程を変更する以外は特に変更すべき工程はないので、実施例1を参考にすれば容易に実施することが可能である。 Note that this embodiment first gate insulating film in the first embodiment, since there is no process to be particularly changed except for changing the film forming process of the second gate insulating film and the third gate insulating film, Example 1 Reference it is possible to easily carry out if the. また、実施例2〜実施例6のいずれの構成とも自由に組み合わせて実施することが可能である。 Further, it is possible to freely implemented in combination of any structures of Examples 2 to 6.
【0184】 [0184]
〔実施例9〕 Example 9
本実施例では本願発明においてメモリ部を形成しうる不揮発性メモリの回路構成について説明する。 The circuit configuration of a nonvolatile memory capable of forming a memory unit will be described in the present invention in this embodiment. 具体的には、図7に示した液晶表示装置(液晶モジュール)において、メモリ部706をNOR型フラッシュメモリとした場合について図13を用いて説明する。 Specifically, in the liquid crystal display device shown in FIG. 7 (liquid crystal module), it will be described with reference to FIG. 13 for the case where the memory unit 706 and the NOR type flash memory. なお、図13には四つのメモリトランジスタを並列につなげたセクターを二つ図示しているが、この構成に限定する必要はない。 Note that although two illustrated sectors by connecting four memory transistors in parallel in FIG 13 need not be limited to this configuration.
【0185】 [0185]
図13(A)において、B1で示されるビット配線41には四つのメモリトランジスタ42〜45が接続されている。 In FIG. 13 (A), the four memory transistors 42 to 45 is connected to a bit line 41 indicated by B1. B2も同様である。 B2 is also similar. また、メモリトランジスタ42〜45のそれぞれはW1〜W4で示されるワード配線47〜50を制御ゲート電極として制御される。 Also, each of the memory transistors 42 to 45 are controlled as the control gate electrode of the word lines 47 to 50 indicated by W1 to W4.
【0186】 [0186]
なお、本明細書ではワード配線のうちTFTの活性層と重なる領域を特に制御ゲート電極と呼んでいる。 In the present specification is called in particular the control gate electrode a region overlapping with the active layer of the TFT of the word lines. また、図示されていないが、実際には制御ゲート電極の下には浮遊ゲート電極が存在する。 Further, although not shown, is actually under the control gate electrode is present floating gate electrode.
【0187】 [0187]
図13(A)の回路図で示したNOR型フラッシュメモリを実際に素子パターンとして表すと図13(B)のようになる。 Expressed as actual element pattern NOR type flash memory shown by the circuit diagram shown in FIG. 13 (A) is as shown in FIG. 13 (B). 使用した各符号は図13(A)のものと対応している。 Each code used correspond to those of FIG. 13 (A).
【0188】 [0188]
本実施例の構成は、実施例1〜8に示したいずれの構成とも自由に組み合わせて実施することが可能である。 Structure of this embodiment can be freely implemented in combination of any configurations shown in Examples 1-8.
【0189】 [0189]
〔実施例10〕 Example 10
本実施例では本願発明においてメモリ部を形成しうる不揮発性メモリの回路構成について説明する。 The circuit configuration of a nonvolatile memory capable of forming a memory unit will be described in the present invention in this embodiment. 具体的には、図7に示した液晶表示装置(液晶モジュール)において、メモリ部706をNAND型フラッシュメモリとした場合について図14を用いて説明する。 Specifically, in the liquid crystal display device shown in FIG. 7 (liquid crystal module), it will be described with reference to FIG. 14 for the case where the memory unit 706 and the NAND type flash memory. なお、図14には八つのメモリトランジスタを直列につなげたセクターを二つ図示しているが、この構成に限定する必要はない。 Although in FIG. 14 has two illustrated sectors connecting the eight memory transistors in series, need not be limited to this configuration.
【0190】 [0190]
図14(A)において、B1で示されるビット配線55には二つの選択トランジスタ51、52及び八つのメモリトランジスタ56〜63が接続されている。 In FIG. 14 (A), the the bit lines 55 represented by B1 are connected to two select transistors 51, 52 and eight memory transistors 56 to 63. B2も同様である。 B2 is also similar. また、選択トランジスタ51、52はそれぞれS1、S2で示される選択用ゲート配線53、54で制御され、メモリトランジスタ56〜63のそれぞれはW1〜W8で示されるワード配線64〜71を制御ゲート電極として制御される。 The selection transistors 51 and 52 are controlled by selection gate wirings 53 and 54 shown respectively S1, S2, each of the memory transistors 56 to 63 as a control gate electrode of the word lines 64 to 71 indicated by W1~W8 It is controlled.
【0191】 [0191]
なお、本明細書ではワード配線のうちTFTの活性層と重なる領域を特に制御ゲート電極と呼んでいる。 In the present specification is called in particular the control gate electrode a region overlapping with the active layer of the TFT of the word lines. また、図示されていないが、実際には制御ゲート電極の下には浮遊ゲート電極が存在する。 Further, although not shown, is actually under the control gate electrode is present floating gate electrode.
【0192】 [0192]
図14(A)の回路図で示したNAND型フラッシュメモリを実際に素子パターンとして表すと図14(B)のようになる。 Expressed as actual element pattern NAND type flash memory shown by the circuit diagram of FIG. 14 (A) is as shown in FIG. 14 (B). 使用した各符号は図14(A)のものと対応している。 Each code used correspond to those 14 of (A).
【0193】 [0193]
本実施例の構成は、実施例1〜8に示したいずれの構成とも自由に組み合わせて実施することが可能である。 Structure of this embodiment can be freely implemented in combination of any configurations shown in Examples 1-8. また、実施例9に示したNOR型フラッシュメモリと組み合わせてメモリ部を形成することもできる。 It is also possible to form the memory section in combination with the NOR type flash memory shown in Example 9.
【0194】 [0194]
〔実施例11〕 Example 11
本実施例では、本願発明の電気光学装置においてメモリ部、駆動回路部又は画素部以外のその他の信号処理回路として、γ(ガンマ)補正回路を加えた場合について説明する。 In this embodiment, a memory unit in the electro-optical device of the present invention, as other signal processing circuit other than the driving circuit portion and the pixel portion, is explained the case of adding the gamma (gamma) correction circuit.
【0195】 [0195]
なお、γ補正回路とはγ補正を行うための回路である。 Here, the gamma correction circuit is a circuit for correcting gamma. γ補正とは画像信号に適切な電圧を付加することによって、画素電極に印加される電圧とその上の液晶又はEL層の透過光強度との間に線形関係を作るための補正である。 By adding an appropriate voltage to the image signal to the γ correction, a correction for making the linear relationship between the transmitted light intensity of the liquid crystal or EL layer thereon and the voltage applied to the pixel electrode.
【0196】 [0196]
図15は本実施例の液晶表示装置(EL表示装置であっても良い)に用いるアクティブマトリクス基板のブロック図である。 Figure 15 is a block diagram of an active matrix substrate used for a liquid crystal display device of the present embodiment (which may be an EL display device). 画素部75の周辺にソース配線駆動回路76、ゲート配線駆動回路77が設けられ、さらにγ補正回路78、不揮発性メモリ(本実施例ではフラッシュメモリ)79が設けられている。 The source line drive circuit 76 to the periphery of the pixel portion 75, the gate line drive circuit 77 is provided, 79 are provided (flash memory in the present embodiment) Furthermore γ correction circuit 78, a non-volatile memory. また、画像信号、クロック信号若しくは同期信号等は、FPC(フレキシブルプリントサーキット)80を経由して送られてくる。 The image signal, a clock signal or the sync signal or the like, FPC sent via (flexible printed circuit) 80.
【0197】 [0197]
不揮発性メモリ79には、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号にγ補正をかけるための補正データが格納(記憶)されており、その補正データを参照してγ補正回路78が画像信号に対してγ補正を行う。 Volatile in the memory 79, the personal computer and television reception correction data for applying a γ correction to the image signal sent from an antenna or the like are stored (store), by referring to the correction data γ correction circuit 78 There performs γ correction on the image signal.
【0198】 [0198]
γ補正のためのデータは液晶表示装置を出荷する前に一度格納しておけば良いが、定期的に補正データを書き換えることも可能である。 Data for γ correction may be stored once before shipping the liquid crystal display device, but it is also possible to rewrite the regular correction data. また、同じように作成した液晶表示装置であっても、微妙に液晶の光学応答特性(先の透過光強度と印加電圧の関係など)が異なる場合がある。 Further, even in a liquid crystal display apparatus produced in the same manner, in some cases slightly (such as the relationship of the previous transmitted light intensity and the applied voltage) the optical response characteristic of the liquid crystal are different. その場合も、本実施例では液晶表示装置毎に異なるγ補正データを格納しておくことが可能なので、常に同じ画質を得ることが可能である。 Also in this case, since in the present embodiment capable of storing different γ correction data for each liquid crystal display device, it is possible to always obtain the same image quality.
【0199】 [0199]
なお、不揮発性メモリ79に対してγ補正の補正データを格納する際、本出願人による特願平10−156696号に記載された手段を用いることは好ましい。 Incidentally, when storing correction data for γ correction for the non-volatile memory 79, it is preferable to use the means described in Japanese Patent Application No. 10-156696 by the present applicant. また、γ補正に関する説明も同出願になされている。 Also, description of the γ correction has been made in the application.
【0200】 [0200]
また、不揮発性メモリに格納する補正データはデジタル信号であるので、必要に応じてD/Aコンバータ若しくはA/Dコンバータを同一基板上に形成することが望ましい。 The correction data stored in the nonvolatile memory because it is a digital signal, it is desirable that the D / A converter or A / D converter formed on the same substrate as necessary.
【0201】 [0201]
なお、本実施例の構成は、実施例1〜10のいずれの構成とも自由に組み合わせて実施することができる。 The structure according to this embodiment, with the constitution of any of Examples 1 to 10 can be implemented by being freely combined.
【0202】 [0202]
〔実施例12〕 Example 12
本実施例では、本願発明の電気光学装置においてメモリ部、駆動回路部又は画素部以外のその他の信号処理回路として、メモリコントローラ回路を加えた場合について説明する。 In this embodiment, a memory unit in the electro-optical device of the present invention, as other signal processing circuit other than the driving circuit portion and the pixel portion, is explained the case of adding a memory controller circuit. なお、ここでいうメモリコントローラ回路とは不揮発性メモリに画像データを格納したり読み出したりという動作を制御するための制御回路である。 Note that the memory controller circuit referred to here is a control circuit for controlling the operation of and reads and stores the image data in the nonvolatile memory.
【0203】 [0203]
図16は本実施例の液晶表示装置(EL表示装置であっても良い)に用いるアクティブマトリクス基板のブロック図である。 Figure 16 is a block diagram of an active matrix substrate used for a liquid crystal display device of the present embodiment (which may be an EL display device). 画素部81の周辺にソース配線駆動回路82、ゲート配線駆動回路83が設けられ、さらにメモリコントローラ回路84、不揮発性メモリ(本実施例ではフラッシュメモリ)85が設けられている。 The source line drive circuit 82 to the periphery of the pixel portion 81, the gate line drive circuit 83 is provided, further a memory controller circuit 84, 85 (flash memory in the present embodiment) non-volatile memory is provided. また、画像信号、クロック信号若しくは同期信号等は、FPC(フレキシブルプリントサーキット)86を経由して送られてくる。 The image signal, a clock signal or the sync signal or the like, FPC sent via (flexible printed circuit) 86.
【0204】 [0204]
不揮発性メモリ85には、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号が1フレーム毎に格納(記憶)されており、その画像信号を順次画素部に入力して表示を行う。 The nonvolatile memory 85, an image signal sent from the PC or TV receiving antenna or the like are stored (store) for each frame, performs display by inputting the image signals sequentially to the pixel portion. 不揮発性メモリ85には画素部81に表示される画像1フレーム分の画像情報が記憶される。 The non-volatile memory 85 the image information of one frame image to be displayed on the pixel portion 81 are stored. 例えば、6ビットのデジタル信号が画像信号として送られてくる場合、画素数×6ビットに相当するメモリ容量を必要とする。 For example, if the 6-bit digital signal is transmitted as an image signal, which requires a memory capacity corresponding to the number × 6 bits pixels.
【0205】 [0205]
なお、不揮発性メモリに格納する補正データはデジタル信号であるので、必要に応じてD/Aコンバータ若しくはA/Dコンバータを同一基板上に形成することが望ましい。 The correction data stored in the nonvolatile memory because it is a digital signal, it is desirable that the D / A converter or A / D converter formed on the same substrate as necessary.
【0206】 [0206]
このように本実施例の構成とすることで、画素部81に表示された画像を常に不揮発性メモリ85に記憶しており、画像の一時停止などの動作を容易に行うことができる。 With such a arrangement of this embodiment is always stored in the nonvolatile memory 85 the image displayed on the pixel unit 81, an operation such as pausing of the image can be easily performed. 即ち、メモリコントローラ回路84により不揮発性メモリ85に格納された画像信号を常に画素部81へ送るようにすることで、ビデオデッキ等に録画することなくテレビ放送を自由に一時停止することが可能となる。 That is, the memory controller circuit 84 by the send image signals stored in the nonvolatile memory 85 always to the pixel portion 81, it is possible to freely pause a television broadcast without recording the video deck Become.
【0207】 [0207]
また、本実施例では1フレーム分を格納する例を示したが、さらに数百フレーム、数千フレーム分といった画像情報を格納しうる程度まで不揮発性メモリ85のメモリ容量を増やすことができたならば、一時停止だけでなく、数秒若しくは数分前の画像を再生(リプレイ)することも可能となる。 Further, if an example is shown for storing one frame in the present embodiment, hundreds more frames, it was possible to increase the memory capacity of the nonvolatile memory 85 to the extent that can store image information such several thousand frames if not only the pause, it is possible to play a few seconds or several minutes before the image (replay).
【0208】 [0208]
なお、本実施例の構成は、実施例1〜10のいずれの構成とも自由に組み合わせて実施することができる。 The structure according to this embodiment, with the constitution of any of Examples 1 to 10 can be implemented by being freely combined.
【0209】 [0209]
〔実施例13〕 Example 13
実施例1に示した作製工程例では、nチャネル型TFTのゲート電極を形成する前に、前もってn型不純物領域(b)を形成することが前提となっている。 The manufacturing process examples shown in Example 1, before forming the gate electrode of the n-channel TFT, and based on the premise of forming a pre n-type impurity region (b). そして、p型不純物領域(a)、n型不純物領域(c)はともに自己整合的に形成されることが特徴となっている。 Then, p-type impurity region (a), n-type impurity regions (c) has a feature that both are self-aligned manner.
【0210】 [0210]
しかしながら、本発明の効果を得るためには最終的な構造が図5(C)のような構造となっていれば良く、そこに至るプロセスに限定されるものではない。 However, in order to obtain the effect of the present invention the final structure may if a structure such as in FIG. 5 (C), is not limited to the process leading to it. 従って、不純物領域の形成順序は実施者が適宜変更して構わない。 Therefore, the order of forming the impurity region practitioner may be appropriately changed. また、場合によってはp型不純物領域(a)やn型不純物領域(c)を、レジストマスクを用いて形成することも可能である。 In some cases a p-type impurity regions (a) and n-type impurity regions (c), can be formed by using a resist mask. 即ち、最終的に図5(C)に示したように、各回路に応じて異なる構造TFTが形成されるのであれば、あらゆる組み合わせの工程順序を採用しても構わない。 That is, as shown in finally FIG. 5 (C), the if the different structures TFT according to each circuit is formed, may be adopted process sequence of any combination.
【0211】 [0211]
〔実施例14〕 EXAMPLE 14
本発明は従来のMOSFET上に層間絶縁膜を形成し、その上にTFTを形成する際に用いることも可能である。 The present invention is an interlayer insulating film on a conventional MOSFET, it is also possible to use in forming a TFT thereon. 即ち、三次元構造の半導体装置を実現することも可能である。 That is, it is possible to realize a semiconductor device of the three-dimensional structure.
【0212】 [0212]
また、基板としてSIMOX、Smart−Cut(SOITEC社の登録商標)、ELTRAN(キャノン株式会社の登録商標)などのSOI基板を用い、単結晶半導体薄膜を活性層として用いることも可能である。 Also, SIMOX as the substrate, Smart-Cut (SOITEC Inc. registered trademark), an SOI substrate such as ELTRAN (registered trademark of Canon Inc.), it is also possible to use a single crystal semiconductor thin film as an active layer.
【0213】 [0213]
なお、本実施例の構成は、実施例1〜13のいずれの構成とも自由に組み合わせることが可能である。 The constitution of this embodiment can be freely combined with any structure described in Embodiments 1 to 13.
【0214】 [0214]
〔実施例15〕 Example 15
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。 The liquid crystal display device manufactured in accordance with the present invention can use a variety of liquid crystal materials. そのような材料として、TN液晶、PDLC(ポリマー分散型液晶)、FLC(強誘電性液晶)、AFLC(反強誘性電液晶)、またはFLCとAFLCの混合物(反強誘電性混合液晶)が挙げられる。 Such materials, TN liquid crystal, PDLC (polymer dispersed liquid crystal), FLC (ferroelectric liquid crystal), AFLC (antiferroelectric 誘性 electrostatic liquid crystal), or a mixture of FLC and AFLC (antiferroelectric mixed liquid crystal) is and the like.
【0215】 [0215]
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID97DIGEST,1997」、「S.Inui et al.;Thresholdless antiferroelectricity in liquid crystals and its application to displays,671-673,J.Mater.Chem.6(4),1996」、または米国特許第5,594,569号に開示された材料を用いることができる。 For example, "H.Furue et al;. Charakteristics and Drivng Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability, SID, 1998", "T.Yoshida et al;. A Full- Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time, 841, SID97DIGEST, 1997 "," S.Inui et al;. Thresholdless antiferroelectricity in liquid crystals and its application to displays, 671-673, J.Mater.Chem.6 (4), it can be used the materials disclosed in 1996 ", or U.S. Pat. No. 5,594,569.
【0216】 [0216]
特に、電場に対して透過率が連続的に変化する電気光学応答特性を示す無しきい値反強誘電性混合液晶(Thresholdless Antiferroelectric LCD:TL−AFLCと略記する)にはV字型(またはU字型)の電気光学応答特性を示すものがあり、その駆動電圧が約±2.5V程度(セル厚約1μm〜2μm)のものも見出されている。 In particular, thresholdless antiferroelectric mixed liquid crystal transmittance exhibits a continuously varying electro-optical response characteristics for the electric field (Thresholdless Antiferroelectric LCD: TL-AFLC abbreviated) in a V-type (or U- There are those showing an electro-optical response characteristics of the type), it has also been found that the driving voltage is approximately ± 2.5V (cell thickness of about 1Myuemu~2myuemu). そのため、画素回路用の電源電圧が5〜8V程度で済む場合があり、制御回路と画素回路を同じ電源電圧で動作させる可能性が示唆されている。 Therefore, the supply voltage for the pixel circuits may need in order 5~8V, possibility to operate the control circuit and the pixel circuit with the same power supply voltage is suggested. 即ち、液晶表示装置全体の低消費電力化を図ることができる。 That is, it is possible to reduce the power consumption of the entire liquid crystal display device.
【0217】 [0217]
また、強誘電性液晶や反強誘電性液晶はTN液晶に比べて応答速度が速いという利点をもつ。 Further, ferroelectric liquid crystals and antiferroelectric liquid crystals possess an advantage in that they have a high response speed compared to TN liquid crystals. 本発明で用いるようなTFTは非常に動作速度の速いTFTを実現しうるため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速い液晶表示装置を実現することが可能である。 Since TFT as used in the present invention is capable of realizing very operation speed fast TFT, a ferroelectric liquid crystal or anti-ferroelectric liquid crystal faster crystal display device sufficiently utilizing image response speed the speed of the response speed of the it is possible to realize.
【0218】 [0218]
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。 In general, thresholdless antiferroelectric mixed liquid crystal has large spontaneous polarization, the dielectric constant of the liquid crystal itself is high. このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。 Therefore, in case of using thresholdless antiferroelectric mixed liquid crystal in the liquid crystal display device, it becomes necessary to relatively large storage capacitor in a pixel. よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。 Thus, it preferred spontaneous polarization to use a small thresholdless antiferroelectric mixed liquid crystal. そういった意味で実施例1の図1で示した保持容量は小さい面積で大きな容量を蓄積することができるので好ましい。 Preferable because such a storage capacitor shown in FIG. 1 of the first embodiment in the sense can accumulate a large capacitance in a small area.
【0219】 [0219]
なお、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示ディスプレイとして用いることが有効であることは言うまでもない。 Incidentally, it is needless to say that effective to use a liquid crystal display device of this embodiment as the display displaying of an electronic apparatus such as a personal computer.
【0220】 [0220]
また、本実施例の構成は、実施例1〜14のいずれの構成とも自由に組み合わせることが可能である。 The configuration of this embodiment can be freely combined with any structure described in Embodiments 1 to 14.
【0221】 [0221]
〔実施例16〕 Example 16
本発明はアクティブマトリクス型EL(エレクトロルミネッセンス)ディスプレイ(EL表示装置ともいう)に適用することも可能である。 The present invention can also be applied to an active matrix type EL (electroluminescence) display (also referred to as EL display device). その例を図17に示す。 The example shown in Figure 17.
【0222】 [0222]
図17は本実施例のアクティブマトリクス型ELディスプレイの回路図である。 Figure 17 is a circuit diagram of an active matrix EL display of the present embodiment. 91は表示領域を表しており、その周辺にはX方向(ソース側)駆動回路92、Y方向(ゲート側)駆動回路93が設けられている。 91 represents a display region, X-direction (source side) driver circuit 92, Y-direction (gate side) driver circuit 93 is provided in the periphery thereof. また、表示領域91の各画素は、スイッチング用TFT94、コンデンサ95、電流制御用TFT96、EL素子97を有し、スイッチング用TFT94にX方向信号線(ソース信号線)98a(または98b)、Y方向信号線(ゲート信号線)99a(または99b、99c)が接続される。 Further, each pixel of the display area 91 includes a switching TFT 94, a capacitor 95, a current control TFT96, EL element 97, X-direction signal lines for switching TFT 94 (source signal line) 98a (or 98b), Y direction signal lines (gate signal line) 99a (or 99b, 99c) are connected. また、電流制御用TFT96には、電源線100a、100bが接続される。 Further, the current control TFT96, power lines 100a, 100b are connected.
【0223】 [0223]
なお、本実施例のアクティブマトリクス型ELディスプレイに対して、実施例1、4、6〜13のいずれの構成を組み合わせても良い。 Incidentally, with respect to the active matrix type EL display of this embodiment may be combined with any structure described in Embodiments 1,4,6~13.
【0224】 [0224]
〔実施例17〕 [Example 17]
本実施例では、本願発明を用いてEL(エレクトロルミネセンス)表示装置を作製した例について説明する。 In this embodiment, EL for example of manufacturing the (electroluminescence) display device will be described with reference to the present invention. なお、図18(A)は本願発明のEL表示装置の上面図であり、図18(B)はその断面図である。 Incidentally, FIG. 18 (A) is a top view of an EL display device of the present invention, and FIG. 18 (B) is a sectional view thereof.
【0225】 [0225]
図18(A)において、4001は基板、4002は画素部、4003はソース側駆動回路、4004はゲート側駆動回路であり、それぞれの駆動回路は配線4005を経てFPC(フレキシブルプリントサーキット)4006に至り、外部機器へと接続される。 In FIG. 18 (A), the substrate 4001, 4002 denotes a pixel portion, 4003 a source side driver circuit, 4004 denotes a gate side driver circuit, respective driving circuits lead to FPC (flexible printed circuit) 4006 through wiring 4005 , it is connected to an external device.
【0226】 [0226]
このとき、画素部4002、ソース側駆動回路4003及びゲート側駆動回路4004を囲むようにして第1シール材4101、カバー材4102、充填材4103及び第2シール材4104が設けられている。 At this time, the first sealing material 4101, cover material 4102, the filling material 4103 and second sealing material 4104 is provided so as to surround a pixel portion 4002, the source side driver circuit 4003 and the gate side driver circuit 4004.
【0227】 [0227]
また、図18(B)は図18(A)をA−A'で切断した断面図に相当し、基板4001の上にソース側駆動回路4003に含まれる駆動TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを図示している。)4201及び画素部4002に含まれる電流制御用TFT(EL素子への電流を制御するTFT)4202が形成されている。 Further, and FIG. 18 (B) is 18 (A) is a cross-sectional view taken along a A-A ', the driving TFT included in the source side driver circuit 4003 on the substrate 4001 (where, n-channel type here illustrates a TFT and p-channel type TFT.) 4201 and TFT for controlling the current to the current control TFT (EL elements included in the pixel portion 4002) 4202 is formed.
【0228】 [0228]
本実施例では、駆動TFT4201には図1のnチャネル型TFT302とpチャネル型TFT303と同じ構造のTFTが用いられ、電流制御用TFT4202には図1のpチャネル型TFT303と同じ構造のTFTが用いられる。 In this embodiment, are used the TFT of the same structure as the n-channel type TFT302 and p-channel type TFT303 in Figure 1, it has a TFT having the same structure as the p-channel type TFT303 in Figure 1 used for current control TFT4202 the driving TFT4201 It is. また、同一基板上にはメモリ部が形成され、図1のメモリトランジスタ301と同じ構造のTFTが用いられる。 Also, on the same substrate the memory unit is formed, TFT having the same structure as the memory transistor 301 of Figure 1 is used. また、画素部4002には電流制御用TFT4202のゲートに接続された保持容量(図示せず)が設けられる。 The holding capacitor connected to the gate of the current controlling TFT 4202 (not shown) is provided in the pixel portion 4002.
【0229】 [0229]
駆動TFT4201及び画素TFT4202の上には樹脂材料でなる層間絶縁膜(平坦化膜)4301が形成され、その上に画素TFT4202のドレインと電気的に接続する画素電極(陽極)4302が形成される。 On the drive TFT4201 and pixel TFT4202 are interlayer insulating film (leveling film) 4301 made of a resin material is formed, the pixel electrode (anode) 4302 electrically connected to a drain of the pixel TFT4202 is formed thereon. 画素電極4302としては仕事関数の大きい透明導電膜が用いられる。 A transparent conductive film having a large work function is used as the pixel electrode 4302. 透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。 The transparent conductive film may be a compound or a compound of indium oxide and zinc indium oxide and tin oxide.
【0230】 [0230]
そして、画素電極4302の上には絶縁膜4303が形成され、絶縁膜4303は画素電極4302の上に開口部が形成されている。 Then, on the pixel electrode 4302 is an insulating film 4303 is formed, an insulating film 4303 and an opening portion is formed on the pixel electrode 4302. この開口部において、画素電極4302の上にはEL(エレクトロルミネッセンス)層4304が形成される。 In this opening, on the pixel electrode 4302 EL (electroluminescence) layer 4304 is formed. EL層4304は公知の有機EL材料または無機EL材料を用いることができる。 EL layer 4304 may be a known organic EL material or inorganic EL material. また、有機EL材料には低分子系(モノマー系)材料と高分子系(ポリマー系)材料があるがどちらを用いても良い。 It may also be used either there is a low molecular weight (monomer) material and a high molecular (polymer) material in an organic EL material.
【0231】 [0231]
EL層4304の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。 Forming the EL layer 4304 may be a known evaporation technique or coating technique. また、EL層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。 The structure of the EL layer hole injection layer, a hole transport layer, luminescent layer, any combination of the electron transport layer or an electron injection layer may be a laminate structure or a single layer structure.
【0232】 [0232]
EL層4304の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極4305が形成される。 Cathode 4305 made of is formed (aluminum, a conductive film or a laminate film thereof with other conductive film mainly containing copper or silver typically) a conductive film having a light shielding property is formed on the EL layer 4304 . また、陰極4305とEL層4304の界面に存在する水分や酸素は極力排除しておくことが望ましい。 Further, it is desirable that moisture and oxygen existing in the interface between the cathode 4305 and the EL layer 4304 should be removed as much as possible. 従って、真空中で両者を連続成膜するか、EL層4304を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極4305を形成するといった工夫が必要である。 Therefore, either continuously formed both in a vacuum, the EL layer 4304 is formed in a nitrogen or rare gas atmosphere, it is necessary to make such contrivance that forms the left cathode 4305 without being exposed to oxygen and moisture. 本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。 Enabling the above-described film deposition by use of the deposition apparatus of multi-chamber system (cluster tool system) in this embodiment.
【0233】 [0233]
そして陰極4305は4306で示される領域において配線4005に電気的に接続される。 The cathode 4305 is electrically connected to the wiring 4005 in a region indicated by 4306. 配線4005は陰極4305に所定の電圧を与えるための配線であり、異方導電性フィルム4307を介してFPC4006に電気的に接続される。 Wiring 4005 is a wiring for applying a predetermined voltage to the cathode 4305 is electrically connected to FPC4006 via the anisotropic conductive film 4307.
【0234】 [0234]
以上のようにして、画素電極(陽極)4302、EL層4304及び陰極4305からなるEL素子が形成される。 As described above, EL elements comprising a pixel electrode (anode) 4302, EL layer 4304 and the cathode 4305 is formed. このEL素子は、第1シール材4101及び第1シール材4101によって基板4001に貼り合わされたカバー材4102で囲まれ、充填材4103により封入されている。 This EL device, the first sealing material 4101 and the first sealing material 4101 surrounded by the cover material 4102 which is stuck to the substrate 4001, are sealed by the filling material 4103.
【0235】 [0235]
カバー材4102としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。 As the cover material 4102, a glass material, a metal material (typically, stainless material), a ceramics material, or a plastic material (including a plastic film). プラスチック材としては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。 As the plastic material, can FRP (Fiberglass-Reinforced Plastics) plate, PVF (polyvinyl fluoride) film, a Mylar film, a polyester film or an acrylic resin film. また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。 It is also possible to use a sheet in which aluminum foil is sandwiched by PVF films or Mylar films.
【0236】 [0236]
但し、EL素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。 However, the cover member must be transparent in the case where the radiation direction of light from the EL element is directed toward the cover material side. その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。 In that case, a glass plate, a plastic plate, a transparent material such as a polyester film or an acrylic film is used.
【0237】 [0237]
また、充填材4103としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。 As the filler 4103 can be used an ultraviolet curable resin or a thermosetting resin, PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate) it can be used. この充填材4103の内部に吸湿性物質(好ましくは酸化バリウム)を設けておくとEL素子の劣化を抑制できる。 Inside hygroscopic material of the filling material 4103 (preferably barium oxide) is possible to suppress the deterioration of the idea to provide a EL element.
【0238】 [0238]
また、充填材4103の中にスペーサを含有させてもよい。 It may also contain a spacer in the filling material 4103. このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。 In this case, it is possible to have a hygroscopicity spacer itself by forming the spacer barium oxide. また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極4305上に樹脂膜を設けることも有効である。 Also, the case of providing the spacer, it is effective to provide a resin film over cathode 4305 as a buffer layer to relieve the pressure from the spacer.
【0239】 [0239]
また、配線4005は異方導電性フィルム4307を介してFPC4006に電気的に接続される。 The wiring 4005 is electrically connected to FPC4006 through anisotropic conductive film 4307. 配線4005は画素部4002、ソース側駆動回路4003及びゲート側駆動回路4004に送られる信号をFPC4006に伝え、FPC4006により外部機器と電気的に接続される。 Wiring 4005 conveys a signal to be sent to the pixel portion 4002, the source side driver circuit 4003 and the gate side driver circuit 4004 to the FPC 4006, the external device electrically connected by FPC 4006.
【0240】 [0240]
また、本実施例では第1シール材4101の露呈部及びFPC4006の一部を覆うように第2シール材4104を設け、EL素子を徹底的に外気から遮断する構造となっている。 Further, in the present embodiment has a structure that blocks the second sealing material 4104 is provided, the EL element thoroughly from the outside air so as to cover a portion of the exposed portion and the FPC4006 of first sealing material 4101. こうして図18(B)の断面構造を有するEL表示装置となる。 Thus the EL display device having the cross sectional structure of FIG. 18 (B). なお、本実施例のEL表示装置は実施例1、4、6〜13、16のいずれの構成を組み合わせて作製しても構わない。 Incidentally, EL display devices of this embodiment may be prepared by combining the constitution of any of embodiments 1,4,6~13,16.
【0241】 [0241]
ここで画素部のさらに詳細な断面構造を図19に、上面構造を図20(A)に、回路図を図20(B)に示す。 Here a more detailed cross-sectional structure of a pixel portion in FIG. 19, a top structure in FIG. 20 (A), shows a circuit diagram in FIG. 20 (B). 図19、図20(A)及び図20(B)では共通の符号を用いるので互いに参照すれば良い。 19, FIG. 20 (A) and FIG. 20 (B) in may be referred to each other so using common reference numerals.
【0242】 [0242]
図19において、基板4401上に設けられたスイッチング用TFT4402は図1の画素部に設けられたnチャネル型TFT304を用いて形成される。 19, switching TFT TFT4402 provided on a substrate 4401 is formed by using the n-channel type TFT304 provided in the pixel portion of FIG. 従って、構造の説明はnチャネル型TFT304の説明を参照すれば良い。 Therefore, the explanation of the structure, it is satisfactory to refer the explanation on the n-channel type TFT 304. また、4403で示される配線は、スイッチング用TFT4402のゲート電極4404a、4404bを電気的に接続するゲート配線である。 The wiring shown by 4403 is a gate wiring that electrically connects gate electrodes 4404a of the switching TFT 4402, the 4404b.
【0243】 [0243]
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。 Note that the channel formation region in the present embodiment but is of a double gate structure in which two forms, or a triple gate structure in which a channel formation region is three single gate structure or be one formed formed.
【0244】 [0244]
また、スイッチング用TFT4402のドレイン配線4405は電流制御用TFT4406のゲート電極4407に電気的に接続されている。 The drain wiring 4405 of switching TFT TFT4402 is electrically connected to the gate electrode 4407 of current control TFT 4406. なお、電流制御用TFT4406は図1のpチャネル型TFT303を用いて形成される。 The current control TFT4406 is formed using a p-channel type TFT303 in FIG. 従って、構造の説明はpチャネル型TFT303の説明を参照すれば良い。 Therefore, explanation of the structure, it is satisfactory to refer the explanation on the p-channel type TFT 303. なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。 Although this embodiment is of a single gate structure, it is possible to use a double gate structure or a triple gate structure.
【0245】 [0245]
スイッチング用TFT4402及び電流制御用TFT4406の上には第1パッシベーション膜4408が設けられ、その上に樹脂からなる平坦化膜4409が形成される。 On the switching TFT TFT4402 and the current control TFT4406 are provided first passivation film 4408, a planarization film 4409 comprising resin is formed thereon. 平坦化膜4409を用いてTFTによる段差を平坦化することは非常に重要である。 It is very important to flatten the step due to the TFT by using the planarization film 4409. 後に形成されるEL層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。 Since an EL layer formed later is extremely thin, there are possibly causes poor light emission due to the presence of a step. 従って、EL層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。 Therefore, it is preferable to perform leveling before forming a pixel electrode so as to form on as level a surface as possible EL layer.
【0246】 [0246]
また、4410は透明導電膜からなる画素電極(EL素子の陽極)であり、電流制御用TFT4406のドレイン配線4411に電気的に接続される。 Also, 4410 denotes a pixel electrode made of a transparent conductive film (anode of the EL element), and is electrically connected to the drain wiring 4411 of current control TFT 4406. 画素電極4410としては酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いることができる。 The pixel electrode 4410 may be a conductive film made of a compound of a compound or indium oxide of indium oxide and tin oxide and zinc oxide.
【0247】 [0247]
画素電極4410の上にはEL層4412が形成される。 EL layer 4412 is formed on the pixel electrode 4410. なお、図19では一画素しか図示していないが、本実施例ではR(赤)、G(緑)、B(青)の各色に対応したEL層を作り分けている。 Although only one pixel is shown in FIG. 19, in this embodiment separately forms the EL layers corresponding to each colors of R (red), G (green), B (blue). また、本実施例では蒸着法により低分子系有機EL材料を形成している。 Also forms a low-molecular organic EL material by evaporation in the present embodiment. 具体的には、正孔注入層として20nm厚の銅フタロシアニン(CuPc)膜を設け、その上に発光層として70nm厚のトリス−8−キノリノラトアルミニウム錯体(Alq 3 )膜を設けた積層構造としている。 Specifically, 20 nm of copper phthalocyanine (CuPc) film provided in a thickness as a hole injection layer, a laminated structure in which a 70nm thick tris-8-quinolinolato aluminum complex (Alq 3) film as a light-emitting layer thereon It is set to. Alq 3に蛍光色素を添加することで発光色を制御することができる。 It is possible to control the luminescent color by adding a fluorescent dye to Alq 3.
【0248】 [0248]
但し、以上の例はEL層として用いることのできる有機EL材料の一例であって、これに限定する必要はまったくない。 However, the above example is one example of organic EL materials which can be used as the EL layer, it is not necessary to limit thereto. 発光層、電荷輸送層または電荷注入層を自由に組み合わせてEL層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。 Emitting layer, it may be formed EL layer by freely combining a charge transport layer or a charge injection layer (a layer for carrier transfer for light emission and for). 例えば、本実施例では低分子系有機EL材料をEL層として用いる例を示したが、高分子系有機EL材料を用いても良い。 For example, in the present embodiment has shown an example in which a low molecular weight organic EL material as an EL layer may be used a polymer-based organic EL material. また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。 It is also possible to use inorganic materials such as silicon carbide as a charge-transporting layer and charge injection layer. これらの有機EL材料や無機材料は公知の材料を用いることができる。 These organic EL materials and inorganic materials can be a known material.
【0249】 [0249]
次に、EL層4412の上には遮光性の導電膜からなる陰極4413が設けられる。 Next, on the EL layer 4412 is a cathode 4413 is provided comprising a light-shielding conductive film. 本実施例の場合、遮光性の導電膜としてアルミニウムとリチウムとの合金膜を用いる。 In this embodiment, an alloy film of aluminum and lithium is used as the light-shielding conductive film. 勿論、公知のMgAg膜(マグネシウムと銀との合金膜)を用いても良い。 Of course, it may be used known MgAg film (alloy film of magnesium and silver). 陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。 As the cathode material may be used a conductive film or a conductive film added with such an element consisting of elements belonging to Group 1 or Group 2 of the periodic table.
【0250】 [0250]
この陰極4413まで形成された時点でEL素子4414が完成する。 EL element 4414 is completed at a time having formed up to the cathode 4413. なお、ここでいうEL素子4414は、画素電極(陽極)4410、EL層4412及び陰極4413で形成されたコンデンサを指す。 Incidentally, EL element 4414 here refers to a capacitor formed by the pixel electrode (anode) 4410, EL layer 4412 and the cathode 4413.
【0251】 [0251]
次に、本実施例における画素の上面構造を図20(A)を用いて説明する。 Next, a top structure of the pixel in this embodiment will be described with reference to FIG. 20 (A). スイッチング用TFT4402のソースはソース配線4415に接続され、ドレインはドレイン配線4405に接続される。 The source of the switching TFT4402 is connected to a source wiring 4415 and a drain connected to the drain wiring 4405. また、ドレイン配線4405は電流制御用TFT4406のゲート電極4407に電気的に接続される。 The drain wiring 4405 is electrically connected to the gate electrode 4407 of current control TFT 4406. また、電流制御用TFT4406のソースは電流供給線4416に電気的に接続され、ドレインはドレイン配線4417に電気的に接続される。 The source of the current control TFT TFT4406 is electrically connected to the current supply line 4416, the drain is electrically connected to drain wiring 4417. また、ドレイン配線4417は点線で示される画素電極(陽極)4418に電気的に接続される。 The drain wiring 4417 is electrically connected to the pixel electrode (anode) 4418 shown by a dotted line.
【0252】 [0252]
このとき、4419で示される領域には保持容量が形成される。 In this case, in a region indicated by 4419 storage capacitor is formed. 保持容量4419は、電流供給線4416と電気的に接続された半導体膜4420、ゲート絶縁膜と同一層の絶縁膜(図示せず)及びゲート電極4407との間で形成される。 Holding capacitor 4419, a semiconductor film 4420 electrically connected to current supply line 4416, (not shown) insulating film of the gate insulating film of the same layer and is formed between the gate electrode 4407. また、ゲート電極4407、第1層間絶縁膜と同一の層(図示せず)及び電流供給線4416で形成される容量も保持容量として用いることが可能である。 Further, the gate electrode 4407, the same layer as the first interlayer insulating film (not shown) and the capacitance formed by the current supply line 4416 can also be used as a storage capacitor.
【0253】 [0253]
なお、本実施例の構成は、実施例1、4、6〜13、16のいずれの構成とも自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be freely implemented in combination of any structures of Example 1,4,6~13,16.
【0254】 [0254]
〔実施例18〕 [Example 18]
本実施例では、実施例17とは異なる画素構造を有したEL表示装置について説明する。 In this embodiment, it will be described EL display device having a pixel structure differing from that of Embodiment 17. 説明には図21を用いる。 The description is made with reference to FIG 21. なお、図19と同一の符号が付してある部分については実施例17の説明を参照すれば良い。 Incidentally, the description of Example 17 for the part where the same reference numerals as in FIG. 19.
【0255】 [0255]
図21では電流制御用TFT4501として図1のnチャネル型TFT302と同一構造のTFTを用いる。 Using a TFT of an n-channel TFT302 same structure of Figure 1 as a current control TFT TFT4501 in FIG. 勿論、電流制御用TFT4501のゲート電極4502はスイッチング用TFT4402のドレイン配線4405に接続されている。 Of course, the gate electrode 4502 of current control TFT TFT4501 is connected to the drain wiring 4405 of switching TFT 4402. また、電流制御用TFT4501のドレイン配線4503は画素電極4504に電気的に接続されている。 The drain wiring 4503 of current control TFT TFT4501 is electrically connected to the pixel electrode 4504.
【0256】 [0256]
EL素子にかかる電圧が10V以上になるとホットキャリア効果による劣化が顕著になるため、電流制御用TFT4501として図1のnチャネル型TFT302と同一構造のTFTを用いることは有効である。 Since the voltage applied to the EL element becomes equal to or higher than 10V deterioration due to the hot carrier effect becomes conspicuous, it is effective to use the n-channel TFT type TFT302 same structure of Figure 1 as a current control TFT 4501. また、EL素子にかかる電圧が10V以下であればホットキャリア効果による劣化はさほど問題とならないのでnチャネル型TFT302からLDD領域114を省略した構造のTFTを用いても良い。 The voltage applied to the EL element may be used TFT structure is omitted LDD regions 114 of an n-channel type TFT302 since not a serious problem in deterioration due to hot carrier effect if 10V or less.
【0257】 [0257]
本実施例では、画素電極4504がEL素子の陰極として機能し、遮光性の導電膜を用いて形成する。 In this embodiment, the pixel electrode 4504 functions as the cathode of the EL element is formed using a light-shielding conductive film. 具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。 Specifically, although an alloy film of aluminum and lithium, may be used a conductive film or a conductive film added with such an element consisting of elements belonging to Group 1 or Group 2 of the periodic table.
【0258】 [0258]
画素電極4504の上にはEL層4505が形成される。 On the pixel electrode 4504 EL layer 4505 is formed. なお、図21では一画素しか図示していないが、本実施例ではG(緑)に対応したEL層を蒸着法及び塗布法(好ましくはスピンコーティング法)により形成している。 Although only one pixel is shown in FIG. 21, in the present embodiment is formed by G EL layer corresponding to (green) deposition or coating method (preferably spin coating). 具体的には、電子注入層として20nm厚のフッ化リチウム(LiF)膜を設け、その上に発光層として70nm厚のPPV(ポリパラフェニレンビニレン)膜を設けた積層構造としている。 Specifically, the 20nm thick lithium fluoride (LiF) film formed, and a 70nm thick PPV (polyparaphenylene vinylene) layered structure in which a film as a light-emitting layer thereon as an electron injection layer.
【0259】 [0259]
次に、EL層4505の上には透明導電膜からなる陽極4506が設けられる。 Next, an anode 4506 made of a transparent conductive film is provided on the EL layer 4505. 本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。 For this embodiment, a conductive film made of a compound of a compound oxide or indium zinc oxide of indium oxide and tin oxide as a transparent conductive film.
【0260】 [0260]
この陽極4506まで形成された時点でEL素子4507が完成する。 EL element 4507 is completed at a time having the anode 4506 is formed. なお、ここでいうEL素子4507は、画素電極(陰極)4504、EL層4505及び陽極4506で形成されたコンデンサを指す。 Incidentally, EL element 4507 here indicates a capacitor formed of the pixel electrode (cathode) 4504, EL layer 4505 and the anode 4506.
【0261】 [0261]
なお、本実施例の電流制御用TFT4501はゲート電極4502とLDD領域4509a、4509bとの間にゲート容量と呼ばれる寄生容量を形成する。 The current control TFT4501 of this embodiment the gate electrode 4502 and LDD regions 4509A, to form a parasitic capacitance called a gate capacitance between the 4509B. このゲート容量を調節することで図20(A)、(B)に示した保持容量4418と同等の機能を持たせることも可能である。 Figure 20 (A) by adjusting the gate capacitance, it is also possible to provide the same function as storage capacitor 4418 shown in (B). 特に、EL表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量で保持容量を代用しうる。 Particularly, in case of driving the EL display device by digital driving method, since the capacitance of the storage capacitor can be smaller than in the case of driving by analog driving method, you can substitute the storage capacitor in the gate capacitance.
【0262】 [0262]
なお、本実施例の構成は、実施例1、4、6〜13、16のいずれの構成とも自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be freely implemented in combination of any structures of Example 1,4,6~13,16.
【0263】 [0263]
〔実施例19〕 [Example 19]
本実施例では、実施例17もしくは実施例18に示したEL表示装置の画素構造の例を図22(A)〜(C)に示す。 In this embodiment, an example of a pixel structure of the EL display device shown in Embodiment 17 or Embodiment 18 FIG. 22 (A) ~ (C). なお、本実施例において、4601はスイッチング用TFT4602のソース配線、4603はスイッチング用TFT4602のゲート配線、4604は電流制御用TFT、4605はコンデンサ、4606、4608は電流供給線、4607はEL素子とする。 In the present embodiment, 4601 denotes a source wiring of a switching TFT TFT4602, 4603 denotes a gate wiring of the switching TFT TFT4602, 4604 denotes a current control TFT, 4605 denotes a capacitor, 4606,4608 current supply line, 4607 denotes an EL element .
【0264】 [0264]
図22(A)は、二つの画素間で電流供給線4606を共通とした場合の例である。 Figure 22 (A) is an example of a case in which a common current supply line 4606 between the two pixels. 即ち、二つの画素が電流供給線4606を中心に線対称となるように形成されている点に特徴がある。 Namely, this is characterized in that it is formed as two pixels are lineal-symmetrically around the current supply line 4606. この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 In this case, it is possible to reduce the number of current supply lines, it can be made even more high definition pixel portion.
【0265】 [0265]
また、図22(B)は、電流供給線4608をゲート配線4603と平行に設けた場合の例である。 Further, FIG. 22 (B) is an example of a case in which the current supply line 4608 in parallel to the gate wiring 4603. なお、図22(B)では電流供給線4608とゲート配線4603とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。 Although it becomes so arranged structure so as not to overlap and the FIG. 22 (B) in the current supply line 4608 and the gate wiring 4603, but provided that both are wirings formed on different layers, overlap through an insulating film It can also be provided so. この場合、電流供給線4608とゲート配線4603とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。 In this case, since it is possible to share the exclusive surface area of ​​the electric current supply line 4608 and the gate wiring 4603 can further enhancing the definition of the pixel portion.
【0266】 [0266]
また、図22(C)は、図22(B)の構造と同様に電流供給線4608をゲート配線4603と平行に設け、さらに、二つの画素を電流供給線4608を中心に線対称となるように形成する点に特徴がある。 Further, FIG. 22 (C) is provided in parallel to structure as well as the current supply line 4608 shown in FIG. 22 (B) and the gate wiring 4603, further, so as to be linear symmetry around the electric current supply line 4608 and two pixels it is characterized in that formed. また、電流供給線4608をゲート配線4603のいずれか一方と重なるように設けることも有効である。 Further, it is also effective to provide the current supply line 4608 so as to overlap with one of the gate wirings 4603. この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 In this case, it is possible to reduce the number of current supply lines, it can be made even more high definition pixel portion.
【0267】 [0267]
〔実施例20〕 Example 20
本実施例では、実施例17もしくは実施例18に示したEL表示装置の画素構造の例を図23(A)、(B)に示す。 In this embodiment, examples of the pixel structure of the EL display device shown in Embodiment 17 or Embodiment 18 FIG. 23 (A), shown in (B). なお、本実施例において、4701はスイッチング用TFT4702のソース配線、4703はスイッチング用TFT4702のゲート配線、4704は電流制御用TFT、4705はコンデンサ(省略することも可能)、4706は電流供給線、、4707は電源制御用TFT、4708は電源制御用ゲート配線、4709はEL素子とする。 In the present embodiment, 4701 denotes a source wiring of a switching TFT TFT4702, 4703 denotes a gate wiring of the switching TFT TFT4702, 4704 denotes a current control TFT, 4705 denotes a capacitor (can be omitted), 4706 denotes a current supply line ,, 4707 power supply controlling TFT, 4708 is a power supply control gate wiring, 4709 denotes an EL element. 電源制御用TFT4707の動作については特願平11−341272号を参照すると良い。 May refer to Japanese Patent Application No. 11-341272 is the operation of power supply controlling 4707.
【0268】 [0268]
また、本実施例では電源制御用TFT4707を電流制御用TFT4704とEL素子4708との間に設けているが、電源制御用TFT4707とEL素子4708との間に電流制御用TFT4704が設けられた構造としても良い。 Further, the power supply controlling TFT4707 in this embodiment are provided between the current control TFT TFT4704 and EL element 4708, a structure in which the current control TFT TFT4704 is provided between the power supply controlling TFT4707 and EL element 4708 it may be. また、電源制御用TFT4707は電流制御用TFT4704と同一構造とするか、同一の活性層で直列させて形成するのが好ましい。 Further, the power supply controlling TFT4707 is either the same structure as the current control TFT TFT4704, preferably formed by series in the same active layer.
【0269】 [0269]
また、図23(A)は、二つの画素間で電流供給線4706を共通とした場合の例である。 Further, FIG. 23 (A) is an example of a case in which the common current supply line 4706 between the two pixels. 即ち、二つの画素が電流供給線4706を中心に線対称となるように形成されている点に特徴がある。 Namely, this is characterized in that it is formed as two pixels are lineal-symmetrically around the current supply line 4706. この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 In this case, it is possible to reduce the number of current supply lines, it can be made even more high definition pixel portion.
【0270】 [0270]
また、図23(B)は、ゲート配線4703と平行に電流供給線4710を設け、ソース配線4701と平行に電源制御用ゲート配線4711を設けた場合の例である。 Further, FIG. 23 (B) is provided parallel to the current supply line 4710 and the gate wiring 4703, an example of a case in which the source wiring 4701 in parallel with the power supply controlling gate wiring 4711. なお、図23(B)では電流供給線4710とゲート配線4703とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。 Although it becomes so arranged structure so as not to overlap and the FIG. 23 (B) in the current supply line 4710 and the gate wiring 4703, but provided that both are wirings formed on different layers, overlap through an insulating film It can also be provided so. この場合、電流供給線4710とゲート配線4703とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。 In this case, since it is possible to share the exclusive surface area of ​​the electric current supply line 4710 and the gate wiring 4703 can further enhancing the definition of the pixel portion.
【0271】 [0271]
〔実施例21〕 Example 21
本実施例では、実施例17もしくは実施例18に示したEL表示装置の画素構造の例を図24(A)、(B)に示す。 In this embodiment, FIG. 24 is an example of a pixel structure of the EL display device shown in Embodiment 17 or Embodiment 18 (A), shown in (B). なお、本実施例において、4801はスイッチング用TFT4802のソース配線、4803はスイッチング用TFT4802のゲート配線、4804は電流制御用TFT、4805はコンデンサ(省略することも可能)、4806は電流供給線、、4807は消去用TFT、4808は消去用ゲート配線、4809はEL素子とする。 In the present embodiment, 4801 denotes a source wiring of a switching TFT 4802, 4803 denotes a gate wiring of the switching TFT 4802, 4804 denotes a current control TFT, 4805 denotes a capacitor (can be omitted), 4806 denotes a current supply line ,, 4807 erasing TFT, 4808 is an erasing gate wiring, 4809 denotes an EL element. 消去用TFT4807の動作については特願平11−338786号を参照すると良い。 It may refer to Japanese Patent Application No. 11-338786 For the operation of the erasing TFT4807.
【0272】 [0272]
消去用TFT4807のドレインは電流制御用TFT4804のゲートに接続され、電流制御用TFT4804のゲート電圧を強制的に変化させることができるようになっている。 The drain of the erasing TFT4807 is connected to the gate of the current control 4804, and is capable to forcibly change the gate voltage of the current control TFT 4804. なお、消去用TFT4807はnチャネル型TFTとしてもpチャネル型TFTとしても良いが、オフ電流を小さくできるようにスイッチング用TFT4802と同一構造とすることが好ましい。 Incidentally, the erasing TFT4807 may be a p-channel type TFT as n-channel type TFT, it is preferable to be the same structure as the switching TFT TFT4802 to allow a smaller off-current.
【0273】 [0273]
また、図24(A)は、二つの画素間で電流供給線4806を共通とした場合の例である。 Further, FIG. 24 (A) is an example of a case in which the common current supply line 4806 between the two pixels. 即ち、二つの画素が電流供給線4806を中心に線対称となるように形成されている点に特徴がある。 Namely, this is characterized in that it is formed as two pixels are lineal-symmetrically around the current supply line 4806. この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 In this case, it is possible to reduce the number of current supply lines, it can be made even more high definition pixel portion.
【0274】 [0274]
また、図24(B)は、ゲート配線4803と平行に電流供給線4810を設け、ソース配線4801と平行に消去用ゲート配線4811を設けた場合の例である。 Further, FIG. 24 (B) provided parallel to the current supply line 4810 and the gate wiring 4803, an example of a case in which the source wiring 4801 in parallel with the erasing gate wiring 4811. なお、図24(B)では電流供給線4810とゲート配線4803とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。 Although it becomes so arranged structure so as not to overlap and the FIG. 24 (B) in the current supply line 4810 and the gate wiring 4803, but provided that both are wirings formed on different layers, overlap through an insulating film It can also be provided so. この場合、電流供給線4810とゲート配線4803とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。 In this case, since it is possible to share the exclusive surface area of ​​the electric current supply line 4810 and the gate wiring 4803 can further enhancing the definition of the pixel portion.
【0275】 [0275]
〔実施例22〕 Example 22
本発明のEL表示装置は画素内にいくつのTFTを設けた構造としても良い。 EL display device of the present invention may have a structure in which a number of the TFT in the pixel. 実施例20、21ではTFTを三つ設けた例を示しているが、四つ乃至六つのTFTを設けても構わない。 It is shown an example in which three of the TFT in Example 20 and 21, may be provided with four or six of the TFT. 本発明はEL表示装置の画素構造に限定されずに実施することが可能である。 The invention can be implemented without being limited to the pixel structure of the EL display device.
【0276】 [0276]
〔実施例23〕 [Example 23]
本願発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いることができる。 Electro-optical device, a semiconductor circuit of the present invention can be used as a display unit and a signal processing circuit of the appliance. そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションTV、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置などが挙げられる。 Such appliances include a video camera, a digital camera, a projector, a projection TV, a goggle type display (head mounted display), a navigation system, an audio reproducing device, a notebook personal computer, a game machine, a portable information terminal (mobile computer, mobile phones, portable game machines, and electronic books), and the like an image reproducing device provided with a recording medium. それら電気器具の具体例を図25〜27に示す。 Specific examples of these electric appliance are shown in Figure 25-27.
【0277】 [0277]
図25(A)は携帯電話であり、本体2001、音声出力部2002、音声入力部2003、表示部2004、操作スイッチ2005、アンテナ2006で構成される。 Fig. 25 (A) is a mobile phone, which includes a main body 2001, an audio output portion 2002, an audio input portion 2003, a display unit 2004, an operation switch 2005, and an antenna 2006. 本願発明の電気光学装置は表示部2004に、本願発明の半導体回路は音声出力部2002、音声入力部2003またはCPUやメモリ等に用いることができる。 Electro-optical device of the present invention to the display portion 2004, a semiconductor circuit of the present invention can be applied to the audio output unit 2002, an audio input unit 2003 or a CPU, a memory, and the like.
【0278】 [0278]
図25(B)はビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106で構成される。 Figure 25 (B) shows a video camera composed of a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106. 本願発明の電気光学装置は表示部2102に、本願発明の半導体回路は音声入力部2103またはCPUやメモリ等に用いることができる。 Electro-optical device of the present invention to the display portion 2102, a semiconductor circuit of the present invention can be applied to the voice input unit 2103 or a CPU, a memory, and the like.
【0279】 [0279]
図25(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205で構成される。 Figure 25 (C) is a mobile computer including a main body 2201, a camera portion 2202, an image receiving portion 2203, operation switches 2204, and a display unit 2205. 本願発明の電気光学装置は表示部2205に、本願発明の半導体回路はCPUやメモリ等に用いることができる。 Electro-optical device of the present invention to the display portion 2205, a semiconductor circuit of the present invention can be used for CPU or memory.
【0280】 [0280]
図25(D)はゴーグル型ディスプレイであり、本体2301、表示部2302、アーム部2303で構成される。 Figure 25 (D) shows a goggle type display including a main body 2301, a display portion 2302, and an arm portion 2303. 本願発明の電気光学装置は表示部2302に、本願発明の半導体回路はCPUやメモリ等に用いることができる。 Electro-optical device of the present invention to the display portion 2302, a semiconductor circuit of the present invention can be used for CPU or memory.
【0281】 [0281]
図25(E)はリアプロジェクター(プロジェクションTV)であり、本体2401、光源2402、液晶表示装置2403、偏光ビームスプリッタ2404、リフレクター2405、2406、スクリーン2407で構成される。 Figure 25 (E) shows a rear projector (projection TV), the main body 2401, a light source 2402, a liquid crystal display device 2403, a polarizing beam splitter 2404, reflectors 2405 and 2406, and a screen 2407. 本発明は液晶表示装置2403に用いることができ、本願発明の半導体回路はCPUやメモリ等に用いることができる。 The present invention can be used in a liquid crystal display device 2403, a semiconductor circuit of the present invention can be used for CPU or memory.
【0282】 [0282]
図25(F)はフロントプロジェクターであり、本体2501、光源2502、液晶表示装置2503、光学系2504、スクリーン2505で構成される。 Figure 25 (F) shows a front projector, a main body 2501, a light source 2502, a liquid crystal display device 2503, an optical system 2504 and a screen 2505. 本発明は液晶表示装置2503に用いることができ、本願発明の半導体回路はCPUやメモリ等に用いることができる。 The present invention can be used in a liquid crystal display device 2503, a semiconductor circuit of the present invention can be used for CPU or memory.
【0283】 [0283]
図26(A)はパーソナルコンピュータであり、本体2601、映像入力部2602、表示部2603、キーボード2604等を含む。 Figure 26 (A) shows a personal computer which includes a main body 2601, an image input unit 2602, a display portion 2603, a keyboard 2604 and the like. 本願発明の電気光学装置は表示部2603に、本願発明の半導体回路はCPUやメモリ等に用いることができる。 Electro-optical device of the present invention to the display portion 2603, a semiconductor circuit of the present invention can be used for CPU or memory.
【0284】 [0284]
図26(B)は電子遊戯機器(ゲーム機器)であり、本体2701、記録媒体2702、表示部2703及びコントローラー2704を含む。 Figure 26 (B) is an electronic game equipment (game equipment), comprising a main body 2701, recording medium 2702, display unit 2703 and the controller 2704. この電子遊技機器から出力された音声や映像は筐体2705及び表示部2706を含む表示ディスプレイにて再生される。 Audio and video output from the electronic game equipment are reproduced in the display display including a housing 2705 and a display unit 2706. コントローラー2704と本体2701との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。 Communication means between the communication means or electronic amusement devices and display display between the controller 2704 and the main body 2701, wired communication, wireless communication or optical communication can be used. 本実施例では赤外線をセンサ部2707、2708で検知する構成となっている。 In the present embodiment has a configuration for detecting the infrared sensor unit 2707,2708. 本願発明の電気光学装置は表示部2703、2706に、本願発明の半導体回路はCPUやメモリ等に用いることができる。 Electro-optical device of the present invention to the display portion 2703,2706, semiconductor circuits of the present invention can be used for CPU or memory.
【0285】 [0285]
図26(C)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤー(画像再生装置)であり、本体2801、表示部2802、スピーカ部2803、記録媒体2804及び操作スイッチ2805を含む。 Figure 26 (C) is a recording medium (hereinafter, referred to as a recording medium) which records a program a player using the (image reproducing apparatus), the main body 2801, a display portion 2802, speaker portions 2803, a recording medium 2804 and operation switches 2805 including. なお、この画像再生装置は記録媒体としてDVD(Digital VersatileDisc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。 Incidentally, DVD (Digital Versatile Disc) as the image reproducing apparatus recording medium, a CD and the like, and can perform music appreciation, film appreciation, games and Internet. 本願発明の電気光学装置は表示部2802やCPUやメモリ等に用いることができる。 Electro-optical device of the present invention can be applied to the display portion 2802 and the CPU and memory.
【0286】 [0286]
図26(D)はデジタルカメラであり、本体2901、表示部2902、接眼部2903、操作スイッチ2904、受像部(図示せず)を含む。 Figure 26 (D) shows a digital camera including a main body 2901, a display portion 2902, an eyepiece portion 2903, operation switches 2904, an image receiving portion (not shown). 本願発明の電気光学装置は表示部2902やCPUやメモリ等に用いることができる。 Electro-optical device of the present invention can be applied to the display portion 2902 and the CPU and memory.
【0287】 [0287]
なお、図25(E)のリアプロジェクターや図25(F)のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図27に示す。 Incidentally, FIG. 27 shows a detailed description of the optical engine that can be used in front projector rear projector or diagram of FIG. 25 (E) 25 (F). なお、図27(A)は光学エンジンであり、図27(B)は光学エンジンに内蔵される光源光学系である。 Incidentally, FIG. 27 (A) is an optical engine, FIG. 27 (B) is a light source optical system incorporated in the optical engine.
【0288】 [0288]
図27(A)に示す光学エンジンは、光源光学系3001、ミラー3002、3005〜3007、ダイクロイックミラー3003、3004、光学レンズ3008a〜3008c、プリズム3011、液晶表示装置3010、投射光学系3012を含む。 Optical engine shown in FIG. 27 (A) includes a light source optical system 3001, mirrors 3002,3005~3007, dichroic mirrors 3003,3004, optical lenses 3008A~3008c, prism 3011, a liquid crystal display device 3010, a projection optical system 3012. 投射光学系3012は、投射レンズを備えた光学系である。 The projection optical system 3012 is an optical system having a projection lens. 本実施例は液晶表示装置3010を三つ使用する三板式の例を示したが、単板式であってもよい。 This embodiment is an example of a three-plate type which three using a liquid crystal display device 3010 may be a single plate type. また、図27(A)中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはIRフィルム等を設けてもよい。 Further, in the optical path indicated by an arrow in FIG. 27 (A), an optical lens, a film having a polarization function, may be provided with a film or IR films, etc. for adjusting the phase difference.
【0289】 [0289]
また、図27(B)に示すように、光源光学系3001は、光源3013、3014、合成プリズム3015、コリメータレンズ3016、3020、レンズアレイ3017、3018、偏光変換素子3019を含む。 Further, as shown in FIG. 27 (B), the light source optical system 3001 includes a light source 3013,3014, synthetic prism 3015, collimator lenses 3016,3020, lens arrays 3017,3018, a polarization conversion element 3019. なお、図27(B)に示した光源光学系は光源を2つ用いたが、一つでも良いし、三つ以上としてもよい。 The light source optical system shown in FIG. 27 (B) is used two light sources, may be one or may be three or more. また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはIRフィルム等を設けてもよい。 Also, somewhere in the optical path of the light source optical system, an optical lens, a film having a polarization function, it may be provided with a film or IR films, etc. to adjust the phase difference.
【0290】 [0290]
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。 As described above, the applicable range of the present invention can be applied to very wide, appliances in all fields. また、本実施例の電気器具は実施例1〜22の構成を必要に応じて組み合わせることで実現できる。 Furthermore, appliances of this embodiment can be realized by combining as necessary the structure of Examples 1 to 22.
【0291】 [0291]
【発明の効果】 【Effect of the invention】
本願発明を用いることで同一基板上に、回路又は素子が要求する仕様に応じて適切な性能のTFTを配置することが可能となり、電気光学装置の動作性能や信頼性を大幅に向上させることができる。 On the same substrate by using the present invention, it becomes possible to dispose a TFT of adequate performance in accordance with the specifications circuit or element requires, it possible to significantly improve the operation performance and reliability of the electro-optical device it can.
【0292】 [0292]
また、同一基板上に画素部、駆動回路部に加えてメモリ部を設けることが可能となるため、電気光学装置の性能を大幅に向上しうる。 Further, the pixel portion on the same substrate, it becomes possible to provide a memory unit in addition to the driving circuit unit, it can greatly improve the performance of the electro-optical device. さらに、以上のような電気光学装置をディスプレイ(表示部)として有する電子機器は用途が大きく広がり、且つ、高い動作性能と高い信頼性を実現しうる。 Further, an electronic apparatus having the electro-optical device described above as a display (display unit) is spread applications large and can achieve high operation performance and high reliability.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 画素部、駆動回路及びメモリ部の構成を示す図。 [1] pixel portion, driving circuit and shows the configuration of the memory unit.
【図2】 画素部、駆動回路及びメモリ部の作製工程を示す図。 [Figure 2] pixel section, shows a manufacturing process of a driver circuit and a memory unit.
【図3】 画素部、駆動回路及びメモリ部の作製工程を示す図。 [Figure 3] pixel section, shows a manufacturing process of a driver circuit and a memory unit.
【図4】 画素部、駆動回路及びメモリ部の作製工程を示す図。 [4] pixel portion, shows a manufacturing process of a driver circuit and a memory unit.
【図5】 画素部、駆動回路及びメモリ部の作製工程を示す図。 [5] pixel section, shows a manufacturing process of a driver circuit and a memory unit.
【図6】 アクティブマトリクス型液晶表示装置の断面構造図。 FIG. 6 is a cross-sectional structural view of an active matrix type liquid crystal display device.
【図7】 アクティブマトリクス型液晶表示装置の斜視図。 Figure 7 is a perspective view of an active matrix type liquid crystal display device.
【図8】 駆動回路を示す図。 8 shows a driving circuit.
【図9】 画素部を示す図。 9 is a diagram showing a pixel portion.
【図10】 画素部、駆動回路及びメモリ部の構成を示す図。 [10] a pixel portion, driving circuit and shows the configuration of the memory unit.
【図11】 画素部を示す図。 11 is a diagram showing a pixel portion.
【図12】 画素部、駆動回路及びメモリ部の構成を示す図。 [12] a pixel portion, driving circuit and shows the configuration of the memory unit.
【図13】 フラッシュメモリの構成を示す図。 FIG. 13 is a diagram showing the configuration of a flash memory.
【図14】 フラッシュメモリの構成を示す図。 FIG. 14 is a diagram showing the configuration of a flash memory.
【図15】 アクティブマトリクス基板のブロック図。 FIG. 15 is a block diagram of an active matrix substrate.
【図16】 アクティブマトリクス基板のブロック図。 FIG. 16 is a block diagram of an active matrix substrate.
【図17】 アクティブマトリクス型EL表示装置の構成を示す図。 17 illustrates the structure of an active matrix type EL display device.
【図18】 EL表示装置の上面構造及び断面構造を示す図。 FIG. 18 shows a top structure and a cross-sectional structure of the EL display device.
【図19】 EL表示装置の断面構造を示す図。 FIG. 19 shows a cross sectional structure of the EL display device.
【図20】 EL表示装置の画素部の上面構造を示す図。 FIG. 20 shows a top structure of the pixel portion of an EL display device.
【図21】 EL表示装置の断面構造を示す図。 FIG. 21 shows a cross sectional structure of the EL display device.
【図22】 EL表示装置の画素部の回路構成を示す図。 FIG. 22 shows a circuit configuration of a pixel portion of an EL display device.
【図23】 EL表示装置の画素部の回路構成を示す図。 FIG. 23 is a diagram showing a circuit configuration of a pixel portion of an EL display device.
【図24】 EL表示装置の回路構成を示す図。 FIG. 24 shows a circuit structure of an EL display device.
【図25】 電気器具の一例を示す図。 Figure 25 is a diagram showing an example of the appliance.
【図26】 電気器具の一例を示す図。 26 shows an example of the appliance.
【図27】 光学エンジンの構成を示す図。 Figure 27 illustrates the optical engine configuration.

Claims (10)

  1. LDD領域の一部又は全部が第2ゲート絶縁膜を挟んでゲート電極と重なるように形成されたnチャネル型TFTを有する駆動回路部と、 A drive circuit section having an n-channel type TFT formed so as to overlap with the gate electrode part or the whole of the LDD region across the second gate insulating film,
    LDD領域が第2ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素TFTを有する画素部と、 A pixel portion having a pixel TFT formed so as not to overlap with the gate electrode LDD regions sandwiching the second gate insulating film,
    活性層、第1ゲート絶縁膜、浮遊ゲート電極、第3ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、 Active layer, and a memory section having a memory transistor including the first gate insulating film, a floating gate electrode, a third gate insulating film and a control gate electrode,
    を同一の絶縁体上に有し、 The have the same insulator,
    前記第3ゲート絶縁膜は前記nチャネル型TFTのゲート電極及び前記画素TFTのゲート電極を覆っていることを特徴とする電気光学装置。 Electro-optical device characterized in that it covers the gate electrode of the third gate insulating film is a gate electrode and the pixel TFT of the n-channel type TFT.
  2. LDD領域の一部又は全部が第2ゲート絶縁膜を挟んでゲート電極と重なるように形成されたnチャネル型TFTを有する駆動回路部と、 A drive circuit section having an n-channel type TFT formed so as to overlap with the gate electrode part or the whole of the LDD region across the second gate insulating film,
    LDD領域が第2ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素TFTを有する画素部と、 A pixel portion having a pixel TFT formed so as not to overlap with the gate electrode LDD regions sandwiching the second gate insulating film,
    活性層、第1ゲート絶縁膜、浮遊ゲート電極、第3ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、 Active layer, and a memory section having a memory transistor including the first gate insulating film, a floating gate electrode, a third gate insulating film and a control gate electrode,
    を同一の絶縁体上に有し、 The have the same insulator,
    前記浮遊ゲート電極、前記nチャネル型TFTのゲート電極及び前記画素TFTのゲート電極は同一材料からなり、且つ、前記第3ゲート絶縁膜に覆われていることを特徴とする電気光学装置。 The floating gate electrode, the gate electrode and the gate electrode of the pixel TFT of the n-channel type TFT are made of the same material, and an electro-optical apparatus characterized by being covered with the third gate insulating film.
  3. LDD領域の一部又は全部が第2ゲート絶縁膜を挟んでゲート電極と重なるように形成されたnチャネル型TFTを有する駆動回路部と、 A drive circuit section having an n-channel type TFT formed so as to overlap with the gate electrode part or the whole of the LDD region across the second gate insulating film,
    LDD領域が第2ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素TFTを有する画素部と、 A pixel portion having a pixel TFT formed so as not to overlap with the gate electrode LDD regions sandwiching the second gate insulating film,
    活性層、第1ゲート絶縁膜、浮遊ゲート電極、第3ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、 Active layer, and a memory section having a memory transistor including the first gate insulating film, a floating gate electrode, a third gate insulating film and a control gate electrode,
    を同一の絶縁体上に有し、 The have the same insulator,
    前記第3ゲート絶縁膜は前記浮遊ゲート電極を形成する材料の酸化物であることを特徴とする電気光学装置。 Electro-optical device, wherein the third gate insulating film is an oxide of the material forming the floating gate electrode.
  4. LDD領域の一部又は全部が第2ゲート絶縁膜を挟んでゲート電極と重なるように形成されたnチャネル型TFTを有する駆動回路部と、 A drive circuit section having an n-channel type TFT formed so as to overlap with the gate electrode part or the whole of the LDD region across the second gate insulating film,
    LDD領域が第2ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素TFTを有する画素部と、 A pixel portion having a pixel TFT formed so as not to overlap with the gate electrode LDD regions sandwiching the second gate insulating film,
    活性層、第1ゲート絶縁膜、浮遊ゲート電極、第3ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、 Active layer, and a memory section having a memory transistor including the first gate insulating film, a floating gate electrode, a third gate insulating film and a control gate electrode,
    を同一の絶縁体上に有し、 The have the same insulator,
    前記浮遊ゲート電極、前記nチャネル型TFTのゲート電極及び前記画素TFTのゲート電極は同一材料からなり、且つ、前記第3ゲート絶縁膜は前記浮遊ゲート電極を形成する材料の酸化物であることを特徴とする電気光学装置。 The floating gate electrode, said gate electrode and the gate electrode of the pixel TFT of the n-channel type TFT are made of the same material, and the third gate insulating film is an oxide of a material forming said floating gate electrode electro-optical device according to claim.
  5. 請求項1乃至請求項のいずれか一において、 In any one of claims 1 to 4,
    前記メモリトランジスタの活性層は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域に挟まれたチャネル形成領域及びLDD領域とを含み、 Active layer of said memory transistor includes a source region, a drain region, and said source region and said drain channel formation region sandwiched between regions and the LDD regions,
    前記nチャネル型TFTのLDD領域及び前記メモリトランジスタの活性層に含まれるLDD領域には、同一濃度でn型不純物元素が含まれ、 Wherein n in the LDD region and the LDD region included in the active layer of said memory transistor channel TFT includes n-type impurity element at the same concentration,
    前記画素TFTのLDD領域には、前記nチャネル型TFTのLDD領域及び前記メモリトランジスタの活性層に含まれるLDD領域よりも低い濃度でn型不純物元素が含まれることを特徴とする電気光学装置。 Wherein the LDD region of the pixel TFT, the n-channel type electro-optical device comprising at lower concentrations than the LDD region included in the LDD region and the active layer of the memory transistor may include the n-type impurity element of a TFT.
  6. 請求項5において、 In claim 5,
    前記メモリトランジスタの活性層に含まれるLDD領域は、前記ソース領域に接して設けられていることを特徴とする電気光学装置。 LDD region included in the active layer of said memory transistor, an electro-optical device, characterized in that provided in contact with the source region.
  7. 請求項5または請求項6において、 According to claim 5 or claim 6,
    前記メモリトランジスタの活性層に含まれるドレイン領域の一部が、前記第1ゲート絶縁膜を挟んで前記浮遊ゲート電極と重なるように形成されていることを特徴とする電気光学装置。 An electro-optical device in which a part of the drain region included in the active layer of said memory transistor, characterized in that it is formed so as to overlap with the floating gate electrode across the first gate insulating film.
  8. 請求項乃至請求項のいずれか一において、 In any one of claims 1 to 7,
    前記第1ゲート絶縁膜の膜厚は前記第2ゲート絶縁膜の膜厚よりも薄いことを特徴とする電気光学装置。 The thickness of the first gate insulating film is an electro-optical device, characterized in that thinner than the thickness of the second gate insulating film.
  9. 請求項1乃至請求項8のいずれか一において、 In any one of claims 1 to 8,
    前記画素部にEL素子が設けられたことを特徴とする電気光学装置。 Electro-optical device, characterized in that the EL element is provided in the pixel portion.
  10. 請求項1乃至請求項9 のいずれか一に記載の電気光学装置を表示部として有することを特徴とする電子機器。 An electronic apparatus, comprising a display unit an electro-optical device according to any one of claims 1 to 9.
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