JP2002175053A - Active matrix display and mobile terminal which uses the same - Google Patents

Active matrix display and mobile terminal which uses the same

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JP2002175053A
JP2002175053A JP2000372355A JP2000372355A JP2002175053A JP 2002175053 A JP2002175053 A JP 2002175053A JP 2000372355 A JP2000372355 A JP 2000372355A JP 2000372355 A JP2000372355 A JP 2000372355A JP 2002175053 A JP2002175053 A JP 2002175053A
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Toshiichi Maekawa
Yoshiharu Nakajima
義晴 仲島
敏一 前川
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Sony Corp
ソニー株式会社
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
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    • H01L29/78648Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Abstract

PROBLEM TO BE SOLVED: To provide an active matrix display in which a narrower frame can be formed in a polysilicon TFT structure integrated with drive circuits, and to provide a mobile terminal which uses the above device as a display part.
SOLUTION: In the polysilicon TFT-active matrix type liquid crystal display device integrated with drive circuits, at least one of circuits relating to signals with small amplitudes or circuits relating to the power supply voltage, or a part of the circuits relating to the signals with small amplitudes such as a sampling clutch circuit 132, or a part of the circuits relating to the power supply voltage, such as a circuit 19 generating the voltage on a counter electrode is formed by using TFTs having a dual gate structure. Other circuits are formed by using TFTs, having a top gate structure or a bottom gate structure.
COPYRIGHT: (C)2002,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、アクティブマトリクス型表示装置およびこれを用いた携帯端末に関し、特に画素がマトリクス状に配置されてなる表示エリア部と同一基板上に駆動回路を一体形成してなるいわゆる駆動回路一体型のアクティブマトリクス型表示装置およびこれを表示部として用いた携帯端末に関する。 The present invention relates to relates to a portable terminal using an active matrix type display device and which, by integrally forming the driver circuit, especially pixels are arranged in a matrix display area portion on the same substrate comprising a portable terminal using a so-called drive circuit-integrated active matrix display device and as a display unit.

【0002】 [0002]

【従来の技術】近年、携帯電話機やPDA(Personal Di In recent years, mobile phones and PDA (Personal Di
gital Assistants)などの携帯端末の普及がめざましい。 gital Assistants) is remarkable spread of portable terminals such as. これら携帯端末の急速な普及の要因の一つとして、 One of the factors of the rapid spread of these portable terminals,
その出力表示部として搭載されている液晶表示装置が挙げられる。 The liquid crystal display device and the like mounted as an output display unit. その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。 The reason has a not required characteristics of power for the liquid crystal display device is in principle driven, because a display device of low power consumption.

【0003】ところで、画素のスイッチング素子としてポリシリコンTFT(Thin Film Transistor;薄膜トランジスタ)を用いてなるアクティブマトリクス型表示装置では、画素がマトリクス状に配置されてなる表示エリア部と同一基板上に、ポリシリコンTFTを用いた駆動回路を一体的に形成する傾向にある。 Meanwhile, a polysilicon TFT as a switching element of a pixel; in (Thin Film Transistor TFT) active matrix type display apparatus using the in the pixel display area unit are arranged in a matrix form on the same substrate, poly It tends to integrally form a driving circuit using a silicon TFT. このポリシリコンTFTを用いた駆動回路一体型のアクティブマトリクス型表示装置は、小型、高精細、高信頼性を可能にする技術して非常に有望なものである。 The polysilicon TFT active matrix display device drive circuit integral with the small, high resolution, is very promising in technology allow for high reliability. ポリシリコンTFT Polysilicon TFT
は、アモルファスシリコンTFTに比べて2桁前後大きい移動度をもつため、表示エリア部と同一基板上への駆動回路の一体形成を可能にしている。 Because with two digits before and after the high mobility compared to amorphous silicon TFT, thereby enabling the integral formation of a drive circuit of the display area unit on the same substrate.

【0004】一方、ポリシリコンTFTは、単結晶シリコントランジスタに比べると、移動度が小さく、かつしきい値電圧Vthが大きく、しかもそのばらつきが大きいため、スピードの速い回路や低電圧の回路が構成できない、という問題点を持っている。 On the other hand, the polysilicon TFT, compared to the single crystal silicon transistor, the mobility is small, and because large threshold voltage Vth, yet its variations large, the circuit of the fast circuits and low voltages speed configuration It can not, have a problem. しきい値電圧Vth The threshold voltage Vth
のばらつきの大きさは、特に特性の一致したトランジスタ対を必要とする差動回路の構成を困難にしてしまうため、回路設計上、非常に大きな問題となる。 The size of the variation of the order would make it difficult to configure a differential circuit that specifically require the matched transistor pair characteristics, the circuit design, a very big problem.

【0005】しきい値電圧Vthのばらつきは、TFT [0005] The variation in the threshold voltage Vth is, TFT
のバックゲート電位がハイインピーダンスであることに関係している。 It is related to the back gate potential of a high impedance. すなわち、従来のTFTは、ボトムゲート構造かトップゲート構造のいずかのゲート構造となっているため、トランジスタのバックゲートがハイインピーダンスとなり、しきい値電圧Vthのばらつきを大きくしている。 That is, the conventional TFT, since that is the gate structure Izuka a bottom-gate structure or a top gate structure, the back gate of the transistor becomes high impedance, and increases the variation in the threshold voltage Vth. したがって、このような特性を持つTFT Therefore, TFT with such characteristics
を用いて低電圧回路や小信号振幅回路などを作成することは非常に難しくなる。 Creating and low voltage circuits and small signal amplitude circuit is very difficult with.

【0006】これに対して、トランジスタのバックゲート側にもゲート電極を設け、これをフロント側のゲート電極に接続した構造、即ち図8に示すように、ソース領域101とドレイン領域102との間のチャネル領域1 [0006] In contrast, the gate electrode is provided in the back gate side of the transistors, which structure is connected to the gate electrode of the front side, i.e. as shown in FIG. 8, between the source region 101 and drain region 102 of the channel region 1
03を挟んで一対のゲート電極(フロントゲート電極1 A pair of gate electrodes across the 03 (front gate electrode 1
04およびバックゲート電極105)を配置し、これらゲート電極104,105をコンタクト部106にて相互に接続した構造(以下、この構造をデュアルゲート構造と称す)が提案されている。 04 and a back gate electrode 105) is arranged, the structure connected to each other these gate electrodes 104 and 105 by a contact portion 106 (hereinafter, referred to this structure and dual-gate structure) has been proposed. このデュアルゲート構造のTFTは、しきい値電圧Vthのばらつきを小さく抑えることができる利点を持っている。 TFT of this dual gate structure has the advantage that it is possible to reduce the variation in the threshold voltage Vth.

【0007】 [0007]

【発明が解決しようとする課題】しかしながら、デュアルゲート構造のTFTでは、図8から明らかなように、 However [0007] In the TFT of the dual-gate structure, as apparent from FIG. 8,
一対のゲート電極104,105を接続するためのコンタクト部106を含むコンタクトエリアを設ける必要があるため、素子を構成するための必要面積が大きくなる。 It is necessary to provide a contact area comprising a contact portion 106 for connecting the pair of gate electrodes 104 and 105, increases the area required for forming the element. したがって、デュアルゲート構造のTFTを用いて駆動回路を作成した場合に、非常に大きな回路面積が必要になり、結果として、表示装置の額縁(表示エリア部の周辺エリア)が大きくなってしまう。 Therefore, when creating a driver circuit with a TFT dual-gate structure, very it requires a large circuit area, as a result, the frame of the display device (the area around the display area portion) becomes large.

【0008】本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、駆動回路一体型のポリシリコンTFT構造において、狭額縁化を可能としたアクティブマトリクス型表示装置およびこれを表示部として用いた携帯端末を提供することにある。 [0008] The present invention has been made in view of the above problems, it is an object of the polysilicon TFT structure of the drive circuit-integrated, active matrix display device and this allowed the narrow frame It is to provide a portable terminal using a display unit.

【0009】 [0009]

【課題を解決するための手段】上記目的を達成するために、本発明では、電気光学素子を有する画素がマトリクス状に配置されてなる表示エリア部と共に、対で動作するトランジスタを含むトランジスタ回路を同一基板上に一体形成してなるアクティブマトリクス型表示装置において、上記トランジスタ回路を、チャネルを挟んで配置されかつ相互に接続された一対のゲートを有するデュアルゲート構造の薄膜トランジスタで作成した構成を採っている。 To achieve the above object, according to the solution to ## in the present invention, the display area unit pixel having an electro-optical elements are arranged in a matrix, a transistor circuit including a transistor operating in pairs in an active matrix display device having integrally formed on the same substrate, taking the configuration created by the thin film transistor of the dual gate structure having the transistor circuit, a pair of gates connected to the arranged and mutually across the channel there. また、小振幅の信号を扱う第1の回路と電源電圧を扱う第2の回路とを表示エリア部と共に同一基板上に一体形成してなるアクティブマトリクス型表示装置において、第1,第2の回路の少なくとも一方の回路を、 Further, in an active matrix display device comprising integrally formed on the same substrate together with the second circuit and the display area section dealing with the first circuit and the supply voltage to handle signals of small amplitude, the first, second circuit at least one circuit of
チャネルを挟んで配置されかつ相互に接続された一対のゲートを有するデュアルゲート構造の薄膜トランジスタで作成した構成を採っている。 It adopts a configuration created by the thin film transistor of the dual gate structure having a pair of gates connected is disposed across the channel and to each other. そして、これらアクティブマトリクス型表示装置は、携帯端末の表示部として用いられる。 And these active matrix display device is used as a display section of the portable terminal.

【0010】上記構成のアクティブマトリクス型表示装置あるいはこれを用いた携帯端末において、対で動作するトランジスタを含むトランジスタ回路あるいは小振幅の信号を扱う回路をデュアルゲート構造の薄膜トランジスタで作成することで、しきい値電圧Vthのばらつきを小さく抑え、高信頼性の回路を構成する。 [0010] In the portable terminal using a display device or it active matrix of the structure, by creating a circuit that handles the transistor circuit or a small amplitude of a signal including a transistor operating in pairs in the thin film transistor of the dual gate structure, teeth suppressed variations in the threshold voltage Vth, in a circuit of high reliability. 一方、電源電圧を扱う回路をデュアルゲート構造の薄膜トランジスタで作成することで、電流能力の高い回路を構成する。 On the other hand, by creating a circuit that handles power supply voltage thin film transistor of the dual gate structure, constituting the high current capability circuit.

【0011】 [0011]

【発明の実施の形態】以下、本発明の実施の形態について図面を参照して詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described in detail with reference to the drawings, embodiments of the present invention. 図1は、本発明に係る表示装置の構成例を示す概略構成図である。 Figure 1 is a schematic configuration diagram showing a configuration example of a display device according to the present invention. ここでは、例えば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明するものとする。 Here, for example, it shall be described by way of example of application to an active matrix type liquid crystal display device using liquid crystal cells as electro-optical element of each pixel.

【0012】図1において、透明絶縁基板、例えばガラス基板11上には、液晶セルを含む画素がマトリクス状(行列状)に多数配置されてなる表示エリア部12と共に、Hドライバ(水平駆動回路)13とVドライバ(垂直駆動回路)14とが実装されている。 [0012] In FIG. 1, a transparent insulating substrate, for example on a glass substrate 11, pixels including liquid crystal cells matrix with the display area unit 12 formed by arranged large number (matrix), H drivers (horizontal driving circuit) 13 and a V driver (vertical driving circuit) 14 are mounted. ガラス基板11 Glass substrate 11
は、能動素子(例えば、トランジスタ)を含む多数の画素回路がマトリクス状に配置形成される第1の基板と、 It includes a first substrate active device (e.g., transistor) number of pixel circuits including a are arranged in a matrix,
この第1の基板と所定の間隙をもって対向して配置される第2の基板とによって構成される。 It constituted by a second substrate disposed opposite with the first substrate with a predetermined gap therebetween. そして、これら第1,第2の基板間に液晶が封入される。 Then, these first, liquid crystal is sealed between the second substrate.

【0013】図2に、表示エリア部12の具体的な構成の一例を示す。 [0013] FIG. 2 shows an example of a specific configuration of the display area unit 12. ここでは、図面の簡略化のために、3行(n−1行〜n+1行)4列(m−2列〜m+1列)の画素配列の場合を例に採って示している。 Here, for simplification of the drawing, it is shown as an example the case of the pixel arrangement of three rows (n-1 row ~n + 1 row) and four columns (m-2 column ~m + 1 column). 図2において、表示エリア部12には、垂直走査ライン…,21n In Figure 2, the display area unit 12, the vertical scanning lines ..., 21n
−1,21n,21n+1,…と、データライン…,2 -1,21n, 21n + 1, ... and, data line ..., 2
2m−2,22m−1,22m,22m+1,…とがマトリクス状に配線され、それらの交点部分に単位画素2 2m-2,22m-1,22m, 22m + 1, ... and are wired in a matrix, the unit pixel 2 at their intersections
3が配置されている。 3 is arranged.

【0014】単位画素23は、画素トランジスタであるポリシリコン薄膜トランジスタTFT、液晶セルLCおよび保持容量Csを有する構成となっている。 [0014] unit pixel 23 is configured to have a polysilicon thin film transistor TFT which is a pixel transistor, a liquid crystal cell LC and a storage capacitor Cs. ここで、 here,
液晶セルLCは、薄膜トランジスタTFTで形成される画素電極(一方の電極)とこれに対向して形成される対向電極(他方の電極)との間で発生する容量を意味する。 The liquid crystal cell LC means a capacity generated between the opposing electrode formed to face the pixel electrode formed by thin film transistor TFT (one electrode) to (the other electrode).

【0015】薄膜トランジスタTFTは、ゲート電極が垂直走査ライン…,21n−1,21n,21n+1, [0015] The thin film transistor TFT, a gate electrode vertical scanning lines ..., 21n-1,21n, 21n + 1,
…に接続され、ソース電極がデータライン…,22m− Connected ... to a source electrode data lines ..., 22M-
2,22m−1,22m,22m+1,…に接続されている。 2,22m-1,22m, 22m + 1, are connected ... to. 液晶セルLCは、画素電極が薄膜トランジスタT The liquid crystal cell LC, the pixel electrode is a thin film transistor T
FTのドレイン電極に接続され、対向電極が共通ライン24に接続されている。 Is connected to the drain electrode of FT, a counter electrode is connected to a common line 24. 保持容量Csは、薄膜トランジスタTFTのドレイン電極と共通ライン24との間に接続されている。 Holding capacitor Cs is connected between the drain electrode of the thin film transistor TFT and the common line 24. 共通ライン24には、対向電極電圧(コモン電圧)Vcomが与えられる。 The common line 24, the counter electrode voltage (common voltage) Vcom is supplied.

【0016】垂直走査ライン…,21n−1,21n, [0016] The vertical scanning lines ..., 21n-1,21n,
21n+1,…の各一端は、図1に示すVドライバ14 21n + 1, ... Each one end of the, V driver 14 shown in FIG. 1
の対応する行の各出力端にそれぞれ接続される。 They are connected to corresponding output terminals of the row. Vドライバ14は、例えばシフトレジスタによって構成され、 V driver 14, for example, a shift register,
垂直スタートパルスVSTに応答して動作を開始し、垂直転送クロックVCKに同期して順次垂直選択パルスを発生して垂直走査ライン…,21n−1,21n,21 Starts an operation in response to the vertical start pulse VST, the vertical scanning lines by sequentially generating vertical selection pulses in synchronization with vertical transfer clocks VCK ..., 21n-1,21n, 21
n+1,…に与えることによって垂直走査を行う。 n + 1, performs vertical scanning by giving ... to.

【0017】データライン…,22m−2,22m− [0017] The data lines ..., 22m-2,22m-
1,22m,22m+1,…は、各一端が図1に示すH 1,22m, 22m + 1, ... is, H each end shown in FIG. 1
ドライバ13の対応する列の各出力端にそれぞれ接続される。 They are connected to corresponding output terminals of the column driver 13. Hドライバ13は、図1から明らかなように、シフトレジスタ131、サンプリングラッチ回路(データ信号入力回路)132、線順次化ラッチ回路133およびDA変換回路135を有するディジタルインターフェースドライバ構成となっており、表示エリア部12に対して例えばその上辺に沿って配置されている。 H driver 13, as is clear from FIG. 1, the shift register 131, a sampling latch circuit (data signal input circuit) 132, and a digital interface driver configuration with line sequence latch circuit 133 and a DA converter 135, They are arranged with respect to the display area unit 12, for example along the upper side.

【0018】再び図1において、ガラス基板11上にはさらに、Hドライバ13およびVドライバ14と同様に、クロックI/F(インターフェース)回路15、同期信号I/F回路16、タイミング発生回路17、基準電圧発生回路18、対向電極電圧発生回路19および電源電圧変換回路20が表示エリア部12と共に一体形成されている。 [0018] In FIG. 1, and even more on the glass substrate 11, similarly to the H driver 13 and the V driver 14, a clock I / F (interface) circuit 15, the synchronization signal I / F circuit 16, timing generating circuit 17, are integrally formed with the reference voltage generating circuit 18, the counter electrode voltage generating circuit 19 and a power supply voltage conversion circuit 20 is the display area unit 12. これら各回路13〜20は、表示エリア部12と共に、その各画素トランジスタと同じポリシリコンTFTを用いて作成される。 Each of these circuits 13 to 20, together with the display area unit 12, is prepared using the same polysilicon TFT and each pixel transistor.

【0019】クロックI/F回路15は、基板外部から与えられるマスタークロックMCKを取り込み、このマスタークロックMCKをタイミング発生回路17に与える。 The clock I / F circuit 15 captures the master clock MCK supplied from the outside of the substrate, providing the master clock MCK to the timing generation circuit 17. 同期信号I/F回路16は、基板外部から与えられる水平同期信号HDおよび垂直同期信号VDを取り込み、これら同期信号HD,VDをタイミング発生回路1 Synchronizing signal I / F circuit 16 takes in the horizontal synchronizing signal HD and a vertical synchronizing signal VD provided from the outside of the substrate, these synchronization signals HD, the timing generating circuit 1 to VD
7に与える。 Give to 7.

【0020】タイミング発生回路17は、クロックI/ [0020] The timing generating circuit 17, clock I /
F回路15から与えられるマスタークロックMCKや、 And the master clock MCK given from the F circuit 15,
同期信号I/F回路16から与えられる水平同期信号H Horizontal given from the synchronization signal I / F circuit 16 sync signal H
Dおよび垂直同期信号VDに基づいて、先述した垂直スタートパルスVST、垂直転送クロックVCK、水平スタートパルスHST、水平転送クロックHCK等の各種のタイミング信号を発生する。 Based on D and the vertical synchronizing signal VD, foregoing the vertical start pulse VST, the vertical transfer clock VCK, the horizontal start pulse HST, generates various timing signals such as a horizontal transfer clock HCK.

【0021】基準電圧発生回路18は、Hドライバ13 The reference voltage generating circuit 18, H driver 13
の基準電圧選択型DA変換回路134に付随する回路であり、入力画像データのビット数に対応した階調数分の基準電圧を発生し、基準電圧選択型DA変換回路134 Of a circuit associated with the reference voltage selection type DA converter circuit 134, it generates a reference voltage of the gradation number corresponding to the number of bits of the input image data, a reference voltage selection type DA converter circuit 134
に対して供給する。 Supplied to. 対向電極電圧発生回路19は、液晶セルの対向電極に各画素共通に印加するための対向電極電圧(コモン電圧)Vcomを発生し、この対向電極電圧Vcomを図2の共通ライン24に与える。 Counter electrode voltage generating circuit 19, the counter electrode voltage (common voltage) Vcom to be applied to the common pixel to the counter electrode of the liquid crystal cell generates, give this counter electrode voltage Vcom to the common line 24 in FIG. 2.

【0022】電源電圧変換回路20は、基板外部から与えられる単一の直流電源電圧を、電圧値の異なる複数種類の直流電圧に変換し、これら直流電圧を各回路部に供給する。 The power supply voltage converting circuit 20, a single DC power supply voltage supplied from the outside of the substrate, and converted to a plurality of types of DC voltages having different voltage values, and supplies these DC voltages to each circuit unit. 一例として、Hドライバ13では、ロジック部とアナログ部とで異なる直流電源電圧が用いられ、また画素に情報を書き込むVドライバ14では、Hドライバ13側よりも絶対値の大きい直流電源電圧が用いられることになる。 As an example, the H driver 13, different DC power supply voltage in a logic and analog portions is used also in the V driver 14 writes the information to the pixel, than the H driver 13 side is larger DC power supply voltage of the absolute value is used It will be.

【0023】上記構成のアクティブマトリクス型液晶表示装置において、Hドライバ13、Vドライバ14、クロックI/F回路15、同期信号I/F回路16およびタイミング発生回路17は、小振幅の信号を扱う回路である。 [0023] In an active matrix liquid crystal display device having the above structure, H driver 13, V driver 14, a clock I / F circuit 15, the synchronization signal I / F circuit 16 and the timing generating circuit 17 is a circuit that handles signals of small amplitude it is. 図示していないが、CPUI/F回路なども小振幅の信号を扱う回路として挙げられる。 Although not shown, also including CPU I / F circuit and the like as a circuit that handles signals of small amplitude. これら小振幅の信号を扱う回路は、トランジスタのしきい値電圧Vth Circuit handling these small amplitude signals, the threshold voltage of the transistor Vth
のばらつきをできるだけ抑えたい回路である。 A circuit to be suppressed as much as possible the variation of. 一方、基準電圧発生回路18、対向電極電圧発生回路19および電源電圧変換回路20は、電源電圧を扱う回路である。 On the other hand, the reference voltage generating circuit 18, the counter electrode voltage generating circuit 19 and the power supply voltage conversion circuit 20 is a circuit that handles the power supply voltage.
これら電源電圧を扱う回路は、トランジスタの電流能力をできるだけ高めたい回路である。 Circuit handling these power supply voltages is a circuit to be increased as much as possible current capability of the transistor.

【0024】そこで、本実施形態に係るアクティブマトリクス型液晶表示装置では、小振幅の信号を扱う回路および電源電圧を扱う回路の少なくとも一方の回路、あるいは小振幅の信号を扱う回路のうちの一部の回路もしくは電源電圧を扱う回路のうちの一部の回路についてはデュアルゲート構造のTFTを用いて作成し、それ以外の回路についてはトップゲート構造もしくはボトムゲート構造のTFTを用いて作成するようにする。 [0024] Therefore, some of the circuits in the active matrix type liquid crystal display device according to the present embodiment, to handle at least one circuit or small amplitude of the signal, the circuit handling the circuit and the power supply voltage handle signals of small amplitude as for some of the circuits of the circuit dealing with circuit or power supply voltage is generated using a TFT dual-gate structure, made using TFT having a top gate structure or bottom gate structure for other circuits to.

【0025】デュアルゲート構造のTFTは、しきい値電圧Vthのばらつきが小さいという優れた特性を持つことから、このデュアルゲートTFTを用いてトランジスタ回路を形成することで、当該回路の信頼性を高めることができるため、小振幅の信号を扱う回路、特に対で動作するトランジスタ、即ち特性がほぼ等しい一対のトランジスタを含む回路、例えば差動回路やカレントミラー回路の作成に用いて有用なものとなる。 The dual gate structure TFT, since having excellent characteristics that variation of the threshold voltage Vth is small, by forming the transistor circuit using the dual gate TFT, improve the reliability of the circuit it is possible, and useful with the creation of small-amplitude circuit handling the signal, the circuit comprising transistors, approximately equal pair of transistors characteristic operating in particular pairs, for example, a differential circuit or a current mirror circuit .

【0026】ただし、デュアルゲート構造のTFTの場合、フロントゲート電極とバックゲート電極とを接続するためのコンタクトエリアを設ける必要があり、素子を形成するために必要な面積が大きくなることから、デュアルゲートTFTを用いて全ての回路を作成したのでは、回路規模が膨大なものとなってしまう。 [0026] However, in the case of TFT of the dual-gate structure, it is necessary to provide a contact area for connecting the front gate electrode and the back gate electrode, since the larger area required for forming the element, dual than to create all of the circuit using the gate TFT is, the circuit scale becomes enormous. したがって、小振幅の信号を扱う回路のうち、対で動作するトランジスタを含む回路など、必要最小限の回路についてはデュアルゲートTFTを用いて作成し、他の回路については必要面積が小さくて済むトップゲート構造もしくはボトムゲート構造のTFTを用いて作成するようにする。 Therefore, among the circuits handling signals of small amplitude, such as a circuit including a transistor operating in pairs, the minimum necessary circuits are created using a dual gate TFT, it requires only a small area required for the other circuits top so as to create with the TFT gate structure or bottom gate structure. これにより、回路規模を大きくすることなく、しきい値電圧Vthのばらつきの小さい、信頼性の高い回路を構成することができる。 Thus, without increasing the circuit scale, a small variation in the threshold voltage Vth, it is possible to constitute a highly reliable circuit.

【0027】また、デュアルゲート構造のTFTは、平面的には小面積でありながら、より大きなサイズのトランジスタを構成しているのと等価であり、電流能力が大であるという特長を持っていることから、このデュアルゲートTFTを用いて電源電圧を扱う回路を作成することで、当該回路の電流能力を高めることができる。 Further, the dual-gate structure TFT is the plane yet small area is equivalent to constitute a transistor of larger size, has the advantage that current capacity is large since, by creating a circuit that handles the power supply voltage using the dual-gate TFT, it is possible to increase the current capability of the circuit. ただし、上述した場合と同様に、デュアルゲートTFTを用いて全ての回路を作成したのでは、回路規模が膨大なものとなってしまうため、必要最小限の回路についてはデュアルゲートTFTを用いて作成し、他の回路についてはトップゲート構造もしくはボトムゲート構造のTFT However, as in the case described above, than was created all the circuits using a dual gate TFT, since the circuit scale becomes enormous, the minimum necessary circuits by using a dual-gate TFT create and, TFT of the top gate structure or a bottom-gate structure for the other circuit
を用いて作成することで、回路規模を大きくすることなく、電流能力の高い回路を構成することができる。 By creating with without increasing the circuit scale can be constructed with high current capability circuit.

【0028】ここで、ボトムゲート構造のTFT、トップゲート構造のTFTおよびデュアルゲート構造のTF [0028] In this case, TF of TFT and a dual-gate structure of the TFT, a top-gate structure of a bottom-gate structure
Tの各具体的な構造について、図3を用いて説明する。 For each specific structure T, then it will be described with reference to FIG.
図3において、(A)がボトムゲート構造のTFTの断面構造を、(B)がトップゲート構造のTFTの断面構造を、(C)がデュアルゲート構造のTFTの断面構造をそれぞれ示している。 3 shows a sectional structure of a TFT (A) is a bottom-gate structure, (B) each a cross-sectional structure of the TFT of the top gate structure, a cross-sectional structure of a TFT of (C) is a dual gate structure.

【0029】先ず、ボトムゲート構造のTFTでは、図3(A)に示すように、ガラス基板31の上にゲート電極32が形成され、その上にゲート絶縁膜33を介してチャネル領域(ポリシリコン層)34が形成され、その上にさらに層間絶縁膜35が形成されている。 [0029] First, a bottom in the TFT of the gate structure, as shown in FIG. 3 (A), the gate electrode 32 is formed on a glass substrate 31, a channel region (polysilicon with a gate insulating film 33 is formed thereon layer) 34 is formed, further an interlayer insulating film 35 is formed thereon thereof. そして、 And,
ゲート電極32の側方のゲート絶縁膜33上には、ソース領域36およびドレイン領域37が形成され、これら領域36,37にはソース電極38およびドレイン電極39がそれぞれ層間絶縁膜35を通して接続され、それらの上に絶縁膜40が形成された構造となっている。 On the gate insulating film 33 on the side of the gate electrode 32, source region 36 and drain region 37 are formed, the source electrode 38 and drain electrode 39 in these areas 36, 37 are connected through the interlayer insulating film 35, respectively, thereon has an insulating film 40 is formed structure.

【0030】次に、トップゲート構造のTFTでは、図3(B)に示すように、ガラス基板41の上にチャネル領域(ポリシリコン層)42が形成され、その上にゲート絶縁膜43を介してゲート電極44が形成され、さらにその上に層間絶縁膜45が形成されている。 Next, the TFT of the top gate structure, as shown in FIG. 3 (B), a channel region (polysilicon layer) 42 on the glass substrate 41 is formed, via a gate insulating film 43 is formed thereon gate electrode 44 is formed, it is formed further interlayer insulating film 45 thereon Te. そして、 And,
チャネル領域42の側方のガラス基板41上には、ソース領域46およびドレイン領域47が形成され、これら領域46,47にはソース電極48およびドレイン電極49がそれぞれ層間絶縁膜45を通して接続され、それらの上に絶縁膜50が形成された構造となっている。 On the glass substrate 41 on the side of the channel region 42, source region 46 and drain region 47 are formed, the source electrode 48 and drain electrode 49 in these areas 46 and 47 are connected through the interlayer insulating film 45, respectively, which It has a structure in which the insulating film 50 is formed on the.

【0031】最後に、デュアルゲート構造のTFTでは、図3(C)に示すように、ガラス基板51上にフロントゲート電極52が形成され、その上にゲート絶縁膜53を介してチャネル領域(ポリシリコン層)54が形成され、その上にさらに層間絶縁膜55が形成されている。 [0031] Finally, the TFT of the dual-gate structure, as shown in FIG. 3 (C), front gate electrode 52 is formed on the glass substrate 51, a channel region (poly through a gate insulating film 53 is formed thereon silicon layer) 54 is formed, further an interlayer insulating film 55 is formed thereon thereof. さらに、フロントゲート電極52上には、チャネル層54および層間絶縁膜55を挟んでバックゲート電極56が形成されている。 Further, on the front gate electrode 52, the back gate electrode 56 is formed across the channel layer 54 and the interlayer insulating film 55. そして、フロントゲート電極5 Then, the front gate electrode 5
2の側方のゲート絶縁膜53上には、ソース領域57およびドレイン領域58が形成され、これら領域57,5 On two sides of the gate insulating film 53, source region 57 and drain region 58 are formed, these regions 57,5
8にはソース電極59およびドレイン電極60がそれぞれ層間絶縁膜55を通して接続され、それらの上に絶縁膜61が形成された構造となっている。 8 source electrode 59 and drain electrode 60 is connected through the interlayer insulating film 55 respectively, a has a dielectric film 61 on them are formed structure.

【0032】次に、小振幅の信号を扱う回路の具体例として、例えば差動回路を用いるサンプリングラッチ回路(図1のサンプリングラッチ回路132に相当)について、その具体的な構成例を図4に示す。 Next, as a specific example of a circuit that handles signals of small amplitude, for example for sampling latch circuit using the differential circuit (corresponding to the sampling latch circuit 132 of FIG. 1), in FIG. 4 the specific configuration example show.

【0033】本例に係るサンプリングラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたNchMOSトランジスタQn11およびPchMOS The sampling latch circuit of this example, NchMOS transistors Qn11 and PchMOS the respective gates and drains connected in common respectively
トランジスタQp11からなるCMOSインバータ71 CMOS inverter 71 consisting of a transistor Qp11
と、各々のゲートおよびドレインがそれぞれ共通に接続されたNchMOSトランジスタQn12およびPch If, NchMOS transistors Qn12 and Pch the respective gates and drains connected in common respectively
MOSトランジスタQp12からなるCMOSインバータ72とが並列に接続されてなるコンパレータ構成となっている。 A CMOS inverter 72 consisting of MOS transistor Qp12 is in the connected comprising comparator configured in parallel.

【0034】ここで、CMOSインバータ71の入力端(MOSトランジスタQn11,Qp11のゲート共通接続点)とCMOSインバータ72の出力端(MOSトランジスタQn12,Qp12のドレイン共通接続点) [0034] Here, the input terminal of the CMOS inverter 71 (MOS transistor Qn11, the gate common connection point of the Qp11) and the output terminal of the CMOS inverter 72 (the drain common connection point of the MOS transistors Qn12, Qp12)
とが接続され、さらにCMOSインバータ72の入力端(MOSトランジスタQn12,Qp12のゲート共通接続点)とCMOSインバータ71の出力端(MOSトランジスタQn11,Qp11のドレイン共通接続点) : It is connected, further input terminal of the CMOS inverter 72 (MOS transistor Qn12, the gate common connection point of the Qp12) and the output terminal of the CMOS inverter 71 (MOS transistors Qn11, the drain common connection point of the Qp11)
とが接続されている。 Door is connected.

【0035】また、CMOSインバータ71の入力端にはスイッチSW1を介して信号源73からデータ信号が入力され、CMOSインバータ72の入力端にはスイッチSW2を介して電圧源74から比較電圧が与えられる。 Further, to the input terminal of the CMOS inverter 71 is input data signal from a signal source 73 via the switch SW1, it is given the comparison voltage from the voltage source 74 via the switch SW2 to the input terminal of the CMOS inverter 72 . CMOSインバータ71,72の電源側共通接続点は、スイッチSW3を介して電源VDDに接続されている。 Power supply side common connection point of the CMOS inverter 71 is connected to the power supply VDD via the switch SW3. スイッチSW1,SW2は、サンプリングパルス(図1のシフトレジスタ131から供給される)によって直接スイッチング制御され、スイッチSW3はインバータ75を経たサンプリングパルスの反転パルスによってスイッチング制御される。 Switches SW1, SW2 are directly switching control by sampling pulses (supplied from the shift register 131 in FIG. 1), the switch SW3 is switching-controlled by the inverted pulse of the sampling pulse passing through the inverter 75.

【0036】CMOSインバータ71のゲート接続点、 The gate connection point of the CMOS inverter 71,
即ちノードAの電位は、インバータ76で反転されて次段の線順次化ラッチ回路(図1の線順次化ラッチ回路1 That potential of the node A is inverted by the inverter 76 next line sequence latch circuit (line sequence latch circuit 1 of FIG. 1
33に相当)に供給される。 It is supplied to the corresponding) to 33. CMOSインバータ72のゲート共通接続点、即ちノードBの電位は、インバータ77で反転されて次段の線順次化ラッチ回路に供給される。 The gate common connection point of the CMOS inverter 72, namely the potential of the node B is inverted by the inverter 77 and supplied to the next stage of line sequence latch circuit.

【0037】上記構成のサンプリングラッチ回路において、CMOSインバータ71とCMOSインバータ72 [0037] In the sampling latch circuit of the above construction, the CMOS inverter 71 and the CMOS inverter 72
とが差動回路によるコンパレータを構成しており、したがってNchMOSトランジスタQn11とNchMO Doo is constitutes the comparator of the differential circuit, thus NchMOS transistor Qn11 and NchMO
SトランジスタQn12とが対で動作し、PchMOS And the S transistor Qn12 work in pairs, PchMOS
トランジスタQp11とPchMOSトランジスタQp Transistor Qp11 and PchMOS transistor Qp
12とが対で動作する。 12 and to work in pairs.

【0038】このように、差動回路など対で動作するトランジスタ回路では、トランジスタ対として特性が等しいものを用いる必要がある。 [0038] Thus, in the transistor circuit operating in pairs such as the differential circuit, it is necessary to use a characteristic equals the transistor pair. そこで、差動回路構成のコンパレータを用いたサンプリングラッチ回路において、 Accordingly, the sampling latch circuit using a comparator of the differential circuit arrangement,
CMOSインバータ71のMOSトランジスタQn1 MOS transistor of the CMOS inverter 71 Qn1
1,Qp11およびCMOSインバータ72のMOSトランジスタQn12,Qp12を、しきい値電圧Vth 1, Qp11 and the MOS transistors Qn12, Qp12 in the CMOS inverter 72, the threshold voltage Vth
のばらつきが小さいデュアルゲート構造のTFTを用いて構成することで、回路の信頼性を高めることができるとともに、安定した動作をさせることが可能となる。 By configuring with the variation of the small dual-gate structure TFT, it is possible to increase the reliability of the circuit, it is possible to stable operation.

【0039】なお、本例では、サンプリングラッチ回路において、CMOSインバータ71のMOSトランジスタQn11,Qp11およびCMOSインバータ72のMOSトランジスタQn12,Qp12を、デュアルゲート構造のTFTを用いて構成するとしたが、これに限られるものではなく、スイッチSW1,SW2として用いられるトランジスタについても、デュアルゲート構造のTFTを用いて構成することで、回路の信頼性を高めることができるとともに、安定した動作をさせることが可能となる。 [0039] In this example, the sampling latch circuit, the MOS transistors Qn12, Qp12 of the MOS transistors Qn11, Qp11 and CMOS inverter 72 of the CMOS inverter 71, but was constructed using the TFT of the dual-gate structure, in which it is not limited, the transistor used as the switch SW1, SW2 also by configured using a TFT dual-gate structure, it is possible to increase the reliability of the circuit, and can be stable operation Become.

【0040】次に、電源電圧を扱う回路の具体例として、例えば対向電極電圧発生回路(図1の対向電極電圧発生回路19に相当)について、その具体的な構成例を図5に示す。 Next, as a specific example of a circuit that handles power supply voltage, for example, the counter electrode voltage generating circuit (corresponding to the common electrode voltage generation circuit 19 in FIG. 1), shows a specific configuration example in FIG.

【0041】本例に係る対向電極電圧発生回路は、正側電源電圧VCCと負側電源電圧VSSとを一定の周期でスイッチングして出力するスイッチ回路81と、このスイッチ回路81の出力電圧VAのDCレベルを変換して対向電極電圧Vcomとして出力するDCレベル変換回路82とからなる構成となっている。 The common electrode voltage generating circuit according to the present embodiment includes a switch circuit 81 and outputs the switching the positive supply voltage VCC and the negative power supply voltage VSS at a constant cycle, the output voltage VA of the switching circuit 81 It has a configuration comprising a DC level conversion circuit 82 for outputting a common electrode voltage Vcom by converting the DC level.

【0042】スイッチ回路81は、正側電源電圧VCC The switch circuit 81, the positive power supply voltage VCC
を入力とする例えばNchMOSトランジスタスイッチQn21と、負側電源電圧VSSを入力とするNchM And for example NchMOS transistor switch Qn21 as input, NchM for receiving the negative power supply voltage VSS
OSトランジスタスイッチQn22とからなり、これらトランジスタQn21,Qn22が互いに逆相の制御パルスφ1,φ2によってスイッチングされることにより、正側電源電圧VCCと負側電源電圧VSSとを一定の周期で交互に出力する構成となっている。 Consists OS transistor switch Qn22 Prefecture, the transistors Qn21, Qn22 are opposite phase control pulse φ1 each other, by being switched by .phi.2, alternately outputs the positive supply voltage VCC and the negative power supply voltage VSS at a predetermined period and it has a configuration that. これにより、スイッチ回路81からは振幅VSS〜VCCの電圧VAが出力される。 Thus, the voltage VA of the amplitude VSS~VCC is output from the switch circuit 81.

【0043】DCレベル変換回路82は、スイッチ回路81の振幅VSS〜VCCの出力電圧VAを、例えば振幅VSS−ΔV〜VCC−ΔVの直流電圧にレベル変換して対向電極電圧Vcomとして出力する。 The DC level conversion circuit 82 outputs the output voltage VA of the amplitude VSS~VCC of the switch circuit 81, for example, as an amplitude VSS-ΔV~VCC-ΔV counter electrode voltage Vcom to the level into a DC voltage. このDCレベル変換回路82としては、種々の回路構成のものが考えられるが、コンデンサおよびDC電圧発生回路からなる回路構成がシンプルなものとして一般的に用いられる。 As the DC level conversion circuit 82, it can be considered a variety of circuit configurations, the circuit arrangement composed of a capacitor and a DC voltage generating circuit is generally used as being simple.

【0044】上記構成の対向電極電圧発生回路において、MOSトランジスタQn21,Qn22は直接電源電圧VCC,VSSを扱うことから電流能力が要求される。 [0044] In the counter electrode voltage generating circuit having the above arrangement, MOS transistors Qn21, Qn22 is directly supply voltage VCC, the current capability of treating the VSS is required. そこで、これらMOSトランジスタQn21,Qn Therefore, these MOS transistors Qn21, Qn
22を、電流能力が大きいデュアルゲート構造のTFT 22, TFT dual-gate structure large current capability
を用いて構成することで、回路の電流能力を高めることができる。 By configuring with, it is possible to increase the current capability of the circuit.

【0045】続いて、電源電圧を扱う回路の他の具体例として、電源電圧変換回路(図1の電源電圧変換回路2 [0045] Then, as another specific example of the circuit dealing with supply voltage, the power supply voltage converting circuit (power supply voltage in Figure 1 converter 2
0に相当)について、その具体的な構成例を図6に示す。 For equivalent to 0), it shows a specific configuration example in FIG. 本例に係る電源電圧変換回路は、チャージポンプ型DC−DCコンバータである。 Power supply voltage converting circuit according to the present embodiment is a charge pump type DC-DC converter. 図6において、(A)は負電圧発生タイプを、(B)は昇圧タイプをそれぞれ示している。 6 shows (A) the negative voltage generating type, (B) is a step-up type, respectively.

【0046】図6(A)において、単一の直流電源電圧VCCを与える電源とグランドとの間には、PchMO [0046] In FIG. 6 (A), between the power supply and ground to provide a single DC power supply voltage VCC, PchMO
SトランジスタQp31とNchMOSトランジスタQ S transistor Qp31 and the NchMOS transistor Q
n31とが直列に接続され、かつ各ゲートが共通に接続されてCMOSインバータ83を構成している。 And n31 are connected in series, and the gates constitute the CMOS inverter 83 is commonly connected. このC The C
MOSインバータ83のゲート共通接続点には、パルス発生源84から所定の周波数のスイッチングパルスが印加される。 The gate common connection point of the MOS inverter 83, the switching pulse of a predetermined frequency is applied from the pulse generation source 84.

【0047】CMOSインバータ83のドレイン共通接続点には、コンデンサC11の一端が接続されている。 The drain common connection point of the CMOS inverter 83, one end of the capacitor C11 is connected.
コンデンサC11の他端には、NchMOSトランジスタQn32のドレインおよびPchMOSトランジスタQp32のソースがそれぞれ接続されている。 The other end of the capacitor C11, the source of drain and PchMOS transistor Qp32 of the NchMOS transistor Qn32 are connected. NchM NchM
OSトランジスタQn32のソースとグランドとの間には、負荷コンデンサC12が接続されている。 Between the source and ground of the OS transistor Qn32, the load capacitor C12 is connected. PchM PchM
OSトランジスタQp32のドレインは接地されている。 The drain of the OS transistor Qp32 is grounded.

【0048】CMOSインバータ83のゲート共通接続点には、コンデンサC13の一端が接続されている。 The gate common connection point of the CMOS inverter 83, one end of the capacitor C13 is connected. コンデンサC13の他端には、ダイオードD11のアノード、NchMOSトランジスタQn32およびPchM The other end of the capacitor C13, the anode of the diode D11, NchMOS transistors Qn32 and PchM
OSトランジスタQp32の各ゲートがそれぞれ接続されている。 Gates of the OS transistor Qp32 are connected. ダイオードD11のカソードは接地されている。 The cathode of the diode D11 is grounded.

【0049】図6(B)に示す昇圧タイプの電源電圧変換回路においても、基本的な回路構成については同じである。 [0049] Also in the power supply voltage converting circuit of the step-up type shown in FIG. 6 (B), are the same basic circuit configuration. すなわち、図6(B)において、スイッチングトランジスタ(MOSトランジスタQp32,Qn32) That is, in FIG. 6 (B), the switching transistor (MOS transistors Qp32, Qn32)
が、図6(A)の回路のMOSトランジスタQn33, But, MOS transistors in the circuit of FIG. 6 (A) Qn33,
Qp33と逆導電型となるとともに、ダイオードD11 It becomes Qp33 and opposite conductivity type, diode D11
がコンデンサC11の他端と電源(VCC)との間に接続された構成となっており、この点が図6(A)の回路と構成上相違するのみである。 There has a connected configuration between the other end and the power of the capacitor C11 (VCC), this point is only different from the structure and the circuit of FIG. 6 (A).

【0050】上記構成の電源電圧変換回路において、電源電圧VCC,VSS(本例では、グランド)を扱うM [0050] In the power supply voltage converting circuit of the above configuration, the power supply voltage VCC, VSS (in this example, ground) deals with M
OSトランジスタQp31,Qn31や、スイッチングトランジスタQp32,Qn32(Qn33,Qp3 OS transistor Qp31, Qn31 and, switching transistor Qp32, Qn32 (Qn33, Qp3
3)を、電流能力が大きいデュアルゲート構造のTFT The 3), TFT dual-gate structure large current capability
を用いて構成することで、回路の電流能力を高めることができる。 By configuring with, it is possible to increase the current capability of the circuit.

【0051】ここでは、小振幅の信号を扱う回路としてサンプリングラッチ回路を、電源電圧を扱う回路として対向電極電圧発生回路および電源電圧変換回路をそれぞれ例にとって具体的な回路構成について説明したが、これらは一例に過ぎず、図1に示した他の回路についても、デュアルゲート構造のTFTを用いて構成する回路の対象としても良いことは勿論である。 [0051] Here, the sampling latch circuit as a circuit that handles signals of small amplitude, but the common electrode voltage generating circuit and a power supply voltage converting circuit as a circuit that handles power supply voltage has been described a specific circuit configuration as an example, respectively, which is only an example, for the other circuits shown in FIG. 1, also may be a target circuit configured using a TFT dual-gate structure it is a matter of course.

【0052】上述したように、駆動回路一体型のポリシリコンTFT−アクティブマトリクス型液晶表示装置において、小振幅の信号を扱う回路および電源電圧を扱う回路の少なくとも一方、あるいは小振幅の信号を扱う回路の一部もしくは電源電圧を扱う回路の一部についてはデュアルゲート構造のTFTを用いて作成し、それ以外の回路についてはトップゲート構造もしくはボトムゲート構造のTFTを用いて作成することにより、しきい値電圧Vthのばらつきを抑えた、高信頼性の回路や、電流能力を高めた回路を構成できる。 [0052] As described above, in a driver circuit integrated type polysilicon TFT- active matrix liquid crystal display device, deals with at least one, or a small amplitude signal of the circuit dealing with circuit and the power supply voltage handle signals of small amplitude circuit by some of the circuit handling some or supply voltage of generated using TFT dual-gate structure, made using a TFT having a top gate structure or bottom gate structure for other circuits, threshold suppressed variation value voltage Vth, and circuits reliability, the circuit can be constructed with increased current capability.

【0053】また、小振幅の信号を扱う各回路や電源電圧を扱う各回路についても、表示エリア部12と共に同一基板上に一体形成したことにより、インターフェース端子数が少なくて済むため、セットの小型化、低コスト化、IC端子数の削減、ノイズ低減などが可能となり、 [0053] As for the respective circuits to handle the circuit and a power supply voltage to handle signals of small amplitude, by forming integrally on the same substrate together with the display area unit 12, since only a small number of interface terminals, compact set , a reduction in costs, reduction in the number of IC terminals, it is possible to such as noise reduction,
しかもデュアルゲート構造のTFTとトップゲート構造もしくはボトムゲート構造のTFTとの併用により、回路規模を抑えることができるため、狭額縁の駆動回路一体型表示装置を実現できる。 Moreover the combination of the TFT of the TFT and a top gate structure or a bottom gate structure of a dual gate structure, it is possible to suppress the circuit scale can be realized a narrower frame of the integral drive circuit type display device.

【0054】なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス(EL)素子を各画素の電気光学素子として用いたEL表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。 [0054] In the above embodiment has been described taking the case of application to an active matrix type liquid crystal display device as an example, but the invention is not limited to this, the electro-optic of each pixel electroluminescent (EL) element it is equally applicable to other active matrix type display device such as an EL display device using the element.

【0055】また、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のOA機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やPDAなどの携帯端末の表示部として用いて好適なものである。 [0055] Further, the active matrix type display device represented by an active matrix type liquid crystal display device according to the above embodiment, a personal computer, external used as a display, such as OA equipment and television receivers, such as a word processor, in particular apparatus miniaturization of the body, is suitable for use as a display unit of the portable terminal such as a cellular phone or a PDA that compactness is underway.

【0056】図7は、本発明が適用される携帯端末、例えば携帯電話機の構成の概略を示す外観図である。 [0056] Figure 7 is a portable terminal to which the present invention is applied, for example, it is an external view schematically showing the configuration of a mobile phone.

【0057】本例に係る携帯電話機は、装置筐体91の前面側に、スピーカ部92、表示部93、操作部94およびマイク部95が上部側から順に配置された構成となっている。 The cellular phone according to this embodiment, the front side of the apparatus housing 91, has a configuration in which a speaker unit 92, a display unit 93, operation unit 94 and microphone unit 95 is disposed from the upper side. かかる構成の携帯電話機において、表示部9 In the portable telephone of such a structure, the display unit 9
3には例えば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。 3 The example, a liquid crystal display device is used as the liquid crystal display device, active matrix type liquid crystal display device is used according to the above-described embodiment.

【0058】このように、携帯電話機などの携帯端末において、先述した実施形態に係るアクティブマトリクス型液晶表示装置を表示部93として用いることにより、 [0058] Thus, in the portable terminal such as a mobile phone, by using as the display unit 93 the active matrix type liquid crystal display device according to the above-mentioned embodiment,
当該液晶表示装置が狭額縁で、その各構成回路が性能の優れた特性を持つため、端末本体の性能向上と共に、小型化、低コスト化が可能になる。 The liquid crystal display device with a narrow picture frame, because of its excellent characteristics of its constituent circuit performance, with improved performance of the terminal body, miniaturization allows cost reduction.

【0059】 [0059]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
アクティブマトリクス型表示装置あるいはこれを表示部として用いた携帯端末において、小振幅の信号を扱う回路および電源電圧を扱う回路の少なくとも一方の回路、 At least one circuit of the portable terminal, dealing with circuit and the power supply voltage handle signals of small amplitude circuit using an active matrix type display device or a display unit of this,
あるいは小振幅の信号を扱う回路の一部もしくは電源電圧を扱う回路の一部についてはデュアルゲート構造のT Or T of the dual-gate structure for the part of the circuit dealing with some or supply voltage of the circuit dealing with small amplitude of the signal
FTを用いて作成し、それ以外の回路についてはトップゲート構造もしくはボトムゲート構造のTFTを用いて作成することにより、回路規模を大きくすることなく、 Prepared using FT, by creating by using a TFT having a top gate structure or bottom gate structure for other circuits, without increasing the circuit scale,
しきい値電圧Vthのばらつきを抑えた回路や、電流能力を高めた回路を構成できる。 Circuits and with suppressed variations in the threshold voltage Vth, the circuit can be constructed with increased current capability.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の構成例を示す概略構成図である。 1 is a schematic configuration diagram showing a configuration example of an active matrix type liquid crystal display device according to an embodiment of the present invention.

【図2】液晶表示装置の表示エリア部の構成例を示す回路図である。 2 is a circuit diagram showing a configuration example of a display area of ​​the liquid crystal display device.

【図3】TFTの断面構造図であり、(A)はボトムゲートの場合構造を、(B)はトップゲート構造の場合を、(C)はデュアルゲート構造の場合をそれぞれ示している。 3 is a cross-sectional structural view of a TFT, shows (A) shows the case structure of a bottom gate, (B) the case of the top gate structure, the case of (C) is a dual gate structure, respectively.

【図4】サンプリングラッチ回路の具体的な構成例を示す回路図である。 4 is a circuit diagram showing a specific configuration example of a sampling latch circuit.

【図5】対向電極電圧発生回路の具体的な構成例を示すブロック図である。 5 is a block diagram showing a specific configuration example of the common electrode voltage generation circuit.

【図6】電源電圧変換回路の具体的な構成例を示す回路図である。 6 is a circuit diagram showing a specific configuration example of a power supply voltage conversion circuit.

【図7】本発明に係る携帯端末である携帯電話機の構成の概略を示す外観図である。 7 is an external view schematically showing a configuration of a mobile phone is a mobile terminal according to the present invention.

【図8】デュアルゲート構造のTFTの平面パターン図である。 FIG. 8 is a plan pattern view of a TFT of a dual-gate structure.

【符号の説明】 DESCRIPTION OF SYMBOLS

11,31,41,51…ガラス基板、12…表示エリア部、13…Hドライバ(水平駆動回路)、14…Vドライバ(垂直駆動回路)、15…クロックI/F回路、 11,31,41,51 ... glass substrate, 12 ... display area unit, 13 ... H driver (a horizontal driving circuit), 14 ... V driver (vertical driving circuit), 15 ... clock I / F circuit,
16…同期信号I/F回路、17…タイミング発生回路、18…基準電圧発生回路、19…対向電極電圧発生回路、20…電源電圧変換回路、23…単位画素、3 16 ... synchronization signal I / F circuit, 17 ... timing generator circuit, 18 ... reference voltage generating circuit, 19 ... counter electrode voltage generating circuit, 20 ... power supply voltage converting circuit, 23 ... unit pixels 3
2,44…ゲート電極、52…フロントゲート電極、5 2,44 ... gate electrode, 52 ... front gate electrode, 5
6…バックゲート電極、131…シフトレジスタ、13 6 ... back gate electrode, 131 ... shift register, 13
2…サンプリングラッチ回路、133…線順次化ラッチ回路、134…基準電圧選択型DA変換回路 2 ... sampling latch circuit, 133 ... line sequence latch circuit, 134 ... reference voltage selection type DA converter circuit

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Claims (18)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 電気光学素子を有する画素がマトリクス状に配置されてなる表示エリア部と共に、対で動作するトランジスタを含むトランジスタ回路を同一基板上に一体的に形成してなり、 前記トランジスタ回路が、チャネルを挟んで配置されかつ相互に接続された一対のゲートを有するデュアルゲート構造の薄膜トランジスタで作成されていることを特徴とするアクティブマトリクス型表示装置。 1. A pixel having an electro-optic element together with the display area unit are arranged in a matrix form, be formed integrally with the transistor circuit including a transistor operating in pairs on the same substrate, said transistor circuit , active matrix display device characterized by being created by the thin film transistor of the dual gate structure having a pair of gates connected is disposed across the channel and to each other.
  2. 【請求項2】 前記表示エリア部と共に同一基板上に形成され、入力画像データを順次サンプリングしてラッチするサンプリングラッチ回路を含む水平駆動回路を有し、 前記トランジスタ回路は、前記サンプリングラッチ回路を構成する差動回路であることを特徴とする請求項1記載のアクティブマトリクス型表示装置。 2. A are formed on the same substrate together with the display area unit, sequentially samples input image data having a horizontal drive circuit including a sampling latch circuit for latching, said transistor circuit constituting the sampling latch circuit active matrix display device according to claim 1, characterized in that the differential circuit.
  3. 【請求項3】 前記電気光学素子が液晶セルであることを特徴とする請求項1記載のアクティブマトリクス型表示装置。 3. An active matrix display device according to claim 1, wherein the electro-optical element is characterized in that it is a liquid crystal cell.
  4. 【請求項4】 前記電気光学素子がエレクトロルミネッセンス素子であることを特徴とする請求項1記載のアクティブマトリクス型表示装置。 4. The active matrix display device according to claim 1, wherein the electro-optical element is an electroluminescence element.
  5. 【請求項5】 電気光学素子を有する画素がマトリクス状に配置されてなる表示エリア部と共に、小振幅の信号を扱う第1の回路と電源電圧を扱う第2の回路とを同一基板上に一体的に形成してなり、 前記第1,第2の回路の少なくとも一方の回路が、チャネルを挟んで配置されかつ相互に接続された一対のゲートを有するデュアルゲート構造の薄膜トランジスタで作成されていることを特徴とするアクティブマトリクス型表示装置。 5. A pixel having an electro-optic element together with the display area unit are arranged in a matrix form, integrally with the second circuit that handles a first circuit and a power supply voltage to handle signals of small amplitude on the same substrate formed to be in, that said first, at least one circuit of the second circuit is created with the thin film transistor of the dual gate structure having a pair of gates connected is disposed across the channel and to each other an active matrix display device according to claim.
  6. 【請求項6】 前記第1の回路は、外部からデータ信号、マスタークロック信号あるいは同期信号を取り込む回路であることを特徴とする請求項5記載のアクティブマトリクス型表示装置。 Wherein said first circuit is an active matrix display device according to claim 5, characterized in that the circuit for taking the data signal, the master clock signal or synchronization signal from the outside.
  7. 【請求項7】 前記表示エリア部と共に同一基板上に形成され、入力される画像データを順次サンプリングしてラッチするサンプリングラッチ回路を含む水平駆動回路を有し、 前記第1の回路は、前記サンプリングラッチ回路を構成する差動回路であることを特徴とする請求項5記載のアクティブマトリクス型表示装置。 7. is formed on the same substrate together with the display area unit, sequentially samples image data that is input has a horizontal driving circuit including a sampling latch circuit that latches said first circuit, the sampling active matrix display device according to claim 5, characterized in that the differential circuits of the latch circuit.
  8. 【請求項8】 前記第2の回路は、単一の直流電圧を電圧値の異なる複数の直流電圧に変換する電源電圧変換回路であることを特徴とする請求項5記載のアクティブマトリクス型表示装置。 Wherein said second circuit is an active matrix display device according to claim 5, wherein the the power supply voltage converting circuit for converting a single direct-current voltage into a plurality of different DC voltages voltage .
  9. 【請求項9】 前記表示エリア部と共に同一基板上に形成され、入力画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、前記サンプリングラッチ回路の各ラッチデータを線順次化する線順次化ラッチ回路と、前記線順次化ラッチ回路で線順次化されたディジタル画像データをアナログ画像信号に変換する基準電圧選択型DA変換回路とを含む水平駆動回路を有し、 前記第2の回路は、基準電圧選択型DA変換回路で用いる複数の基準電圧を発生する基準電圧発生回路であることを特徴とする請求項5記載のアクティブマトリクス型表示装置。 9. formed on the same substrate together with the display area unit, a sampling latch circuit for sequentially sampling and latching the input image data, line sequence latch circuit for line sequence each latch data of the sampling latch circuit When having a horizontal drive circuit including a reference voltage selection type DA converter circuit for converting the digital image data line sequentially reduction in the line-sequential latch circuit into an analog image signal, the second circuit includes a reference voltage active matrix display device according to claim 5, characterized in that the reference voltage generating circuit for generating a plurality of reference voltages used by the selected type DA converter circuit.
  10. 【請求項10】 前記電気光学素子が液晶セルであることを特徴とする請求項5記載のアクティブマトリクス型表示装置。 10. An active matrix display device according to claim 5, wherein the electro-optical element is characterized in that it is a liquid crystal cell.
  11. 【請求項11】 前記第2の回路は、前記表示エリア部と共に同一基板上に形成され、前記液晶セルの対向電極に印加する電圧を発生する対向電極電圧発生回路であることを特徴とする請求項10記載のアクティブマトリクス型表示装置。 Wherein said second circuit, said formed with the display area unit on the same substrate, wherein wherein said a counter electrode voltage generating circuit for generating a voltage to be applied to the counter electrode of the liquid crystal cell An active matrix display device of claim 10, wherein.
  12. 【請求項12】 前記電気光学素子がエレクトロルミネッセンス素子であることを特徴とする請求項5記載のアクティブマトリクス型表示装置。 12. The active matrix display device according to claim 5, wherein the electro-optical element is an electroluminescence element.
  13. 【請求項13】 表示部として、 電気光学素子を有する画素がマトリクス状に配置されてなる表示エリア部と共に、対で動作するトランジスタを含むトランジスタ回路を同一基板上に一体的に形成してなり、 前記トランジスタ回路が、チャネルを挟んで配置されかつ相互に接続された一対のゲートを有するデュアルゲート構造の薄膜トランジスタで作成されたアクティブマトリクス型表示装置を用いたことを特徴とする携帯端末。 As 13. display unit, the pixel having an electro-optic element together with the display area unit are arranged in a matrix form, be formed integrally with the transistor circuit including a transistor operating in pairs on the same substrate, mobile terminal the transistor circuit, characterized by using an active matrix display device was created in the thin film transistor of the dual gate structure having a pair of gates connected is disposed across the channel and to each other.
  14. 【請求項14】 前記アクティブマトリクス型表示装置は、前記電気光学素子として液晶セルを用いた液晶表示装置であることを特徴とする請求項13記載の携帯端末。 14. The active matrix display device, a portable terminal according to claim 13, wherein the as the electro-optical element is a liquid crystal display device using a liquid crystal cell.
  15. 【請求項15】 前記アクティブマトリクス型表示装置は、前記電気光学素子としてエレクトロルミネッセンス素子を用いたエレクトロルミネッセンス表示装置であることを特徴とする請求項14記載の携帯端末。 15. The active matrix display device, a portable terminal according to claim 14, wherein the as the electro-optical element is an electroluminescent display device using the electroluminescent device.
  16. 【請求項16】 表示部として、 電気光学素子を有する画素がマトリクス状に配置されてなる表示エリア部と共に、小振幅の信号を扱う第1の回路と電源電圧を扱う第2の回路とを同一基板上に一体的に形成してなり、 前記第1,第2の回路の少なくとも一方の回路が、チャネルを挟んで配置されかつ相互に接続された一対のゲートを有するデュアルゲート構造の薄膜トランジスタで作成されたアクティブマトリクス型表示装置を用いたことを特徴とする携帯端末。 As 16. A display unit, the same pixels with the display area unit are arranged in a matrix form, and a second circuit that handles a first circuit and a power supply voltage to deal with small-amplitude signal having an electro-optical element It is formed integrally with the substrate, wherein the first, at least one circuit of the second circuit, creating a thin film transistor of the dual gate structure having a pair of gates connected is disposed across the channel and to each other mobile terminal characterized by using an active matrix type display device.
  17. 【請求項17】 前記アクティブマトリクス型表示装置は、前記電気光学素子として液晶セルを用いた液晶表示装置であることを特徴とする請求項16記載の携帯端末。 17. The active matrix display device, a portable terminal according to claim 16, wherein the as the electro-optical element is a liquid crystal display device using a liquid crystal cell.
  18. 【請求項18】 前記アクティブマトリクス型表示装置は、前記電気光学素子としてエレクトロルミネッセンス素子を用いたエレクトロルミネッセンス表示装置であることを特徴とする請求項16記載の携帯端末。 18. The active matrix display device, a portable terminal according to claim 16, wherein the as the electro-optical element is an electroluminescent display device using the electroluminescent device.
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