JP5137793B2 - レベル調整回路 - Google Patents

Description

本発明は、小型化、低消費電力化を求められるレベル調整回路に関する。

デジタル信号処理におけるレベル調整回路はフィルタや補償回路等、さまざまな場面で利用される汎用回路である。従来のレベル調整回路１００は図１に示すように乗算器１０４を利用することが一般的である。乗算器によるレベル調整回路は係数Ｋに比例したレベルを容易に得ることができる反面、回路規模および消費電力が大きいといった欠点を有する。特に、高い演算精度を要求する場合、長い演算語長を必要とするため、回路規模および消費電力は指数的に増大し、低コスト化の弊害となっている。

この問題を解決するため、特許文献１の中で、図２に示すような、ビットシフタ２０４、スイッチ２０５および加算器２０６による、乗算器を用いないレベル調整回路２００が紹介されている。このレベル調整回路は入力信号をシフト量の異なる複数のビットシフタに入力し、それぞれの出力信号を選択的に加算することにより、段階的なレベル調整を実現している。
特許３３１７２５９

しかしながら、上記レベル調整回路であっても、演算精度に応じて長い演算語長と多くの加算器を必要とし、さらなる改善を望まれている。

本発明は演算精度に応じて増大する回路規模および消費電力を低減し、低コストなレベル調整回路を提供することを目的とする。

上記の目的を達成するため、シフト量の異なる複数のビットシフタ出力を選択的に加算するのではなく、可変シフト量の複数のビットシフタ出力を選択的に加算あるいは減算するレベル調整回路を実現する。

本発明によるレベル調整回路は、
定数Ｋをレベル調整係数としたばあいに、
信号Ｘの信号波形をレベル調整してＫ倍された信号Ｙを得ることができるレベル調整回路であって、
デコード部と、２個以上のビットシフト部と、２個以上の演算部と、加算部からなり、
前記デコード部は前記レベル調整係数Ｋを表す制御信号を前記ビットシフト部へのシフト量設定信号と前記演算部への演算設定信号に変換し、
前記ビットシフト部は信号Ｘを入力とし、前記デコード部が生成する前記シフト量設定信号に応じて２のべき乗倍に演算して出力するものとし、
前記演算部は前記ビットシフト部からの出力を入力とし、前記デコード部が生成する演算設定信号に応じて符号正転、符号反転あるいは０にして出力するものとし、
前記加算部は２個以上の前記演算部からの出力を入力として加算して出力するものとし、
前記加算部の出力を信号Ｙとすることを特徴とする
レベル調整回路とする。

前記加算部は、
前記演算部の出力を加算して前記信号Ｙを得る際に、
さらに前記信号Ｘを加算することにより、
前記信号Ｘの信号波形をレベル調整してＫ＋１倍された信号Ｙを得ることができることを特徴とする
レベル調整回路とする。

前記２個以上のビットシフト部は、
隣接する２個のビットシフト部に対して、
一方のとりえるシフト量の最小値が整数Ｎのとき、
他方のとりえるシフト量の最小値はＮ−２であることを特徴とする
レベル調整回路とする。

前記２個以上のビットシフト部は、
任意の１個のビットシフト部に対して、
とりえるシフト量が整数ＮまたはＮ−１であることを特徴とする
レベル調整回路とする。

直交変調器回路への入力信号をレベル調整するために、
前記レベル調整回路を用いた前置補償回路を設置し、
前記前置補償回路は第１の入力端子であるところの同相信号入力端子と、
第２の入力端子であるところの直交信号入力端子の２つの入力端子を持ち、
前記第１の入力端子に対しては出力信号１を出力するレベル調整回路１が入力信号１のレベルを調整し、
前記第２の入力端子に対しては出力信号２を出力するレベル調整回路２が入力信号２のレベルを調整し、
前記出力信号１と出力信号２を加算器により加算し、加算結果であるところの出力信号３を得るものとし、
前記出力信号３を直交変調回路への入力信号とすることを特徴とする
前置補償回路とする。

以上述べたように、本発明により、演算精度に応じて増大する回路規模および消費電力を低減し、低コストなレベル調整回路を実現した。

以下、本発明を実施するための形態を図面に従って説明する。

（第１の実施形態）
図３は本発明によるレベル調整回路の（第１の実施形態）の概略図である。レベル調整回路３００は２つ以上のビットシフト部と２つ以上の演算部と加算部とデコード部から構成される。ビットシフト部３０４と演算部３０５の組数は任意に拡張可能である。ここでは、便宜上、２組として説明する。

まず、入力端子３０１に入力された信号χはビットシフト部３０４−１に入力され、デコード部３０７からのシフト量設定信号に応じて２のｎ乗倍される。ｎは任意の整数であり、たとえばｎ＝−２であれば１／４倍である。デコード部３０７は入力端子３０２からの制御信号をビットシフト部および演算部に合うようにデコードする。また、入力信号χはビットシフト部３０４−２に入力され、デコード部３０７からのシフト量設定信号に応じて２のｍ乗倍される。ｍは任意の整数であり、たとえばｍ＝−４であれば１／１６倍である。

つぎに、ビットシフト部３０４−１の出力信号は演算部３０５−１に入力され、デコード部３０７からの演算設定信号に応じてＳｎ倍される。Ｓｎは−１、０、あるいは＋１である。また、ビットシフト部３０４−２の出力信号は演算部３０５−２に入力され、デコード部３０７からの演算設定信号に応じてＳｍ倍される。Ｓｍは−１、０、あるいは＋１である。

そして、演算部３０５−１および演算部３０５−２の出力信号は加算部３０６に入力され、加算される。以上より、レベル調整回路３００の出力端子３０３から出力される信号ｙは式（１）で表される。

このように、本発明の構成要素であるところのデコード部は、出力信号、つまり、生成する信号レベルがｙであるという制御信号によって、信号ｙを得ることができるようにＳｎ、Ｓｍ、ｎおよびｍを決定するものであり、ＳｎおよびＳｍは演算設定信号として、ｍおよびｎはシフト量設定信号として各部に伝達される。

本発明によるレベル調整回路はビットシフト量が可変であり、さらに選択的に加算あるいは減算するため、少ないビットシフタ数であっても高い精度でレベル調整可能である。ビットシフタ数の削減は加算器の回路規模削減につながるため、ビットシフタの可変化や演算部追加による回路規模の増加を考慮しても、全体として小型化、低消費電力が可能である。

図４は本発明によるレベル調整回路に利用されている演算部の一例である。演算部４００は入力端子４０１から信号を入力し、演算器４０４−１ないし４０４−３により入力信号を−１、０、あるいは＋１倍し、マルチプレクサ４０５で設定端子４０２からの演算設定信号に応じて演算器出力を選択し、出力端子４０３から出力信号を出力する。

（第２の実施形態）
図５は本発明によるレベル調整回路の（第２の実施形態）の概略図である。第１の実施形態との相違は加算部５０６に演算部出力だけでなく、入力端子５０１からの信号χを入力する点である。本発明におけるレベル調整回路５００の出力端子５０３から出力される信号ｙは式（２）で表される。

すなわち、レベル調整係数を１を基準として可変できる。レベル調整の範囲は狭くてもよいから、調整精度を高めたいときに有用である。

（第３の実施形態）
図６は本発明によるレベル調整回路の（第３の実施形態）のビットシフト量に関する説明図である。たとえば、ビットシフト部３０４−１の最小シフト量をｎ＝−３、ビットシフト部３０４−２の最小シフト量をｍ＝−５とすれば、両者の最小シフト量の差は２となる。このとき、ビットシフト部３０４−１の倍率は１／８であり、ビットシフト部３０４−２の倍率は１／３２である。

０から１／１６の領域はビットシフト部３０４−１のシフト量を増加させることにより、分解能を向上することができるものの、１／１６から１／８の領域はビットシフト部３０４−１では細かく設定できない。

しかしながら、前記の条件では、ビットシフト部３０４−１の最も分解能の低い１／１６から１／８の領域を、効率よくビットシフト部３０４−２により補間可能であり、分解能を犠牲にせずに回路規模を削減することができる。

（第４の実施形態）
また、図６において、たとえばビットシフト部３０４−１の最小シフト量をｎ＝−３、最大シフト量をｎ＝−４とすれば、シフト量の差は１となる。このとき、倍率は１／８および１／１６である。

この条件では、ビットシフト部３０４−１の０から１／１６の領域と、１／１６から１／８の領域を、同等の分解能に設定可能であり、全領域にわたって、最小の構成で、均一の分解能を得られる。

さらに、本発明によるレベル調整回路の（第３の実施形態）と（第４の実施形態）を組み合わせれば、最小の構成で均一の分解能を得る、最良の構成となる。ただし、特定の領域の分解能を高めたいときはシフト量の差や幅を大きくする組み合わせも考えられる。

図７は本発明によるレベル調整回路の（第３の実施形態）と（第４の実施形態）を組み合わせたときのデコード部のデコード表の一例である。制御信号にしたがって、シフト量と演算内容を決定する。演算ＳｎまたはＳｍが０のときは、その系の係数はシフト量に依存しないので、シフト量ｎまたはｍはどのような値でもよい。

（第５の実施形態）
図８は本発明による直交変調回路の前置補償回路の（第５の実施形態）の概略図である。前置補償回路８００には図９に示すように、デジタル−アナログ変換回路１１００と不完全性を有する直交変調回路１２００が接続されている。直交変調器出力信号は出力端子１２０３から出力される。

理想的な直交変調回路は希望波のみを出力するが、不完全性を有する直交変調回路はイメージ波が内部でキャンセルされずに残留し、スプリアス出力となる。図１０にスプリアスのスペクトラム例を示す。

無線システムの場合、スプリアス出力は他システムに妨害を与え、また、条件によっては電波法に違反するため、一般的に、フィルタで抑圧するか、前置補償回路で補償する等の処置がとられる。したがって、無線システムを小型化するためには、これらの補助的な回路を小さくする必要がある。以下、前置補償回路に本発明によるレベル調整回路を適用することにより、同等の性能で回路規模を削減できることを示す。

直交変調回路１２００は図１２に示すように、入力端子１２０１からの同相信号と入力端子１２０２からの直交信号をミキサ１２０４および１２０５に入力し、ローカル発振器１２０８からのローカル波と乗じ、電力合成器１２０６で合成し、出力端子１２０３から直交変調信号を出力する。ここで、同相信号側のローカル波は移相器１２０７で位相がπ／２シフトされる。また、直交信号は回路の不完全性により、振幅誤差Ａおよび位相誤差ψの影響を受ける。

１２０９は振幅誤差を表す素子であり、１２１０は位相誤差を表す素子である。誤差のない理想的な状態ではＡ＝１，ψ＝０である。

アナログ−デジタル変換回路１１００は図１１に示すように、
入力端子１１０１からの入力信号を、ＤＡＣ １１０５でデジタル信号をアナログ信号に変換し、ＬＰＦ １１０７でＤＡＣのクロックを除去し、所望の信号成分のみを出力端子１１０３から出力する。また、入力端子１１０２からの入力信号を、ＤＡＣ １１０６でデジタル信号をアナログ信号に変換し、ＬＰＦ １１０８でＤＡＣのクロックを除去し、所望の信号成分のみを出力端子１１０４から出力する。

前置補償回路８００は図８に示すように、レベル調整部８０７、レベル調整部８０８および加算部８０９を有する。直交変調回路を補償しない状態ではα=0、β=0である。レベル調整部８０７には、たとえば本発明による実施形態１を適用し、レベル調整部８０８には、たとえば本発明による実施形態２を適用する。

入力端子８０１から入力された同相信号ＸＩは、出力端子８０５にそのまま出力されるとともに、レベル調整部８０７へ入力され、入力端子８０３からの制御信号に応じて同相信号ＸＩのレベルを調整する。入力端子８０２から入力された直交信号ＸＱは入力端子８０４からの制御信号に応じて直交信号ＸＱのレベルを調整する。レベル調整部８０７および８０８からの信号は加算部８０９で加算され、出力端子８０６から出力される。

周知のように、誤差のない理想的な直交変調器では入力信号が式（３）の関係を満たすときに、イメージ成分は０となる。ここで、式（３）は直交変調器の評価や解析によく用いられる条件であり、実運用における制約ではない。

ωＢはベースバンド信号の各周波数、ｔは時間である。ωＣをローカル波の角周波数とすると、直交変調器出力は式（４）で表される。

（ωＢｔ＋ωＣｔ）を含む項が希望波成分ｄであり、（ωＢｔ−ωＣｔ）を含む項がイメージ波成分ｕである。イメージ波成分ｕを０とするαおよびβを解くと、式（５）となる。

よって、本発明による前置補償回路の補償係数αおよびβを式（５）に従って設定することにより、不完全性を有する直交変調器の残留イメージ波成分を最小にすることが可能である。そして、不完全性の許容範囲はαおよびβの可変幅に依存し、イメージ波成分の残留量はαおよびβの分解能に依存する。よって、不完全性の強い直交変調器の残留イメージ波成分を最小とするためには、高い分解能を有するレベル調整回路を必要とする。

簡単のため、回路の不完全性をA、ψに分けて考え、一方が不完全であるとき、他方は完全であるとする。まず、Ａ≠１、ψ＝０、β＝０のとき、希望波成分ｄおよびイメージ波成分ｕは式（６）のようになる。

よって、イメージ波成分の残留はαの分解能で決まる。たとえば、直交変調回路のイメージ抑圧比ｕ／ｄを−５０ｄＢｃ以下とするためのαの分解能は式（７）のようになる。

誤差は分解能の１／２となることを考慮すると、Ａ＝１付近のαの要求分解能は
１／７９以下である。

つぎに、Ａ＝１、α＝０、ψ≠０のとき希望波成分ｄおよびイメージ波成分ｕは式（８）のようになる。

よって、イメージ波成分の残留はβの分解能で決まる。たとえば、直交変調回路のイメージ抑圧比ｕ／ｄを−５０ｄＢｃ以下とするためのαの分解能は式（９）のようになる。

ψ＝０付近では、式（１０）のように近似できる。

誤差は分解能の１／２となることを考慮すると、βの要求分解能は１／７９以下である。さいごに、Ａおよびψが同時に不完全であったばあい、誤差はそれぞれの二乗和となるから、αおよびβの要求分解能は１／√２倍となり、およそ１／１１２である。

前述のように、たとえば、レベル調整部８０７には、本発明による実施形態１を適用し、レベル調整部８０８には、本発明による実施形態２を適用する。このとき、ビットシフト部３０４−１のシフト量ｎを−３から−４とし、ビットシフト部３０４−２のシフト量ｍを−５から−６とする。また、ビットシフト部５０４−１のシフト量ｎを−３から−４とし、ビットシフト部５０４−２のシフト量ｍを−５から−６とする。

この条件では、βの可変幅±０．１５６、分解能１／１２８、
（１＋α）の可変幅±１．１５６、分解能１／１２８を得る。

このように、直交変調器の前置補償回路に本発明によるレベル調整回路を適用すれば、同等の性能で前置補償回路を小型化、低消費電力化できる。

従来のレベル調整回路の概略図 従来のレベル調整回路の概略図 本発明のレベル調整回路の（第１の実施形態）の概略図 本発明のレベル調整回路の演算部の概略図 本発明のレベル調整回路の（第２の実施形態）の概略図 本発明のレベル調整回路の（第３の実施形態）のビットシフト量に関する説明図 本発明のレベル調整回路のデコード部のデコード表 本発明の直交変調回路の前置補償回路の（第５の実施形態）の概略図 本発明の直交変調回路の前置補償回路を利用した装置の概略図 不完全性を有する直交変調回路の出力スペクトラムに関する説明図 本発明の前置補償回路を利用した装置のデジタル−アナログ変換部の概略図 本発明の前置補償回路を利用した装置の直交変調器の概略図

符号の説明

１００ レベル調整回路
１０４ 乗算器
２００ レベル調整回路
２０４−１ ビットシフト部
２０４−２ ビットシフト部
２０４−３ ビットシフト部
２０４−４ ビットシフト部
２０４−５ ビットシフト部
２０５−１ スイッチ部
２０５−２ スイッチ部
２０５−３ スイッチ部
２０５−４ スイッチ部
２０５−５ スイッチ部
２０６ 加算部
３００ レベル調整回路
３０１ 入力端子
３０２ 制御端子
３０３ 出力端子
３０４−１ ビットシフト部
３０４−２ ビットシフト部
３０５−１ 演算部
３０５−２ 演算部
３０６ 加算部
３０７ デコード部
４００ 演算部
４０１ 入力端子
４０２ 設定端子
４０３ 出力端子
４０４−１ 演算器
４０４−２ 演算器
４０４−３ 演算器
４０５ マルチプレクサ
５００ レベル調整回路
５０１ 入力端子
５０３ 出力端子
５０６ 加算部
８００ 前置補償回路
８０１ 入力端子
８０２ 入力端子
８０３ 制御端子
８０４ 制御端子
８０５ 出力端子
８０６ 出力端子
８０７ レベル調整部
８０８ レベル調整部
８０９ 加算部
１１００ デジタル−アナログ変換回路
１１０１ 入力端子
１１０２ 入力端子
１１０３ 出力端子
１１０４ 出力端子
１１０５ ＤＡＣ
１１０６ ＤＡＣ
１１０７ ＬＰＦ
１１０８ ＬＰＦ
１２００ 直交変調回路
１２０１ 入力端子
１２０２ 入力端子
１２０３ 出力端子
１２０４ 乗算器
１２０５ 乗算器
１２０６ 電力合成器
１２０７ 移相器
１２０８ ローカル発振器
１２０９ 振幅誤差を表す素子
１２１０ 位相誤差を表す素子

Claims (5)

1. 定数Ｋをレベル調整係数としたばあいに、
   信号Ｘの信号波形をレベル調整してＫ倍された信号Ｙを得ることができるレベル調整回路であって、
   デコード部と、２個以上のビットシフト部と、２個以上の演算部と、加算部からなり、
   前記デコード部は前記レベル調整係数Ｋを表す制御信号を前記ビットシフト部へのシフト量設定信号と前記演算部への演算設定信号に変換し、
   前記ビットシフト部は信号Ｘを入力とし、前記デコード部が生成する前記シフト量設定信号に応じて２のべき乗倍に演算して出力するものとし、
   前記演算部は前記ビットシフト部からの出力を入力とし、前記デコード部が生成する演算設定信号に応じて符号正転、符号反転あるいは０にして出力するものとし、
   前記加算部は２個以上の前記演算部からの出力を入力として加算して出力するものとし、
   前記加算部の出力を信号Ｙとすることを特徴とする
   レベル調整回路。
2. 前記加算部は、
   前記演算部の出力を加算して前記信号Ｙを得る際に、
   さらに前記信号Ｘを加算することにより、
   前記信号Ｘの信号波形をレベル調整してＫ＋１倍された信号Ｙを得ることができることを特徴とする
   請求項１に記載のレベル調整回路。
3. 前記２個以上のビットシフト部は、
   隣接する２個のビットシフト部に対して、
   一方のとりえるシフト量の最小値が整数Ｎのとき、
   他方のとりえるシフト量の最小値はＮ−２であることを特徴とする
   請求項１または請求項２に記載のレベル調整回路。
4. 前記２個以上のビットシフト部は、
   任意の１個のビットシフト部に対して、
   とりえるシフト量が整数ＮまたはＮ−１であることを特徴とする
   請求項１または請求項２に記載のレベル調整回路。
5. 直交変調器回路への入力信号をレベル調整するために、
   請求項１ないし請求項４のいずれか一項に記載のレベル調整回路を用いた前置補償回路を設置し、
   前記前置補償回路は第１の入力端子であるところの同相信号入力端子と、
   第２の入力端子であるところの直交信号入力端子の２つの入力端子を持ち、
   前記第１の入力端子に対しては出力信号１を出力するレベル調整回路１が入力信号１のレベルを調整し、
   前記第２の入力端子に対しては出力信号２を出力するレベル調整回路２が入力信号２のレベルを調整し、
   前記出力信号１と出力信号２を加算器により加算し、加算結果であるところの出力信号３を得るものとし、
   前記出力信号３を直交変調回路への入力信号とすることを特徴とする
   前置補償回路。