JP5119658B2 - 半導体素子および半導体素子のダイボンド接続方法 - Google Patents

半導体素子および半導体素子のダイボンド接続方法 Download PDF

Info

Publication number
JP5119658B2
JP5119658B2 JP2006336237A JP2006336237A JP5119658B2 JP 5119658 B2 JP5119658 B2 JP 5119658B2 JP 2006336237 A JP2006336237 A JP 2006336237A JP 2006336237 A JP2006336237 A JP 2006336237A JP 5119658 B2 JP5119658 B2 JP 5119658B2
Authority
JP
Japan
Prior art keywords
solder
metal
semiconductor
metal film
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006336237A
Other languages
English (en)
Other versions
JP2007189214A (ja
Inventor
純司 藤野
勝巳 宮脇
正康 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2006336237A priority Critical patent/JP5119658B2/ja
Publication of JP2007189214A publication Critical patent/JP2007189214A/ja
Application granted granted Critical
Publication of JP5119658B2 publication Critical patent/JP5119658B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01094Plutonium [Pu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Description

この発明は、半導体素子の半田接合の際に、その接合時高温状態が長時間保持される場合に用いて好適な半導体素子および半導体素子のダイボンド接続方法に関するものである。
通常、一括モールド方式のモールドパッケージ(QFN)において、ダイボンド工程でAuSn共晶半田等の高温半田でチップをつける仕様のパッケージの場合、半導体チップがヒータ上で長時間高温にさらされるプロセスを採用している。
このプロセスにより、ダイボンドが全て完了するまで、半導体チップは高温な状態にさらされ、その間接合材である半田は液体状態になっており、拡散反応が急激に進んでいる。この拡散が過度に進むと、例えばリードフレームのバリアメタルを超えて半田材がリードフレームの母材まで拡散し、これにより半田層内にボイドが発生し、接合強度低下や、熱抵抗値の劣化不具合が発生する。
現在、上記対策として、ダイボンドを行うチップの数量を限定させてダイボンド時間を短くし、半田材がフレーム母材へ拡散するのを抑えているが、これによりリードフレームの取れ数が大幅に低下し、材料コストを引き上げる原因となっている(例えば、特許文献1参照)。
特開平06−007990号公報
現在、一括モールド方式であるQFNパッケージのダイボンド工程においては、半導体チップが長時間、高温にさらされる手順を採用している。この場合、半導体チップを接合する半田層は、規定数量のダイボンドが完了するまでは高温にさらされているために液体状態を保持している。半田が液体状態の場合、金属間の拡散速度は非常に速いため急激に金属間化合物を生成していく問題がある。例えば、半導体チップ裏面のメタル構成が、半導体/Ni/Au、リードフレーム側が、Cu/Ni/Au、ダイボンド材としてAuSnからなる半田を用いた場合、AuSnからなる半田は、半導体側のNiとリードフレーム側のNiとのそれぞれの間でSn-Niからなる金属間化合物を生成する。しかしながら、今回のようなAuSnからなる半田が液状の場合、金属間化合物の生成が急激に成長し、リードフレームのNiメッキを超えて、母材であるCu材まで拡散してしまうので、そのCuまで拡散した分の体積分が半田層内にボイドとして現れ、半導体チップの熱抵抗値の上昇や、接合強度を極端に低下させるという問題点があった。
図10および図11は、斯かる問題点を例示し、図10は、従来の半導体チップの構造を示すもので、図10において、1がGaAs、2がNi、3がAuであり、図10は、この半導体チップを用いてリードフレームへの全面ダイボンドでの熱を過度に加えられたパッケージの縦断面図を示し、図11において、4がAuSnからなる半田、5がボイド,6がリードフレームである。
この発明は、上記のような課題を解決するためになされたもので、ダイボンドにおいて半田接合部に発生するボイドを低減し、熱抵抗値や半田接合部の強度(信頼性)を維持できる半導体素子および半導体素子のダイボンド接続方法を提供することを目的とする。
この発明に係る半導体素子は、半導体裏面に対して最上層に配置され、半田との間で合金を形成させるための第1の金属膜と、該第1の金属膜の下位層に形成され、等温凝固をさせる第2の金属膜と、該第2の金属膜の下位層に形成され、酸化防止や半田との濡れ性を考慮して半田と接合する第3の金属膜と、上記半導体裏面と上記第1の金属膜の間に設けられ、該第1の金属膜と半導体基材を強固に接合させるための第4の金属膜とを備えたものである。
この発明は、半田接合部に発生するボイドを低減し,熱抵抗値や半田接合部の強度を維持でき、以って、半導体素子の品質の向上、コストの低廉化を図ることができるという効果がある。
また、この発明は、融点上昇をさせる金属である融点上昇メタルとしてPtを用いることで、半導体チップが高温で長時間放置されても、拡散は進まず,過剰な金属間化合物の生成が抑制されるため、接合部にボイドなどが発生せず、熱抵抗値の上昇もなく、接合信頼性が保たれる。
また、この発明は、融点上昇の効果のあるメタルを粉状にして半田接合層に均一に混ぜるので、更に接合信頼性が向上し、半導体素子の品質の向上に寄与できる。
また、この発明は、最表面のAuがまず半田中に急峻に拡散し、十分に半田がなじんで接合部が形成された後にTiが半田中に拡散しながら、露出したNiと、半田中のSnとの間で金属間化合物を形成し、半田接合部が形成され、Ni層が最下層のTiによって半導体に強力に固定され続け、一方でTiが拡散しながら半田の融点を上昇させ、310℃に保持された状態で固体化(等温凝固)するので、半田のリードフレーム中への拡散が劇的に穏やかになり、半田が移動して形成されるボイドによる熱抵抗の増大や接合強度の低下などの問題点が改善される。
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1〜図5は、この発明の実施の形態1による半導体素子およびそのダイボンド接続方法を示すものである。
通常、半田層のボイドは、プロセスの制約上、ダイボンドを行っている間に半導体チップが半田の融点より高い高温にさらされるため、半田層が液体状態になり、このために半田の拡散速度が極端に早くなり、異常拡散のすえにボイドが発生する。これを抑えるためには、ダイボンドが完了した時点で、ダイボンドの設定温度より高い温度まで融点上昇させ、半田を固体状態にすることで、拡散速度を低下させボイドの発生を抑える必要がある。
その方策として、本実施の形態では、半導体チップの裏面に半田接合層のメタルを形成し、そのメタル上に、使用する半田材の融点を上昇させる特定金属を添加させる。その様なメタル構成を保有した半導体チップをダイボンドすることで、半田内にその金属が拡散し、等温凝固状態となる。この場合、半田材は固体状態であり、高温状態での放置でも拡散速度が遅いのでボイドの発生を抑制することが可能となる。
このことを、図1を参照して説明する。
図1は、この発明の実施の形態1による半導体素子のチップ構造を示す断面図である。
図1において、7は半導体、8は第1の金属膜としての半田接合層メタル、9は第2の金属膜としての融点上昇メタル、10は半田濡れ性向上と酸化防止のための第3の金属膜としてのメタル、11は半田、12はリードフレーム側の酸化防止メタルメッキ、13はリードフレーム側の半田接合層メタルメッキ、14はリードフレーム母材メタルである。半田11の半田材としてAuSnからなる半田を用いる場合、半導体7の半導体チップの裏面のメタル構成として、半導体7/Niからなる半田接合層メタル8/Tiからなる融点上昇メタル9/半田濡れ性向上と酸化防止のためのAuからなるメタル10の順序でメタル層を形成する。
Niの半田接合層メタル8は、AuSnからなる半田11との間でSn-Niなる合金を形成させるための接合メタル(金属膜)である。その下面の融点上昇メタル9は、半田溶融時に高融点金属化合物に変化させるための添加材であり、今回AuSnの半田11の場合、Tiの融点上昇メタル9が拡散することで半田11の融点を上昇させ、等温凝固の状態にさせるための金属膜である。半田濡れ性向上と酸化防止のためのAuなるメタル10は、半田接合層メタル8、融点上昇メタル9の酸化を防止すると共に半田11の半田材との濡れ性を向上させるための金属膜である。
プロセスの順序とその作用であるが、約310℃程度に温められたヒータ上に酸化防止メタルメッキ12〜リードフレーム母材メタル14のリードフレームが送り込まれ、所定のダイボンドを行う場所に半田11を置く。半田11が溶融した時点で、上記メタル構成を所有した半導体チップをその半田11の上に実装する。
次に、ダイボンド実装後の接合プロセスについて、説明する。
図2は、AuSnの半田11と最初に接する半田濡れ性向上と酸化防止のためのAuからなるメタル10は、瞬時に半田11内に拡散することを示す。15は半田11に半田濡れ性向上用のメタル10が溶解した状態である。
図3は、Tiからなる融点上昇メタル9がAuSnからなる半田11に接した状態を示すもので、図3において、16は融点上昇メタル9が半田濡れ性向上メタルが溶解した状態15(図2)に拡散し始めた状態を示す。融点上昇メタル9が薄い場合は、図4のようにほぼ全てが半田11内に拡散していく。図4において、17は融点上昇メタル9が半田濡れ性向上メタルが溶解した状態15に完全に拡散した状態を示す。尚、AuSnからなる半田11中のSnにTiが微量添加されると急激に融点上昇する。最終的に、半田11は、図5のように接合メタルである半田接合層メタル8とSn-Niからなる合金を形成し、接合が完了する。図5において、18はSn-Niの金属間化合物である。
以上のように、この実施の形態1によれば、Tiが半田11に拡散し、融点上昇することで半田11は、元々のヒータ温度(310℃)でも固体状態を保持し、この状態であれば、半導体チップが高温で長時間放置されても、拡散は進まず、過剰な金属間化合物の生成が抑制されるため、接合部にボイドなどが発生せず、熱抵抗値の上昇もなく、接合信頼性が保たれる。
尚、Tiの含有量であるが、AuSnの半田量に対し少ない場合は融点上昇量が少なく等温凝固しない。半田11を融点上昇させるためには、Tiの含有比率を、10-4wt%以上にする必要がある。
実施の形態2.
図6、図7は、この発明の実施の形態2による半導体素子およびそのダイボンド接続方法を示すもので、上記実施の形態1では、融点上昇をさせる金属である融点上昇メタル9としてTiを挙げたが、融点上昇メタル9としてPtを用いてもよく、この場合においても、Tiの場合と同様の効果が得られる。本実施の形態では、融点上昇のためのメタルを均一に半田拡散させるため、融点上昇メタル9を半導体チップ裏面表面に縞状にして蒸着する。
図6は、半導体チップの酸化防止メタル直上の裏面状態を表し、図7は、そのときの半導体チップ断面を表している。
図6、図7において、19は融点上昇メタル、20は半田接合層メタル、21は半導体、22は半田濡れ性向上・酸化防止用のメタルである。これにより、リードフレーム側にも融点上昇メタル19が均一に拡散する。
以上のように、この実施の形態2によれば、融点上昇をさせる金属である融点上昇メタル9としてPtを用いることで、上記実施の形態1と同様に、半導体チップが高温で長時間放置されても、拡散は進まず,過剰な金属間化合物の生成が抑制されるため、接合部にボイドなどが発生せず、熱抵抗値の上昇もなく、接合信頼性が保たれる。
実施の形態3.
図8は、この発明の実施の形態3による半導体素子において、融点上昇の効果のあるメタルを粉状にし、半田接合層に均一に混ぜたときの半導体チップ断面を示すものである。
図8において、23は上記実施の形態2における融点上昇メタル19が均一に含有されている半田接合層メタルである。
本実施の形態では、融点上昇のためのメタルを均一に半田拡散させるため、融点上昇メタル19を粉状にし、半田接合層メタル20に均一に含有させるようにしている。
以上のように、この実施の形態3によれば、上記実施の形態2と同様の効果が得られると共に、さらに、実施の形態3では、融点上昇の効果のあるメタル即ち融点上昇メタル19を粉状にして半田接合層に均一に混ぜるので、更に接合信頼性が向上し、半導体素子の品質の向上に寄与できる。
実施の形態4.
図9は、この発明の実施の形態4による半導体素子のチップ構造を示す断面図であり、図1と対応する部分には同一符号を付し、その詳細説明を省略する。
図9において、91は金属(半田接合層メタル8)と半導体基材を強固に接合させるためのTiからなる第4の金属膜としての接合メタル,92は半田接合時に半田11中に拡散してその融点を上昇させるTiからなる、ここでは第2の金属膜として機能する融点上昇メタルである。
本実施の形態では、半導体7(例えばSi製)表面には、金属と半導体基材を強固に接合させるための接合メタル91がまず形成され、半田11と金属間化合物を形成するNiからなる半田接合層メタル8が積層される。さらに、半田接合時に半田11中に拡散してその融点を上昇させる融点上昇メタル92が積層され、次いで、半田濡れ性向上と酸化防止のためのAuからなるメタル10が積層される。これを接合材料である80Au20Snはんだ(融点280℃)即ち半田11を用いて310℃に加熱してCu製リードフレーム母材メタル14側に半導体7を接合する。
ここで、融点を上昇させる金属としてTiを用いたが、Ptでも同様の効果が期待できる。また、Niの代わりにCuやMoなど、Snとの金属間化合物を形成し、かつAuよりも拡散速度の小さな金属で代替することも可能である。
また、半導体7側のNi即ち半田接合層メタル8よりもリードフレーム側のNi即ち半田接合層メタル13を厚く形成することにより、接合プロセスの加熱中にリードフレーム母材メタル14に用いるCu(半田の拡散が速い)が半田11に接触することを防止することが可能である。
また、半導体7の基材として半導体(Si)を挙げたが、GaAsをはじめとする化合物半導体や、AlNやSiCをはじめとするサブマント(ヒートスプレッダ)でも代替することが可能である。また、半田11の半田材として80Au20Snを用いた場合について説明したが、SnAgCuやAuSiなどSnまたはAuを含む半田であれば同様の効果が期待できる。
以上のように、この実施の形態4によれば、上述の如く得られた接合部において、最表面のAuがまず半田中に急峻に拡散し、十分に半田がなじんで接合部が形成された後にTiが半田中に拡散しながら、露出したNiと、半田中のSnとの間で金属間化合物を形成し、半田接合部が形成され、Ni層は最下層のTiによって半導体に強力に固定され続け、一方でTiが拡散しながら半田の融点を上昇させることにより、310℃に保持された状態で固体化(等温凝固)するので、半田のリードフレーム中への拡散が劇的に穏やかになり、半田が移動して形成されるボイドによる熱抵抗の増大や接合強度の低下などの問題点が改善される。
この発明の実施の形態1による半導体素子のチップ構造を示す断面図である。 この発明の実施の形態1による半導体素子においてメタルAuがAuSn半田内に拡散する状態を示す断面図である。 この発明の実施の形態1による半導体素子において融点上昇メタルTiがAuSn半田に接した状態を示す断面図である。 この発明の実施の形態1による半導体素子において融点上昇メタルTiがAuSn半田内に拡散した状態を示す断面図である。 この発明の実施の形態1による半導体素子において半田接合層メタルNiとSnNi合金を形成接合した状態を示す断面図である。 この発明の実施の形態2による半導体素子におけるチップの酸化防止メタル直上の裏面状態を示す上面図である。 この発明の実施の形態2による半導体素子におけるチップの酸化防止メタル直上の裏面状態のチップ断面を示す断面図である。 この発明の実施の形態3による半導体素子において融点上昇の効果のある粉状のメタルを半田接合層に均一に混ぜたときのチップ断面を示す断面図である。 この発明の実施の形態4による半導体素子においてメタルAuがAuSn半田内に拡散する状態を示す断面図である。 従来の半導体素子のチップ構造を示す断面図である。 従来の半導体素子のチップを用いたパッケージを示す縦断面図である。
符号の説明
7,21 半導体、 8,20,23 半田接合層メタル、 9,19 融点上昇メタル、 10 半田濡れ性向上と酸化防止のためのメタル、 11 半田、 12,22 リードフレーム側の酸化防止メタルメッキ、 13 リードフレーム側の半田接合層メタルメッキ、 14 リードフレーム母材メタル、 91 強固接合メタル、 92 融点上昇メタル。

Claims (6)

  1. 半導体裏面に対して最上層に配置され、半田との間で合金を形成させるための第1の金属膜と、該第1の金属膜の下位層に形成され、等温凝固をさせる第2の金属膜と、該第2の金属膜の下位層に形成され、酸化防止や半田との濡れ性を考慮して半田と接合する第3の金属膜と、上記半導体裏面と上記第1の金属膜の間に設けられ、該第1の金属膜と半導体基材を強固に接合させるための第4の金属膜とを備えたことを特徴とする半導体素子。
  2. 上記第4の金属膜および上記第1〜第3の金属膜を、上記半導体裏面に対してTi/Ni/Ti/Auの順で構成したことを特徴とする請求項1に記載の半導体素子。
  3. 上記第4の金属膜および上記第1〜第3の金属膜を、上記半導体裏面に対してTi/Ni/Pt/Auの順で構成したことを特徴とする請求項1に記載の半導体素子。
  4. 上記等温凝固をさせる第2の金属膜は、半導体チップの裏面に形成され、その全面に金属膜が形成されたことを特徴とする請求項1乃至3のいずれか1項に記載の半導体素子。
  5. 上記等温凝固させる第2の金属膜は、半導体チップの裏面に形成され、該形成エリアが上記半導体チップの接合面積の一部であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体素子。
  6. 上記等温凝固させる第2の金属膜の金属粉を均一に半田接合金属に含有したことを特徴とする請求項1乃至5のいずれか1項に記載の半導体素子。
JP2006336237A 2005-12-16 2006-12-13 半導体素子および半導体素子のダイボンド接続方法 Active JP5119658B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006336237A JP5119658B2 (ja) 2005-12-16 2006-12-13 半導体素子および半導体素子のダイボンド接続方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005363730 2005-12-16
JP2005363730 2005-12-16
JP2006336237A JP5119658B2 (ja) 2005-12-16 2006-12-13 半導体素子および半導体素子のダイボンド接続方法

Publications (2)

Publication Number Publication Date
JP2007189214A JP2007189214A (ja) 2007-07-26
JP5119658B2 true JP5119658B2 (ja) 2013-01-16

Family

ID=38344128

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006336237A Active JP5119658B2 (ja) 2005-12-16 2006-12-13 半導体素子および半導体素子のダイボンド接続方法

Country Status (1)

Country Link
JP (1) JP5119658B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011199031A (ja) * 2010-03-19 2011-10-06 Denso Corp 半導体装置及び半導体装置の製造方法
EP2702616B1 (en) * 2011-04-29 2022-06-29 Amberwave, Inc. Thin film intermetallic bond
JP2015056641A (ja) 2013-09-13 2015-03-23 株式会社東芝 半導体装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19747846A1 (de) * 1997-10-30 1999-05-06 Daimler Benz Ag Bauelement und Verfahren zum Herstellen des Bauelements

Also Published As

Publication number Publication date
JP2007189214A (ja) 2007-07-26

Similar Documents

Publication Publication Date Title
CN104520062B (zh) 高温无铅焊料合金
CN102917835B (zh) 接合材料、接合材料的制造方法以及接合结构的制造方法
JP5578326B2 (ja) リード部品及びその製造方法、並びに半導体パッケージ
US10157877B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2007123395A (ja) 半導体装置および半導体装置の製造方法
JP2008126272A (ja) 接続材料、接続材料の製造方法、および半導体装置
JP5677346B2 (ja) 半導体素子、半導体装置、半導体装置の製造方法及び接続材料
JP5968046B2 (ja) 半導体装置および半導体装置の製造方法
JP2006035310A (ja) 無鉛はんだ合金
US7626275B2 (en) Semiconductor device
JP5657145B2 (ja) 半導体装置
JP5119658B2 (ja) 半導体素子および半導体素子のダイボンド接続方法
JP7180392B2 (ja) 半導体装置及びその製造方法
JPWO2018168858A1 (ja) はんだ材
JP2006278463A (ja) サブマウント
JP2014146645A (ja) 半導体装置
US9123704B2 (en) Semiconductor device and method for manufacturing the same
US20230126663A1 (en) Layer structure and chip package that includes the layer structure
JP6345347B2 (ja) 半導体装置、半導体装置の製造方法、及び接合材料
JP2005286274A (ja) はんだ付け方法
JP2019188456A (ja) はんだ合金、ソルダペースト、成形はんだ、及びはんだ合金を用いた半導体装置
JPH067990A (ja) 半田材及び接合方法
JP6116857B2 (ja) Au系はんだダイアタッチメント半導体装置及びその製造方法
JP2011056555A (ja) 接続材料、接続材料の製造方法、半導体装置
JPH04270092A (ja) 半田材料及び接合方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091009

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120606

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120827

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120904

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120925

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121008

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151102

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5119658

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250