JP5090610B2

JP5090610B2 - Solvent burnishing of pre-underfilled solder bump wafers for flip chip bonding

Info

Publication number: JP5090610B2
Application number: JP2002537050A
Authority: JP
Inventors: ビー．ホガートン，ピーター; ワイ．チェン，ケビン; エー．ガーバー，ジョエル; エル．ディー．ゼンナー，ロバート
Original assignee: 3M Innovative Properties Co
Current assignee: 3M Innovative Properties Co
Priority date: 2000-10-17
Filing date: 2001-01-25
Publication date: 2012-12-05
Anticipated expiration: 2021-01-25
Also published as: CN1270375C; JP2004512684A; KR20030060913A; WO2002033750A1; EP1327264A1; CN1470068A; KR100801945B1

Abstract

The present invention relates to a method for connecting an integrated circuit chip to a circuit substrate. The method includes the step of pre-applying adhesive directly to a bumped side of an integrated circuit chip. The method also includes the steps of removing portions of the adhesive from the tips of the solder bumps to expose a contact surface, and pressing the bumped side of the integrated circuit chip, which has previously been coated with adhesive, against the circuit substrate such that the bumps provide an electrical connection between the integrated circuit chip and the circuit substrate. The adhesive is removed from the tips of the solder bumps using a solvent assisted wiping action. The pre-applied adhesive on the chip forms a bond between the integrated circuit chip and the circuit substrate.

Description

【０００１】
発明の分野
本発明は主に、事前にアンダーフィルを施したはんだバンプ集積回路チップウエハを作成し、これを回路基板に接続するための方法に関する。特に、本発明は、集積回路チップとそのパッケージ回路との間をはんだバンプによって電気接続できるように、高充填接着フィルムアンダーフィルをはんだバンプ集積回路チップに対して積層した後に、はんだバンプを露出させるための方法に関する。
【０００２】
発明の背景
今日、世界中のほとんどの電子回路アセンブリで保護用パッケージに入った集積回路（ＩＣ）チップが利用されている。このパッケージは、チップを機械的に保護し、時には熱から保護すると同時に、チップとプリントサーキットボードとの間で中間レベルでの相互接続を達成するためのものである。数年前、チップのサイズよりもパッケージサイズの方が大きかった。かつてはプリントサーキットボード（ＰＣＢ）で達成可能な造作のサイズがチップの造作のサイズよりもかなり大きかったため、このような大きなパッケージが必要だったのである。やがて精密サーキットボードを製造する技術が向上し、これに伴ってＩＣサイズに対する相対的なパッケージサイズが小さくなっていった。しかしながら、コストを削減し、回路サイズを抑え、かつ性能を高める必要性があることから、機能的な装置を得るのに必要な材料ならびにプロセスを最小限に抑えることのできる回路組立て方法を開発しようとする動きがある。
【０００３】
回路サイズを抑えつつ性能を改善するのに必要な手法のひとつに、チップ表面に形成したはんだボールのペリメータアレイまたはエリアアレイを用いて基板にＩＣ装置を直接取り付ける方法がある。ボールが基板上のパッドと接触するようにしてチップをひっくり返し（すなわち「フリップ」し）、アセンブリ全体をはんだリフロープロセスに送れば、ＩＣを金属的に基板と結合することができるのである。フリップチップ組立て技術の先駆けが開発されたのは３０年以上も前のことであるが、エレクトロニクス産業でこれを有効利用できている部門はわずかしかない。フリップチップアセンブリを活用している電子製品の最も顕著な例としては、腕時計、自動車用センサ／コントローラ、メインフレームコンピュータがあげられる。これらの用途は、回路サイズが小さくなければならない（時計、自動車）か、そうでなければ単位容量あたりの計算力が極めて高くなければならない（メインフレーム）のが特徴である。要するに、中間のＩＣパッケージをなくせば、フリップチップアセンブリはシリコンを用いてサーキットボードに形成できる最小のフットプリントだという単純な話なのである。
【０００４】
フリップチップ技術があまり用いられていない主な理由のひとつに、すでに開発されている方法がプロセスと機器の両方で極めて集約的な点があげられる。このため、フリップチップ技術の実現には費用がかかり、かつ問題が発生する可能性も高い。さらに、こうした用途でのプロセスと性能上の要件は現時点で得られる材料での限界に達してしまっている。
【０００５】
既存のフリップチップ技術では相互接続パッドにはんだをあらかじめ塗布したチップを利用している。通常、はんだは９５Ｐｂ−５Ｓｎ合金か６３Ｓｎ−３７Ｐｂ合金であり、これをリフローして最終的な基板組立ての前にほぼ球状の「バンプ」を形成するのが普通である。
【０００６】
フリップチップアセンブリの一般的な組立てプロセスでは、１）基板のボンドパッドにフラックスペーストを塗布し、２）フラックスの粘着性を利用してチップを正しい位置に保持しつつ、ＩＣをアライメントして基板上に配置し、３）このアセンブリをリフローオーブンに通し、はんだを溶融させて基板パッドと金属的に結合させ、４）サンプルにフラックス洗浄処理を施す工程を必要とする。通常、フラックスの除去は溶剤洗浄によって行われる。当初、フラックス残渣を除去するには塩素化溶剤が必要であったが、近年のフラックス化学品の改良によって塩素化溶剤よりも望ましい溶剤を用いることが可能になっている。
【０００７】
最終的に得られるフリップチップアセンブリは、熱サイクル試験や熱衝撃試験などの加速試験によって測定される装置の耐用期間の最初から最後まで電気的連続性を維持できるものでなければならない。シリコンＩＣとＰＣＢとの間で熱膨張係数（ＣＴＥ）と弾性率（Ｅ）の両方が合わないと、回路に熱が加わった際にコンタクトジョイントに高い応力が発生する。こうした応力が原因で、温度サイクルを何度か繰り返した後にはんだ接合部に疲労破壊が生じることがあるが、これはフリップチップ接合部の主な破壊のメカニズムとなる。このようなメカニズムが存在するため、基板材料として利用できる選択肢は主にＡｌ₂Ｏ₃などのセラミックハイブリッド基板に制限されてしまうが、これらの基板は弾性率が高くＣＴＥが低いなど特性的にシリコンと類似している。セラミック基板を利用する場合であっても、フリップチップアセンブリの用途は小さなダイに限られてしまうのである。
【０００８】
ここ１０年から１５年の間で、このフリップチップアセンブリをさらに大きなサイズのダイと一層広範囲にわたる印刷回路基板に応用するにはどうすればよいかを研究しようとする動きが高まりつつある。特に、昨今の有機ベース基板で利用できる配線密度が高くなったことから、これらの基板がセラミック基板に適した低価格基板となっている。しかしながら、有機材料はＣＴＥが比較的高いため、上述した破壊のメカニズムが原因でなかなか有機基板にフリップチップアセンブリを実装することができない。これに対する重要な突破口のひとつにアンダーフィルプロセスがある。アンダーフィルプロセスでは、弾性率の高い硬化型接着剤を用いてチップの下にあるはんだボール間の空間を充填して接合部の応力を接着剤でも受け、応力を周囲のボールに集中させるのではなく界面全体にさらに均等に分散させている。上述したような「アンダーフィル」接着剤を用いることで、フリップチップ技術をさらに広範囲にわたる組立てに適用することが可能になってきた。
【０００９】
いまのところはアンダーフィル樹脂を液体状で塗布し、リフロー後のアセンブリの下に毛細管作用によってウィッキングさせている。したがって、このタイプの封止は「毛細管現象を利用したアンダーフィル」と呼ばれることが多い。アンダーフィル樹脂を塗布して硬化させるために従来から行われている作業は上述したプロセスシーケンス全体とは別であり、これに付随する作業である。リフロー工程ならびにフラックス除去工程の後、ボンドアセンブリを予備乾燥させ、このボンドアセンブリを予備加熱して（ウィッキングを助け）、樹脂を吐出し、樹脂をダイの下にウィッキングさせ、再度吐出した後に硬化させなければならない。現在入手できるアンダーフィル樹脂では１５０℃での硬化に最大２時間を要する場合がある。チップの下に気泡ができないようにし、かつ、チップの周囲に良好なフィレット形状を得るために、さらに吐出工程が必要になることも多い。このタイプの材料特性を良好な状態で制御してこれを維持し、吐出を行うプロセスは極めて困難であるが、不完全な要素があるとはんだ接合部の信頼性に悪影響がおよぶ。また、毛細管現象を利用したアンダーフィルがいまだに広く用いられてはいるが、ＩＣ設計の時流は大きなＩＣサイズでパッドのピッチを小さくする方向に向いていることから、必要なウィッキング時間と欠陥発生率の両方が大きくなっている。
【００１０】
最近になって、アンダーフィル樹脂を塗布するための別の方法が推進されている。この方法ではチップの配置前に未硬化の液状樹脂を実際に吐出している。この場合の液状樹脂は上述したフラックスペーストの代わりに用いられるものであり、大きく硬化しはじめる前にリフローオーブン内でフラックス作用を達成できる特別な接着剤組成が開発されている。毛細管流動の工程がないため、このタイプの材料は「非フローアンダーフィル」と呼ばれることが多い。リフローオーブン内で硬化する際に一定の度合いでフラックス作用を達成することのできる特別な接着剤組成を利用してもよい。基板上にはチップを配置する前から樹脂があるため、チップを押さえて樹脂に沈め、接触部分から樹脂を移動させなければならない。この方法は、フラックス洗浄、吐出およびウィッキングの各工程が不要であるという意味で魅力的なものである。しかしながら、この方法を機能させるためにはアンダーフィル樹脂を未充填にしなければならないことが知られている。この方法を用いる場合、アンダーフィル樹脂にフィラーを利用することはできないが、これが足かせとなって大きなＩＣサイズと微細なピッチを扱う上での実用面での制約が生じるのではないかと思われる。たとえば、米国特許第５，１２８，７４６号（Ｓｈｉら）、ＨｉｇｈＰｅｒｆｏｒｍａｎｃｅＵｎｄｅｒｆｉｌｌｓｆｏｒＬｏｗ−ＣｏｓｔＦｌｉｐｃｈｉｐＡｐｐｌｉｃａｔｉｏｎｓ、Ｐｒｏｃ．３ｄＩｎｔ’ｌＳｙｍｐ．ＯｎＡｄｖ．ＰａｃｋａｇｉｎｇＭａｔｅｒｉａｌｓ、１９９７年３月；Ｇａｍｏｔａら、ＡｄｖａｎｃｅｄＦｌｉｐｃｈｉｐＭａｔｅｒｉａｌｓ：ＲｅｆｌｏｗａｂｌｅＵｎｄｅｒｆｉｌｌＳｙｓｔｅｍｓ、Ｐｒｏｃ．Ｐａｃ．ＲｉｍＡＳＭＥＩｎｔ’ｌＩｎｔｅｒｓｏｃｉｅｔｙＥｌｅｃｔｒｏｎｉｃａｎｄＰｈｏｔｏｎｉｃＰａｃｋａｇｉｎｇＣｏｎｆ．、ＡＳＭＥ、１９９７年６月；Ｊｏｈｎｓｏｎら、ＲｅｆｌｏｗＣｕｒａｂｌｅＰｏｌｙｍｅｒＦｌｕｘｅｓｆｏｒＦｌｉｐｃｈｉｐＡｓｓｅｍｂｌｙ、Ｐｒｏｃ．ＳｕｒｆａｃｅＭｏｕｎｔＩｎｔ’ｌ１９９７を参照のこと。
【００１１】
アンダーフィル接着剤用化学品の選択肢は上述した加工処理および性能上の要件によって限られてくる。疲労性能を最大限に高めるには熱サイクルの温度範囲全体で弾性率が最大でＣＴＥの低い材料を選択するのが最適である。ポリマーの場合、用途次第ではあるがガラス転移点（Ｔｇ）が１２５から１７０℃より高いことを意味する。ＳｉＯ₂などの無機フィラーをポリマーに充填すると、ＣＴＥと弾性率をシリコンでの値に近くできることがある。しかしながら、ポリマー系で摂氏１度あたりのＣＴＥを３０ｐｐｍ未満にするには、一般にフィラー含量が５０容量％以上なければならない。このようにフィラー含量を増やすと粘度が大幅に高くなってしまう。このため、通常は加工性と硬化後の材料の特性とを所望のバランスにすべく可能な限り粘度の低いエポキシを使用する。高充填性で硬化Ｔｇが高いため、これらの材料は硬化時に極めて脆弱であり、ＩＣのポリイミド層や窒化アルミニウムパッシベーション層に対する接着性が悪い。したがって、加工要件と性能要件の両方を相応に満たすには、アンダーフィル接着剤系を最適化すればよいことになる。上述した材料面での制約を少なくするか排除できるフリップチップ組立てプロセスまたは構造を改良することで、改良化学品によるフリップチップアセンブリの信頼性を大幅に改善できる可能性がある。
【００１２】
このような背景からみても、セラミック基板でのＩＣ相互接続に使われている高信頼度のはんだフリップチップ法が有機基板に適用されるようになったのはごく最近のことである。加工面と材料面でいくつかの大きな課題があるため、設計者からの強い要望にもかかわらずこの技術はあまり進歩していない。現在のフリップチップ組立てプロセスには工程が多すぎてコストもかかりすぎ、これを将来のＩＣ設計に合わせて拡張することはできないのである。アンダーフィル接着剤系からの要求とコストとを抑える、簡易なフリップチップ組立てプロセスを提供することで、フリップチップアセンブリをさらに広く役立つ回路組立て法にすることができるのである。
【００１３】
発明の概要
本発明は、フリップチップ組立てプロセスを簡略化するための新たな方法を提供し、さらに広い範囲の材料を使用できるようにすることで、組立てコストを削減すると同時に相互接続の信頼性を高めるものである。
【００１４】
本発明の一態様は、集積回路チップを回路基板に接続するための方法に関する。この方法は、集積回路チップのバンプ側に接着剤をあらかじめ直接適用する工程と、接着剤の一部を除去してバンプを露出させる工程と、を含む。この接着剤の一部については、好ましくはバンプの溶剤バニッシングによって、接着剤適用プロセス後に除去することが可能である。また、この方法は、あらかじめ接着剤をコーティングしておいた集積回路チップのバンプ側を、バンプによって集積回路チップと回路基板とが電気接続されるように回路基板に対して押圧する工程も含む。チップにあらかじめ適用した接着剤が集積回路チップと回路基板との間に結合を形成する。
【００１５】
上述した方法を用いることで、従来技術にはない多くの利点が得られる。たとえば、基板の取付前にバンプを形成したＩＣに接着剤を適用することで、ＩＣのサイズやピッチとは無関係に、バンプの封止が従来技術よりも容易になり、楽に検査できるようになる。また、プロセスの際にウィッキングを利用しないため、粘度が約１０００から約３０，０００ポイズ前後の接着剤を用いて効果的に封止できるなど接着剤適用時の粘度要件に大幅なゆとりが得られる。粘度の制限がなくなることで、必要に応じてフィラーの含有量を増やすことができるほか、別の化学品や触媒系を利用することもできる。このように組成の自由度が増えると、接着剤の材料特性を改善しつつ信頼度の高い組立てを行うことができる可能性がある。さらに、上述した方法では、ボンディングプロセスでバンプが変形する際にバンプがこすれる作用により、フラックスのない取付けを行うことができる可能性も出てくる。
【００１６】
本発明のもう１つの態様は、組み立て用集積回路チップを作製するための方法に関する。この方法は、複数の導電性バンプを有するバンプ側を含むウエハを提供する工程を含む。また、この方法は、接着剤をウエハのバンプ側に適用する工程と、接着剤を溶剤で軟化させる工程と、軟化した接着剤をバンプの先端から払拭する工程と、ウエハをダイスカットして個々の集積回路チップを得る工程と、を含む。接着剤はチップレベルではなくウエハレベルで堆積されるため、吐出、ウィッキングまたはせき止め（ｄａｍｍｉｎｇ）などは必要ない。また、このプロセスはチップレベルで実施するよりウエハレベルで実施する方が高速である。さらに、硬化時間の短い硬化剤を用いることで、後硬化をなくせる場合もある。
【００１７】
本発明の別の態様は集積回路チップに関する。この集積回路チップは複数の導電性バンプを有するバンプ側を含む。このチップはバンプ側を被覆する接着剤の層も含む。バンプには、実質的に接着剤層に覆われていない露出したコンタクト領域がある。新規な溶剤を用いてのウエハのバンプ側のバニッシングによって、バンプの露出したコンタクト領域に元の丸い輪郭を保持させることができる。
【００１８】
本発明のさまざまな別の利点のうち一部を以下の説明において述べ、ある程度は説明から明らかになるであろうし、あるいは本発明を実施することで分かることもあるかもしれない。本発明の利点は、特に請求の範囲に記載の要素および組み合わせによって実現し、達成されるであろう。上述した概要と以下の詳細な説明はいずれも説明のための一例にすぎず、請求の範囲に記載の本発明を限定するものではないことは明らかであろう。
【００１９】
本願明細書に援用され、本願明細書の一部をなす添付の図面には、本発明のいくつかの実施形態が例示され、説明と合わせて本発明の原理を説明する役割を果たす。図面の簡単な説明は以下のとおりである。
【００２０】
好ましい実施形態の詳細な説明
以下、添付の図面に示される本発明の一実施例について詳細に説明する。図中、同一または類似の構成要素には可能な限り同一の参照符号を用いるものとする。
【００２１】
本発明は、アンダーフィル接着剤樹脂をＩＣチップに適用するための別の手段を提供するものである。この場合、アンダーフィル樹脂は、好ましくはウエハレベルで、プリントサーキットボード（ＰＣＢ）などの相互接続基板にチップがボンディングされてしまう前にＩＣチップのバンプ側に適用される。樹脂については、フィルム材料を積層するなどの手法あるいは液体のコーティングによって適用できる。ウィッキングを頼りに隠れた表面を覆う従来のアンダーフィル法とは対照的に、本発明ではＩＣチップの露出している表面／面に樹脂を直接コーティングすることができる。このため、従来のアンダーフィルに多い気泡の混入や不完全な充填といった問題がなくなる。本方法を用いることで、アンダーフィル樹脂のカバレッジと厚さを制御して確実に均一性が得られるようにすることが可能である。ウィッキングプロセスがなくなるため、未硬化樹脂のレオロジー要件が緩くなる。このため、別の化学品を用いてフィラー含有量を増やし、硬化後の機械的特性を改善することができる。
【００２２】
チップを接着剤樹脂でコーティングした後、あるいはコーティングプロセス自体の間に、接着剤樹脂の一部を除去してはんだバンプの頂部を露出させる。接着剤の除去については、材料（いくらかのはんだを含む）を強く除去する研磨材による物理的な除去、接着剤を押しのけることによる物理的な除去、プラズマ処理を用いるなどの間接的かつ物理的な除去、あるいは、研磨品質の弱い（すなわち細かい）表面とはんだボールから接着剤を洗い落とす溶剤とを組み合わせることによる除去用の物理的な因子と化学的な因子とを組み合わせる方法をはじめとする、いくつかの方法で行うことが可能である。たとえば、あらかじめ適用しておいた接着剤を、機械的なプロセスを用いてバンプの頂部から除去することができる。機械的なプロセスの一例としては、研磨材料で接着剤をこすり落とす、接着剤をナイフの刃で取り除く、接着剤を圧縮して薄くし、最終的にひび割れさせるか接着剤材料をバンプの頂部から押しのけることがあげられる。
【００２３】
リフロー工程の前にはんだバンプと相互接続基板との間で良好な金属接触を達成するには、バンプの上面が少なくとも部分的に露出していることが好ましいため、上述した接着剤の除去工程は重要なものである。接着剤除去ならびにバンプの露出工程も、最初のリフロー時に形成された酸化物の被膜をバンプから除去する役割を果たす。場合によっては、バンプの露出作業が完了した後にフィルムまたは他のタイプの保護カバーをウエハ／チップに適用し、接着剤と露出したバンプとを保護する方が望ましいことがある。
【００２４】
バンプの先端が露出した後、チップを形成しているウエハをダイスカットして複数の別個のチップとする。ウエハのダイスカット（ならびに保護フィルムがある場合はこれを除去した）後、選択したＩＣチップをアライメントし、熱と圧力とを用いて相互接続基板に事前取付することができる。通常、チップの配置工程直前に少量の非流動アンダーフィル材料がＰＣ基板に吐出される。このときの材料はボンドラインを完全に充填する役割を果たし、かつ、仮接着として機能してチップがリフローオーブンに達するまでこれを正しい位置に保持する。この事前取付工程の間に、チップのはんだバンプを若干変形させ、ＩＣと相互接続基板との間の金属接触状態をさらに改善し、基板に対する接着剤の濡れ性をさらに高める。バンプの変形によってＩＣが基板から離れ、接着剤を下に入れて接触させて基板表面を完全に濡らし、チップの下にある空間を完全に充填することができる。また、バンプがつぶれることではんだバンプ上の表面酸化物が割れ、元来のはんだ面が外に露出し、これが基板パッドに塗りつけられて良好な金属ボンドが得られることになる。
【００２５】
樹脂をコーティングしたＩＣチップを相互接続基板にボンディングする際、あらかじめ適用した接着剤がチップと基板との間に機械的なボンドを形成してこれを維持し、はんだ接合部における歪みが大幅に抑えられる。用途によっては、フラックスのない状態ではんだ接合部を形成しても高信頼度の相互接続を得ることができる。この場合、リフロー前にフラックスペーストではなく接着剤がＩＣを基板に固定する役割を果たす。また、はんだリフロープロセスを用いることで、アンダーフィル樹脂を部分的に硬化させることができ、あるいは完全に硬化させることすら可能であり、これによって後硬化を別途行う必要性を排除できる可能性がある。
【００２６】
図１Ａ〜図１Ｃは、本発明の原理による、回路基板への電気接続用のＩＣチップを作製するためのプロセスの一例を示す図である。図１Ａは、表面にはんだバンプなどの複数の導電性バンプ２４が形成されたパッシベーション面２２のあるＩＣチップ２０またはウエハを示している。これらのバンプ２４は周知のさまざまな導電性材料で形成できるものである。材料の一例として、溶融可能な固体金属、金、導電性スラリー、導電性ポリマー、無電解ニッケル、無電解金があげられる。
【００２７】
バンプ２４は、好ましくはチップ２０の入力／出力パッド上に形成され、チップ２０のパッシベーション面２２から外方向に突出すなわち張り出している。チップ２０のバンプ側は、接着剤フィルムまたは接着剤溶液などの接着剤材料２６の層で被覆されている。この接着剤は、さまざまな周知の手法によってチップのバンプ側に形成または適用可能なものである。たとえば、接着剤をホットメルトとしてコーティングあるいは溶液からコーティングしたり、積層プロセスにおいてフィルムとしてボンディングすることができる。
【００２８】
接着剤材料２６によってバンプ２４の周囲部分を充填し、組立て前の取扱時にバンプ２４を保護する。図１Ａに示されるように、接着剤材料２６の厚さはバンプ２４の高さよりも小さい。このため、接着剤２６の露出面にバンプ２４に対応する複数の接着剤突起２８が形成される。突起２８はバンプ２４を被覆し、バンプ２４の間に位置する実質的に平坦な一次接着剤表面（主な接着剤表面）３０から外方向に張り出している。接着剤を液体として適用する場合、この液体を半硬化させるか乾燥させて接着剤フィルムを形成すると好ましい。
【００２９】
基板との間の電気接続をさらに良好なものとするには、バンプ２４を被覆する接着剤突起２８を少なくとも部分的に除去すると好ましい。図１Ｂに示されるように、研磨プロセスを利用してバンプ２４の頂部にある接着剤材料を除去し、導電性バンプ２４を露出させてパッケージング用の基板との電気接続性を高める。研磨プロセスでは、サンドペーパー、マイクロ研磨材、ミネソタ州セントポールの３Ｍ社から商品名ＳｃｏｔｃｈＢｒｉｇｈｔで入手可能な研磨材パッド、布、スクレープブレード（ｓｃｒａｐｉｎｇｂｌａｄｅ）またはコーティングナイフなどの研磨材材料３２を、バンプ２４を被覆している接着剤突起２８と接触させ、バンプ２４が露出して導電性が得られるようにする。突起がチップ２０上の接着剤の平均高さよりも上まで張り出しているため、これらの突起が大半の研磨または切断を受ける圧力の中心になる。図１Ｃは研磨によってバンプを露出させた後のチップ２０を示している。バンプを露出させた後は、フィルム、テープまたは他のタイプの保護カバーをチップ２０に適用して接着剤２６ならびに露出したバンプ２４を保護するようにしてもよい。
【００３０】
導電性バンプ２４を露出させるにはさまざまな手法を用いることができる。接着剤を液体としてコーティングするのであれば、コーティングプロセスの間にスクレーパまたはナイフの刃を用いて接着剤をバンプから除去することができる。たとえば、ナイフを用いて接着剤を塗り拡げると同時に接着剤の一部をバンプ２４表面から除去してもよい。あるいは、液状接着剤の硬化後に研磨によってバンプ２４を露出させてもよい。さらに、研磨プロセスによってフィルムの一部が除去されるフィルムとして接着剤を適用してもよい。
【００３１】
図１Ｃに示されるように、バンプ２４は各々接着剤層２６の端から端まで延在している。このように、研磨された各バンプ２４の高さが接着剤層２６の少なくとも一部の厚さとほぼ等しいかこれよりも大きくなる。さらに、バンプ２４の露出領域３６の方が一次接着剤表面３０よりも若干盛り上がっている。
【００３２】
図２Ａおよび図２Ｂは、作製したチップ２０をパッケージ回路などの回路基板３４に電気的に接続するための方法を示す図である。チップ２０を回路基板３４に接続するには、バンプ２４の露出領域３６を回路基板３４の回路パッド３８と整列配置させる。次に、チップ２０を回路基板３４に対して十分な力で押圧してバンプ２４と回路パッド３８との間を電気的に接触させ、かつ、接着剤２６を湿らせてバンプ２４および回路基板３４の周囲に充填させる。
【００３３】
ボンディングプロセスではバンプ２４が変形すると好ましい。バンプ２４を変形させることで、チップ２０と基板３４との距離が短くなり、接着剤２６が十分に濡れて基板回路トポグラフィを封止し、混入した空気を追い出す。接着剤２６については、ボンディングプロセスの間に硬化させてもよいし、後で別途焼成硬化させるようにしてもよい。硬化後、この接着剤２６によってＩＣチップ２０と基板３４とが機械的にボンディングされ、はんだ接合部の応力が再分散してバンプ２４が封止され、周囲環境から保護される。
【００３４】
本発明の上述した態様を示す実施例では、フリップチップ技術によって製造されたＩＣチップを利用した。直径４ミルのはんだバンプをチップ周囲に設けた。デュポンが商標名ＰｙｒａｌｕｘＬＦで製造している接着剤を用いてバンプをオーバーコートした。具体的には、ホットプレートで１００℃まで加熱したチップに接着剤を押圧することで、バンプを形成したチップ表面に３ミル厚の接着剤層をのせた。図３Ａは接着剤でコーティングした後のチップの顕微鏡写真である。４ミルの高さのバンプは接着剤の厚さよりも高いため、これらのバンプがチップ表面の一次接着剤表面よりも実質的に上に突出していた。３Ｍ社製のＩｍｐｅｒｉａｌＬａｐｐｉｎｇフィルムマイクロ研磨材を用いて、バンプが露出するようにして接着剤をバンプの頂部から除去した。図３Ｂは研磨によってバンプを露出させた後のチップの顕微鏡写真である。研磨部分を検査したところ、プロセス処理した部分に導電性材料が研磨された形跡は認められなかった。研磨後の接着剤およびバンプ材料は明らかに研磨材フィルムによって取り除かれていた。
【００３５】
図４Ａ〜図４Ｃは、本発明の原理による、回路基板への接続用のＩＣチップを作製するためのプロセスの他の例を示す図である。図４Ａ〜図４Ｃのプロセスには図３Ａ〜図３Ｃのプロセスと類似の側面があることは明らかであろう。たとえば、図４Ａはチップ１２０のパッシベーション面１２２に複数の導電性バンプ１２４が形成されたＩＣチップ１２０を示している。チップ１２０のバンプ側は、厚さがバンプ１２４の高さと等しいかこれよりも大きい接着剤材料１２６の層で被覆されている。接着剤材料１２６はバンプ１２４を被覆し、実質的にパッシベーション面１２２と平行な露出一次表面１３０が設けられている。
【００３６】
図４Ｂに示されるように、切断または研磨プロセスを利用してバンプ１２４頂部の接着剤材料を除去し、パッケージング基板との間で一層良好な電気接続が得られるように導電性バンプ１２４を露出させる。研磨プロセスでは、研磨材材料１３２を用いて接着剤１２６の一次表面１３０全体をバーニッシュ仕上げし、バンプ１２４が露出して導電性が得られるようにする。図４Ｃは研磨によってバンプを露出させた後のチップ１２０を示している。バンプを露出させた後は、フィルム、テープまたは他のタイプの保護カバーをチップ１２０に適用して接着剤１２６ならびに露出したバンプ１２４を保護するようにしてもよい。
【００３７】
図４Ｃに示されるように、バンプ１２４は各々接着剤層１２６の厚さ方向の端から端まで延在している。このように、研磨された各バンプ１２４の高さが接着剤層１２６の少なくとも一部の厚さとほぼ等しいかこれよりも大きくなる。さらに、バンプ１２４の露出領域１３６は実質的に一次接着剤表面１３０と水平である。図２Ａおよび図２Ｂについて上述した方法と実質的に同じ方法でチップ１２０を回路基板に接続できることは明らかであろう。
【００３８】
図５Ａは、図４Ａのチップ１２０と同じ方法で接着剤でコーティングされたバンプのあるチップの一例を示す顕微鏡写真である。さらに、図５Ｂは、接着剤の一部を研磨して導電性バンプを露出させた後の図５Ａに示すチップの顕微鏡写真である。
【００３９】
上述した実施形態に鑑みると、ボンディング時の接着剤コーティングの流動性が低いと、磨かれていないバンプが接着剤を押しのけてボンディングパッドと接触することができない場合がある。図６Ａは、デュポン製の非流動性接着剤であるＰｙｒａｌｕｘを用いてＦＲ４基板にボンディングされた未研磨チップの断面画像を示している。この断面写真から、接着剤が濃くバンプを被覆しているためバンプが基板に接触していないことが分かる。図６Ｂは、Ｐｙｒａｌｕｘを用いてＦＲ４基板にボンディングされた磨き／研磨後のチップの断面画像を示している。図６Ａのチップとは対照的に、図６Ｂの断面写真では、磨きプロセスによって余分な接着剤をバンプの頂部から除去したためバンプが基板と接触していることが分かる。
【００４０】
接着剤コーティングが十分に流動するものであれば、ボンディング時にバンプは多少なりとも接着剤を押しのける。しかしながら、接着剤１２６がバンプの下に入り込んでしまい、良好な金属結合が得られなくなる可能性がある。このため、流動性の高い接着剤を使う場合であっても、接着剤を研磨する方が好ましいのが一般的である。
【００４１】
図７Ａ〜図７Ｂは、ｚ軸導電性テープを作製するための方法に関する本発明の別の態様を示している。この方法には、導電性粒子２１０のアレイを提供する工程が含まれる。粒子の粒度分布の一例として２０〜７５マイクロメートルがあげられる。また、この方法には、図７Ａに示すように接着剤２１４の層で粒子２１０をコーティングする工程も含まれる。接着剤２１４については、さまざまな手法で粒子２１０に適用することが可能である。たとえば、接着剤をホットメルトとしてコーティングあるいは溶液からコーティングすることもできるし、フィルムとして粒子２１０に押圧したり、積層プロセスにおいてフィルムとしてボンディングしてもよい。さらに、接着剤懸濁液中に粒子を混合し、これを塗り拡げて複数のコート粒子が混入した接着剤の層またはフィルムを形成してもよい。
【００４２】
接着剤２１４は一次厚さｔが粒子２１０のサイズよりも小さい。このため、接着剤２１４の上面２１６には、粒子２１０に対応する複数のハンプまたは上面突起２１８がある。また、接着剤２１４には、粒子２１０に対応する複数の底面ハンプまたは突起２１９のある底面２１７も含まれる。もちろん、本発明の別の実施形態では、接着剤の一次厚さが粒子のサイズ以上であってもよい。このような実施形態では、接着剤が実質的に平坦な上面と底面とを画定するものであると好ましい。
【００４３】
接着剤２１４を粒子２１０に適用した後、粒子２１０の上面のコンタクト領域２２０が露出するように上面突起２１８の少なくとも一部を除去する。同様に、粒子２１０の底面のコンタクト領域２２４が露出するように底面突起２１９の少なくとも一部を除去する。粒子２１０については、接着剤２１４の上面２１６および底面２１７を研磨材料でバニッシングまたはポリッシングするなどの手法で露出させることが可能である。
【００４４】
本発明の特定の実施形態では、接着剤を粒子２１０に適用している間、粒子２１０をまず剥離ライナ（図示せず）に支持しておくことができる。このような実施形態では、接着剤２１４で粒子２１０を被覆し、研磨などの手法で上面のコンタクト領域２２０を露出させた後で、接着剤２１４の裏側すなわち底側２１７からライナを除去して接着剤の底側２１７をプロセス処理できるようにする。
【００４５】
図７Ｂは、上面と底面のコンタクト領域２２０および２２４を露出させた後の接着剤２１４を示している。図７Ｂに示す製品には、ｚ軸電気接続を得るのに適した導電性テープ２２６のストリップが設けられている。テープ２２６の粒子２１０はそのサイズが実質的に接着剤２１４の厚さ以上である。このため、粒子２１０は各々接着剤２１４の厚さ方向の端から端まで延在している。実際にテープ２２６を用いて電気接続が得られるようになるまでの間、保護フィルムまたはカバーを用いて、上面および底面の露出したコンタクト領域２２０および２２４を保護するようにしてもよい。
【００４６】
図８Ａおよび図８Ｂは、導電性テープ２２６を用いて第１の電気コンポーネント２２８および第２の電気コンポーネント２３０との間をｚ軸接続する方法を示している。図８Ａに示されるように、導電性テープ２２６は電気コンポーネント２２８および２３０の導電用パッド２３２間に配置されている。次に、図８Ｂに示されるように、テープ２２６を電気コンポーネント２２８と２３０との間に十分な力で押圧して粒子２１０と回路パッド２３２との間を電気的に接続させる。テープ２２６の押圧時、接着剤２１４が濡れて粒子の周りに充填されて電気コンポーネント２２８と２３０との間にボンドを形成できるように、テープ２２６の加熱も行う。接着剤については、ボンディングプロセスの間に硬化させてもよいし、後で別途焼成硬化させるようにしてもよい。
【００４７】
図９Ａ〜図９Ｄは、本発明の原理による、集積回路チップを製造するための方法の一例を示す図である。図９Ａは、複数の導電性バンプ３２４が形成されたパッシベーション面３２２のあるウエハ３２０を示している。保護裏材３２８を含む接着剤フィルム３２６がパッシベーション面３２２に隣接して配置されている。
【００４８】
図９Ｂは、ウエハ３２０のパッシベーション面３２２に接着剤フィルム３２６を押圧した状態を示している。ウエハ３２０への接着剤フィルム３２６の押圧時、この接着剤３２６がバンプ３２４を被覆して変形し、バンプ３２４の周囲にある空隙が充填される。また、接着剤フィルム３２６がウエハ３２０のパッシベーション面３２２とボンディングされる。
【００４９】
次に、図９Ｃに示されるように、あらかじめ接着剤をコーティングしてあるウエハ３２０をダイスカットまたは分割し、個々の集積回路３３０を得る。最後に、図９Ｄに示されるように、接着剤層３２６が露出するように裏材層３２８を集積回路３３０から除去する。裏材３２８を除去すると、集積回路は基板に接続できる状態になる。
【００５０】
上述した詳細な説明では、バンプから接着剤の一部を除去して露出したコンタクトエリアを形成する工程を、アグレッシブな研磨材を使用したり、接着剤をナイフの刃で取り除いたり、接着剤を圧縮して薄くして最終的にひび割れさせるか接着剤材料をバンプの頂部から押しのける、機械的なプロセスの場合について説明した。しかしながら、図１Ｃ、図２Ａ、図２Ｂ、図３Ｂ、図４Ｃおよび図５Ｂに示されるように、これらのタイプの方法を用いて接着剤をはんだバンプの表面から除去すると、同時にはんだ材料もいくらか除去される。上述したように研磨材料を用いて封止剤材料をはんだバンプの先端から除去することで、このタイプのこすり取りを行うとバンプの先端から封止剤と一緒にはんだがいくらか除去され、結果的にバンプの形状が平坦化することがよく分かる。この場合、バンプの平坦部分は本質的に接着剤表面と同じ高さである。
【００５１】
バンプからはんだが除去されてしまうのはいくつかの理由で望ましくない。これらの理由には、バンプごと、さらにはチップごとにはんだの量を調節できなくなることが含まれるが、これはＩＣの信頼性を損なうことになりかねない。さらに、はんだデブリが封止剤の表面に拡散し、混入の問題が発生することもある。最後に、はんだバンプの球状の表面が失われることで、サーキットボード基板上でのＩＣチップの自動アライメントならびに配置が複雑になる可能性もある。したがって、はんだをはんだバンプから除去したり、はんだバンプの先端を平坦化させたりすることなくはんだバンプの表面から封止剤を除去すると望ましい。すなわち、はんだバンプが元の丸い輪郭を保持できると望ましいのである。
【００５２】
研磨作用ではなく払拭作用によってはんだの先端からアンダーフィル材料を除去してもよいことが明らかになっている。すなわち、織布または不織布の布帛または連続気泡フォームなどの比較的軟質の材料を利用すればよい。使用前に、払拭用パッドを少量の適切な溶剤で湿らせて封止剤を軟化させる。あるいは、払拭用パッドに代えて硬めの微細構造化表面を用いることも可能である。硬めの微細構造化表面を用いる場合、使用する直前に微細構造化表面の低い部分に適量の溶剤を適用する。このタイプの穏やかな溶剤払拭作用を利用することで、バンプのサイズと形状とを大幅に変えることなくアンダーフィル封止剤をバンプ先端から除去することが可能である。はんだバンプの溶剤バニッシングまたは払拭の一例を以下にあげておく。
【００５３】
溶剤バニッシングの例
後述する実施例では各々、エポキシベースのアンダーフィル封止剤を利用した。いずれの場合も、可撓性のフィルムフォーマットが得られるように封止剤を組成した。材料はいずれも、重量でフィラー２部に対して接着剤固形分１部のレベルで、球状の非晶質シリカ粉末を含有するものとした。このシリカ粉末はサイズが公称で直径２から１０ミクロンの範囲であった。後述するいずれの実施例でも、接着剤固形分は主にエポキシとおおむね非反応性の熱可塑性コンポーネントとのブレンドで構成されていた。エポキシ：熱可塑性樹脂の比については７：３から８：２の範囲とした。いずれの場合も、接着剤用の溶剤としてアセトンを用いた。使用する特定の接着剤アンダーフィルに適しているのであれば、他の好適な溶剤を用いてもよい。
【００５４】
実施例１：（比較例、ドライ研磨）
９×９のバンプチップからなるアレイを含む、約２×２インチのシリコン片を用いた。はんだバンプは直径が約１００ミクロンであり、共晶の６３−３７Ｓｎ−Ｐｂ合金のものであった。各チップには６８個のバンプがペリフェラルアレイ状に含まれていた。熱積層プロセスを用いて、初期厚が１００ミクロンよりもわずかに大きい未硬化のエポキシベースの一液型接着剤フィルムで、チップを予備封止した。
【００５５】
予備封止したウエハ片を、バンプ側を上にしてアルミニウムパック（ｐｕｃｋ）に向けた状態で取り付け、続いてこれを表面を下向きにし、オハイオ州ウェストレークのＳｔｒｕｅｒｓ，Ｉｎｃ．から入手可能なＳｔｒｕｅｒｓＭｅｔａｌｌｕｒｇｉｃａｌ研磨機に配置した。直径８インチのターンテーブルに１２００グリットの紙やすり１枚を取り付けた。ウエハ片をこの紙やすりと接触させて配置し、総荷重が５Ｎになるようにした。ターンテーブルとウエハ片とを、潤滑剤を使用せずに１５０ｒｐｍで３５秒間独立して回転させた。
【００５６】
ドライ研磨作業後、接着剤表面が極めて滑らかであることが明らかになった。全てではないが多くのはんだバンプが露出した。接着剤の厚さのプロファイルは図１０に示すような王冠形であることが分かった。図１１の写真は、バンプの望ましくない平坦化ならびに、おそらく接着剤層に取り込まれた残留研磨材媒質とはんだデブリの両方が混入した証拠を示している。
【００５７】
実施例２：（比較例、プラズマエッチング）
単一のチップを未硬化のエポキシベースの一液型接着剤フィルムと積層した。このチップには、直径がほぼ１００ミクロンのはんだバンプが含まれていた。接着剤については６０℃の温度で手で押圧して積層した。バンプの位置は見えるがバンプが露出してはいなかった。ＰｌａｓｍａＳｃｉｅｎｃｅから入手したＭｏｄｅｌＰＳ０５２４ユニットすなわち、１３．５ＭＨｚで動作し、マッチングネットワーク機能で最大出力が５００ＷのＲＦタイプのシステムで、プラズマエッチングを試みた。酸素プラズマを用いた。チップを、スカイブルー色のプラズマフィールドの中央に配置した。フルパワーの６０％の範囲の最大出力を利用し、約１５分の間チップを露出した。その後、接着剤表面をＳＥＭで検査した。表面の見た目からは、接着剤マトリックスのエッチングの度合いはごくわずかしかなく、シリカフィラー粒子自体のエッチングは最小限または全くないように思われた。念入りに検討したバンプは、エッチング暴露後にシリカフィラーおよびいくらかの接着剤残渣で大きく覆われたままであった。
【００５８】
実施例３：（本発明、払拭材料による影響）
各々４×４のチップのアレイを含む、約０.８×０.８インチのシリコン片を複数用いた。各チップには直径約１００ミクロンの共晶のＳｎＰｂバンプが８８個含まれていた。チップアレイを前もってダイスカットすることはしなかった。熱積層プロセスを用いて、厚さが約１００ミクロンの未硬化のエポキシベースの一液型接着剤フィルムを用いて、各チップアレイを予備封止した。
【００５９】
各チップアレイごとに、以下の表Ｉに列挙する一連の研磨パッド材料のうちひとつを用いて、バンプ先端から封止剤を取り除いた。これらの研磨パッド材料は、オハイオ州ウェストレイクのＳｔｒｕｅｒｓ，Ｉｎｃ．、カリフォルニア州ランチョドミンゴのＡｌｌｉｅｄＨｉｇｈＴｅｃｈＰｒｏｄｕｃｔｓ，Ｉｎｃ．、ニュージャージー州アッパーサドルリバーのＴｈｅＴｅｘｗｉｐｅＣｏｍｐａｎｙＬＬＣから入手可能である。
【００６０】
各実験ごとに、使用する直前に研磨パッドを少量のアセトンで若干湿らせた。このとき、研磨パッドの上面に液体がたまらないように慎重に行った。各パッドのサイズは直径８インチであり、ＳｔｒｕｅｒｓＭｅｔａｌｏｇｒａｐｈｉｃ研磨機のターンテーブルに合っていた。処理対象となるチップアレイを、バンプ側を上にして８３ｇのアルミニウムパックに載せ、このパックをバンプのある表面が研磨パッドの方を向くようにしてポリッシャーに配置した。パックの重量が試験片に印加される唯一のｚ軸力であった。ターンテーブルと試験片とを１５０ｒｐｍで指定の時間独立に回転させた。
【００６１】
接着剤除去の均一性、パッドによって残った残渣の量、接着剤除去量について、試料を評価した。接着剤除去の均一性と残った残渣の量に関しては定性的に評価した。残渣が過剰で均一性の低い試料の代表的な写真を図１２に示し、最小限の残渣しかなく均一性のよい試料を図１３に示す。結果をすべて表Ｉにあげておく。この一組のなかでは、最小量の残渣しか生成されずに均一性が最も良いため実施例３Ｈおよび３Ｉが最も好ましい方法であると考えられた。
【００６２】
【表１】

【００６３】
実施例４：（本発明、接着剤厚による影響）
実施例３Ｈおよび３Ｉにおける好ましいパッド材料を用いて、所要バニッシング時間と、ウエハ適用封止剤材料で生じる厚さの均一性および表面の見た目とに対する接着剤厚の影響を評価した。接着剤厚とこれに伴う所要バニッシング時間とを変更したこと以外、他の詳細についてはすべて実施例３で説明した通りとした。バニッシング完了後、各被検試料の１６のチップ各々について接着剤厚を測定した。また、表面の平滑度とバンプ表面の状態についての定性的な判断も行った。結果を以下の表ＩＩにまとめておく。実施例４Ｈでは、プレートの低い部分で対応できる接着剤量に比して存在する接着剤の量が多すぎたため、ＭＤ−Ｐｌａｎしか使わない場合にバニッシングプロセスを完了するのは不可能であった。この実施例では、Ｔｅｘｗｉｐｅ布帛を用いる第２のバニッシング工程を利用してバンプの露出を完了するようにした。
【００６４】
【表２】

【００６５】
実施例５：（本発明、ウエハレベルでのバニッシング）
Ｔｅｘｗｉｐｅ「ＴＸ３０９」パッド材料を用いて、ウエハレベルに近いレベルで溶剤バニッシングを実施する能力を評価した。この場合、約１.８×１.８インチの９×９のチップのアレイを利用した。これは使用したＭｅｔａｌｏｇｒａｐｈｉｃポリッシャーにうまく配置できる最大のウエハ片であった。チップタイプは実施例３および４で使用したものと同一とした。実施例５Ａおよび実施例５Ｂでは２種類の異なる未硬化のエポキシベースの一液型接着剤フィルムを試験した。接着剤フィルム厚は約１００ミクロンとした。繰り返すが、溶剤にはアセトンを用いた。溶剤バニッシングの終了後、ダイアルインジケータの目盛りから表面の輪郭を生成し、得られる接着剤厚の均一性の度合いを図示した。結果を以下の図１４Ａおよび図１４Ｂに示す。これらの実施例では、バニッシング後のアンダーフィル層の平均厚は約８０ミクロンであり、バンプの高さは約１００ミクロンであった。厚さ測定値の標準偏差は実施例５Ａおよび５Ｂでそれぞれ１５ｍｍおよび１１ｍｍであった。
【００６６】
図１５Ａ〜図１５Ｃおよび図１６Ａ〜１６Ｃに示されるように、上記の実施例で説明したような溶剤バニッシング手法を用いて作製される集積回路チップ４２０には、接着剤アンダーフィル除去プロセスで大きく変化したり変形したりはしていないはんだバンプ４２４がある。プロセス処理したＩＣチップ４２０には、導電性バンプ４２４が形成されたパッシベーション面４２２がある。パッシベーション面４２２およびバンプ４２４は接着剤材料４２６で被覆されている。
【００６７】
図１５Ａ〜図１５Ｃでは、導電性バンプ４２４を含むＩＣチップ４２０が厚さがバンプ４２４の高さ以上である接着剤４２６の層で被覆されている。接着剤材料４２６はバンプ４２４を被覆し、パッシベーション面４２２と実質的に平行な露出一次表面４３０がある。図１５Ｂに示されるように、研磨パッド４３２は接着剤４２６を軟化させるのに適した溶剤４３４で湿らされている。軟化した接着剤については、バンプ４２４の丸い輪郭が露出するまで後から研磨パッド４３２で払拭または磨き取ることができる。バンプ４２４が露出していれば、たとえば図２Ａおよび図２Ｂに示すような研磨材アンダーフィル除去手法について上述した方法との間で一貫性のある方法で、これらのバンプをプリントサーキットボード基板にボンディングすることができる。
【００６８】
図１６Ａ〜図１６Ｃでは、接着剤材料４２６は厚さがバンプ４２４の高さ未満のものである。このため、接着剤４２６の露出した表面には、バンプ４２４に対応する複数の接着剤突起４２８がある。突起４２８はバンプ４２４を被覆し、バンプ４２４の間に位置する実質的に一次的な接着剤表面４３０から外方向に張り出している。研磨パッド４３２は、アセトンまたは接着剤４２６を軟化させるような他の溶剤などの好適な溶剤４３４で湿っている。溶剤４３４は、図１６Ｃに示すようにバンプ４２４の丸い輪郭を乱すことなく研磨パッド４３２で接着剤４２６を除去できるように接着剤４２６を軟化させる。上述したように、バンプ４２４を露出させた後は、フィルム、テープまたは他の保護カバーをチップ４２０に適用し、接着剤４２６および露出したバンプ４２４を保護するようにしてもよい。
【００６９】
図１５Ａ〜図１５Ｃおよび図１６Ａ〜図１６Ｃに示されるように、研磨パッド４３２を溶剤４３４と併用することで、バンプ４２４の露出領域４３６に元の丸い形状を保持させることができる。バンプの丸い輪郭を保持することで、ボンディングプロセスの間にバンプ４２４の変形が容易になるという別の利点がボンディングプロセスで得られる。上述したように、バンプ４２４を変形させることで、ＩＣチップ４２０と基板との距離が短くなり、接着剤が十分に湿らされて基板回路のトポグラフィを封止する。変形プロセスの際、はんだバンプ４２４の表面がひび割れて基板への接続用の酸化していないきれいなはんだが露出するため、ＩＣチップと基板との間で一層良好なボンディングを得ることができる。
【００７０】
以上から明らかなように、本願明細書で説明する溶剤バニッシング手法を用いることで他の接着剤封止剤除去手法にはない大きな利点が得られる。溶剤バニッシングによって、回路基板への接続前にはんだバンプを変化させたり変形させたりせずにおくことができるため、はんだバンプの均一性を高め、はんだバンプによって形成される相互接続の信頼性を高めることができる。
【００７１】
他の手法を利用して接着剤をウエハに適用してもよいことは明らかであろう。たとえば、接着剤をホットメルトとしてコーティングあるいは溶液からコーティングしてもよい。さらに、上述した方法に、バンプから接着剤の一部を除去して詳細な説明で上述したような露出コンタクトエリアを生成する工程を含むようにしてもよい。
【００７２】
上記の説明に関して、本発明の範囲から逸脱することなく、詳細な内容、特に使用する構造材料ならびに、部品の形状、サイズおよび配置の点で変更を施し得ることは理解できよう。明細書および上記の実施形態は一例にすぎず、本発明の真の範囲および趣旨は特許請求の範囲に記載の広義の意味によって示されるものとする。
【図面の簡単な説明】
【図１】図１Ａ〜図１Ｃは、回路基板への接続用のＩＣチップを作製するための方法を示す図である。
【図２】図２Ａ〜図２Ｂは、図１Ｃに示す作製後のＩＣチップを回路基板に接続するための方法を示す図である。
【図３】図３Ａ〜図３Ｂは、図１Ａ〜図１Ｃの方法でプロセス処理したＩＣチップの顕微鏡写真であり、図３Ａは研磨前のチップ、図３Ｂは研磨後のチップを示している。
【図４】図４Ａ〜図４Ｃは、回路基板への接続用のＩＣチップを作製するための他の方法を示す図である。
【図５】図５Ａ〜図５Ｂは、図４Ａ〜図４Ｃの方法でプロセス処理したＩＣチップの顕微鏡写真であり、図５Ａは研磨前のチップ、図５Ｂは研磨後のチップを示している。
【図６】図６Ａは、接続前にＩＣチップの研磨工程を施さなかった場合の回路基板に接続されたＩＣチップの断面顕微鏡写真であり、図６Ｂは、接続前にＩＣチップの研磨工程を施した場合の回路基板に接続されたＩＣチップの断面顕微鏡写真である。
【図７】図７Ａおよび図７Ｂは、導電性テープを作製するための方法を示す図である。
【図８】図８Ａおよび図８Ｂは、図７Ａおよび図７Ｂの導電性テープを用いて電気接続を得るための方法を示す図である。
【図９】図９Ａ〜図９Ｄは、ウエハ集積回路上のバンプを封止するための方法を示す図である。
【図１０】１２００グリットの紙やすりを用いてのドライバニッシング後におけるＩＣチップ上の接着剤の厚さのプロファイルを示す図である。
【図１１】接着剤の混入とはんだバンプの平坦化とを示す、図１０のＩＣチップの顕微鏡写真である。
【図１２】達成された均一性が悪くＩＣチップ表面に過剰な残渣を残した溶剤バニッシング後のＩＣチップを示す図である。
【図１３】かなりの均一性を達成し、ＩＣチップ表面に最小限の残渣しか残さなかった溶剤バニッシング後のＩＣチップを示す図である。
【図１４】図１４Ａおよび図１４Ｂは、溶剤バニッシング後のＩＣチップ上の接着剤の厚さのプロファイルを示す図である。
【図１５】図１５Ａ〜図１５Ｃは、接着剤の厚さがはんだバンプの高さより大きい場合における、回路基板への接続用のＩＣチップを作製するための溶剤バニッシング法を示す図である。
【図１６】図１６Ａ〜図１６Ｃは、接着剤の厚さがはんだバンプの高さより小さい場合における、回路基板への接続用のＩＣチップを作製するための溶剤バニッシング法を示す図である。[0001]
Field of Invention
The present invention primarily relates to a method for making a pre-underfilled solder bump integrated circuit chip wafer and connecting it to a circuit board. In particular, the present invention exposes the solder bumps after laminating a highly filled adhesive film underfill to the solder bump integrated circuit chip so that the integrated circuit chip and its package circuit can be electrically connected by solder bumps. Related to the method.
[0002]
Background of the Invention
Today, integrated circuit (IC) chips in protective packages are utilized in most electronic circuit assemblies around the world. This package is intended to achieve an intermediate level of interconnection between the chip and the printed circuit board while at the same time protecting the chip mechanically and sometimes from heat. A few years ago, the package size was larger than the chip size. In the past, such a large package was necessary because the size of the features achievable with a printed circuit board (PCB) was much larger than the size of the chip features. Over time, the technology for manufacturing precision circuit boards has improved, and as a result, the package size relative to the IC size has become smaller. However, because there is a need to reduce costs, reduce circuit size, and increase performance, develop a circuit assembly method that can minimize the materials and processes required to obtain functional equipment. There is a movement.
[0003]
One of the methods necessary for improving the performance while suppressing the circuit size is a method of directly attaching the IC device to the substrate using a solder ball perimeter array or area array formed on the chip surface. The IC can be metallically bonded to the substrate by flipping the chip (ie, “flip”) with the ball in contact with the pad on the substrate and sending the entire assembly to a solder reflow process. The pioneer of flip chip assembly technology was developed more than 30 years ago, but only a few sectors have been able to make effective use of it in the electronics industry. The most prominent examples of electronic products utilizing flip chip assemblies are watches, automotive sensors / controllers, and mainframe computers. These applications are characterized by the fact that the circuit size must be small (clocks, cars) or otherwise the computational power per unit capacity must be very high (mainframe). In short, without the intermediate IC package, the flip chip assembly is the simplest footprint that can be formed on a circuit board using silicon.
[0004]
One of the main reasons why flip chip technology is not widely used is that the methods that have already been developed are very intensive in both process and equipment. For this reason, the implementation of the flip chip technology is expensive, and there is a high possibility that problems will occur. In addition, the process and performance requirements for these applications have reached the limits of currently available materials.
[0005]
Existing flip chip technology utilizes chips that have been pre-coated with solder on the interconnect pads. Typically, the solder is a 95Pb-5Sn alloy or a 63Sn-37Pb alloy, which is typically reflowed to form a substantially spherical “bump” prior to final board assembly.
[0006]
In the general assembly process of flip chip assembly, 1) flux paste is applied to the bond pad of the substrate, and 2) the IC is aligned on the substrate while holding the chip in the correct position using the adhesiveness of the flux. 3) passing the assembly through a reflow oven to melt the solder and metallize it with the substrate pad, and 4) subject the sample to a flux cleaning process. Normally, the flux is removed by solvent cleaning. Initially, a chlorinated solvent was needed to remove the flux residue, but recent improvements in flux chemicals have made it possible to use a solvent that is more desirable than the chlorinated solvent.
[0007]
The final flip chip assembly must be able to maintain electrical continuity from beginning to end of the useful life of the device as measured by accelerated testing such as thermal cycling and thermal shock testing. If both the thermal expansion coefficient (CTE) and the elastic modulus (E) do not match between the silicon IC and the PCB, high stress is generated in the contact joint when heat is applied to the circuit. Due to these stresses, fatigue failure may occur at the solder joint after repeated temperature cycles, which is the main failure mechanism of the flip chip joint. Because of this mechanism, the choices available as substrate material are mainly Al.₂O_ThreeHowever, these substrates are characteristically similar to silicon, such as having a high elastic modulus and a low CTE. Even when using a ceramic substrate, the application of flip chip assembly is limited to small dies.
[0008]
In the last 10 to 15 years, there has been a growing movement to study how to apply this flip chip assembly to larger die sizes and a wider range of printed circuit boards. In particular, since the wiring density that can be used in recent organic base substrates has increased, these substrates have become low-cost substrates suitable for ceramic substrates. However, since the organic material has a relatively high CTE, it is difficult to mount the flip chip assembly on the organic substrate due to the above-described destruction mechanism. One important breakthrough is the underfill process. In the underfill process, the space between the solder balls under the chip is filled using a curable adhesive with a high elastic modulus to receive the stress at the joint even with the adhesive, and the stress is concentrated on the surrounding balls. And evenly distributed throughout the interface. By using “underfill” adhesives as described above, it has become possible to apply flip chip technology to a wider range of assembly.
[0009]
For now, underfill resin is applied in liquid form and wicked under the reflowed assembly by capillary action. Therefore, this type of sealing is often referred to as “underfill utilizing capillary action”. The work conventionally performed to apply and cure the underfill resin is different from the entire process sequence described above, and is an accompanying work. After the reflow process and the flux removal process, the bond assembly is pre-dried, the bond assembly is pre-heated (helps wicking), the resin is discharged, the resin is wicked under the die, and discharged again Must be cured. Currently available underfill resins may require up to 2 hours to cure at 150 ° C. In order to prevent bubbles from forming under the chip and to obtain a good fillet shape around the chip, a discharge process is often required. Although the process of controlling and maintaining this type of material properties in good condition and dispensing is extremely difficult, imperfect elements can adversely affect the reliability of solder joints. In addition, underfill using capillary action is still widely used, but the trend of IC design is toward the direction of decreasing the pitch of pads with a large IC size. Both rates are increasing.
[0010]
Recently, other methods for applying underfill resins have been promoted. In this method, uncured liquid resin is actually discharged before the chip is arranged. The liquid resin in this case is used in place of the above-described flux paste, and a special adhesive composition has been developed that can achieve a flux action in a reflow oven before it begins to harden significantly. Because there is no capillary flow process, this type of material is often referred to as “non-flow underfill”. Special adhesive compositions that can achieve a certain degree of fluxing action when cured in a reflow oven may be utilized. Since there is a resin on the substrate before the chip is arranged, the resin must be moved from the contact portion by pressing the chip and sinking in the resin. This method is attractive in the sense that the steps of flux cleaning, discharging, and wicking are unnecessary. However, it is known that the underfill resin must be unfilled for this method to work. When this method is used, a filler cannot be used for the underfill resin. However, this may be a drag and may impose practical limitations on handling a large IC size and a fine pitch. For example, US Pat. No. 5,128,746 (Shi et al.)High Performance Underfi lls for Low-Cost Flipchip ApplicationsProc. 3d Int'l Symp. On Adv. Packing Materials, March 1997; Gamota et al.,Advanced Flipchip Materials: Reflowable Underfill SystemsProc. Pac. Rim ASME Int'l Interstitial Electronics and Photonic Packaging Conf. ASME, June 1997; Johnson et al.,Refflow Curbable Polymer Flexes for Flipchip AssembliesProc. See Surface Mount Int'l 1997.
[0011]
Underfill adhesive chemical options are limited by the processing and performance requirements described above. To maximize fatigue performance, it is optimal to select a material with the highest modulus and low CTE throughout the temperature range of the thermal cycle. In the case of a polymer, this means that the glass transition point (Tg) is higher than 125 to 170 ° C., depending on the application. SiO₂When the polymer is filled with an inorganic filler such as CTE, the CTE and elastic modulus may be close to the values for silicon. However, to achieve a CTE per degree Celsius of less than 30 ppm in a polymer system, the filler content generally must be at least 50% by volume. If the filler content is increased in this way, the viscosity will be significantly increased. For this reason, an epoxy with a viscosity as low as possible is usually used to achieve a desired balance between processability and the properties of the cured material. Due to their high fillability and high cure Tg, these materials are extremely fragile when cured and have poor adhesion to the polyimide and aluminum nitride passivation layers of the IC. Therefore, the underfill adhesive system can be optimized to meet both processing and performance requirements accordingly. By improving the flip chip assembly process or structure that can reduce or eliminate the material constraints described above, the reliability of flip chip assemblies with improved chemicals can be greatly improved.
[0012]
Against this background, it is only recently that the highly reliable solder flip chip method used for IC interconnection on ceramic substrates has been applied to organic substrates. Despite the strong demands from designers, this technology has made little progress due to several major challenges in terms of processing and materials. The current flip chip assembly process is too costly and expensive, and cannot be extended to future IC designs. By providing a simple flip chip assembly process that reduces the demands and costs associated with underfill adhesive systems, the flip chip assembly can be made a more useful circuit assembly method.
[0013]
Summary of the Invention
The present invention provides a new way to simplify the flip-chip assembly process and allows a wider range of materials to be used, thereby reducing assembly costs and increasing interconnect reliability. is there.
[0014]
One aspect of the invention relates to a method for connecting an integrated circuit chip to a circuit board. This method includes a step of directly applying an adhesive in advance to the bump side of the integrated circuit chip, and a step of removing a part of the adhesive to expose the bump. A portion of this adhesive can be removed after the adhesive application process, preferably by solvent burnishing of the bumps. The method also includes a step of pressing the bump side of the integrated circuit chip, which has been coated with an adhesive, against the circuit board so that the integrated circuit chip and the circuit board are electrically connected by the bump. Adhesive previously applied to the chip forms a bond between the integrated circuit chip and the circuit board.
[0015]
By using the method described above, a number of advantages not available in the prior art can be obtained. For example, by applying an adhesive to an IC in which bumps are formed before mounting the substrate, the bumps can be sealed more easily than conventional techniques, regardless of the size and pitch of the IC, and can be easily inspected. . In addition, since wicking is not used in the process, the viscosity requirement when applying the adhesive can be greatly increased, such as being able to effectively seal with an adhesive having a viscosity of about 1000 to about 30,000 poise. It is done. By eliminating the limitation of viscosity, the filler content can be increased as necessary, and another chemical or catalyst system can be used. When the degree of freedom of composition increases in this way, there is a possibility that highly reliable assembly can be performed while improving the material properties of the adhesive. Furthermore, in the above-described method, there is a possibility that attachment without flux can be performed due to the action of rubbing the bump when the bump is deformed in the bonding process.
[0016]
Another aspect of the invention relates to a method for making an integrated circuit chip for assembly. The method includes providing a wafer including a bump side having a plurality of conductive bumps. In addition, this method includes a step of applying an adhesive to the bump side of the wafer, a step of softening the adhesive with a solvent, a step of wiping the softened adhesive from the tip of the bump, and cutting the wafer into individual pieces. Obtaining an integrated circuit chip. Since the adhesive is deposited at the wafer level rather than at the chip level, there is no need for ejection, wicking or dampening. Also, this process is faster at the wafer level than at the chip level. Furthermore, post-curing may be eliminated by using a curing agent having a short curing time.
[0017]
Another aspect of the invention relates to an integrated circuit chip. The integrated circuit chip includes a bump side having a plurality of conductive bumps. The chip also includes a layer of adhesive that covers the bump side. The bump has an exposed contact area that is not substantially covered by the adhesive layer. Vanishing on the bump side of the wafer using a new solvent can retain the original round contour in the exposed contact area of the bump.
[0018]
Some of the various other advantages of the present invention will be set forth in the description which follows, and in part will be apparent from the description, or may be learned by practice of the invention. The advantages of the invention will be realized and attained by means of the elements and combinations particularly pointed out in the appended claims. It will be apparent that both the foregoing summary and the following detailed description are exemplary only, and are not restrictive of the invention as claimed.
[0019]
The accompanying drawings, which are incorporated in and constitute a part of this specification, illustrate several embodiments of the invention and, together with the description, serve to explain the principles of the invention. A brief description of the drawings is as follows.
[0020]
Detailed Description of the Preferred Embodiment
Hereinafter, an embodiment of the present invention shown in the accompanying drawings will be described in detail. In the drawings, the same reference numerals are used as much as possible for the same or similar components.
[0021]
The present invention provides another means for applying an underfill adhesive resin to an IC chip. In this case, the underfill resin is preferably applied at the wafer level to the bump side of the IC chip before the chip is bonded to an interconnect substrate such as a printed circuit board (PCB). The resin can be applied by a technique such as laminating film materials or liquid coating. In contrast to the conventional underfill method that relies on wicking to cover hidden surfaces, the present invention allows the resin to be directly coated on the exposed surface / surface of the IC chip. For this reason, problems such as mixing of bubbles and incomplete filling in the conventional underfill are eliminated. By using this method, it is possible to control the coverage and thickness of the underfill resin to ensure uniformity. Since the wicking process is eliminated, the rheological requirements of the uncured resin are relaxed. For this reason, the filler content can be increased using another chemical product, and the mechanical properties after curing can be improved.
[0022]
After coating the chip with adhesive resin, or during the coating process itself, a portion of the adhesive resin is removed to expose the top of the solder bumps. For the removal of adhesive, indirect and physical, such as physical removal with abrasives that strongly remove material (including some solder), physical removal by pushing away the adhesive, and plasma treatment Several methods, including removal, or a combination of physical and chemical factors for removal by combining a poorly polished (ie fine) surface with a solvent that removes the adhesive from the solder balls It is possible to carry out by this method. For example, a pre-applied adhesive can be removed from the top of the bump using a mechanical process. Examples of mechanical processes include scraping the adhesive with abrasive material, removing the adhesive with a knife blade, compressing and thinning the adhesive, and finally cracking or removing the adhesive material from the top of the bump It can be pushed away.
[0023]
In order to achieve good metal contact between the solder bump and the interconnect substrate prior to the reflow process, it is preferable that the upper surface of the bump is at least partially exposed, so the adhesive removal process described above is It is important. The adhesive removal as well as the bump exposure process also serves to remove the oxide film formed during the first reflow from the bump. In some cases, it may be desirable to apply a film or other type of protective cover to the wafer / chip after the bump exposure operation is completed to protect the adhesive and the exposed bumps.
[0024]
After the tips of the bumps are exposed, the wafer on which the chips are formed is diced into a plurality of separate chips. After dicing the wafer (as well as removing any protective film), the selected IC chip can be aligned and pre-attached to the interconnect substrate using heat and pressure. Usually, a small amount of non-flowing underfill material is discharged onto the PC substrate immediately before the chip placement step. The material at this time serves to completely fill the bond line and acts as a temporary bond to hold it in place until the chip reaches the reflow oven. During this pre-attachment process, the solder bumps of the chip are slightly deformed to further improve the metal contact between the IC and the interconnect substrate, further increasing the wettability of the adhesive to the substrate. Bump deformation leaves the IC away from the substrate and allows adhesive to be placed underneath to fully wet the substrate surface and completely fill the space under the chip. In addition, when the bumps are crushed, the surface oxides on the solder bumps are cracked, and the original solder surface is exposed to the outside, which is applied to the substrate pad and a good metal bond is obtained.
[0025]
When bonding resin-coated IC chips to the interconnect substrate, the pre-applied adhesive forms and maintains a mechanical bond between the chip and the substrate, greatly reducing distortion at the solder joints It is done. Depending on the application, a highly reliable interconnection can be obtained even if the solder joint is formed without flux. In this case, not the flux paste but the adhesive serves to fix the IC to the substrate before reflow. Also, by using a solder reflow process, the underfill resin can be partially cured or even completely cured, which may eliminate the need for separate post-curing. .
[0026]
1A-1C are diagrams illustrating an example of a process for making an IC chip for electrical connection to a circuit board in accordance with the principles of the present invention. FIG. 1A shows an IC chip 20 or wafer having a passivation surface 22 on the surface of which a plurality of conductive bumps 24 such as solder bumps are formed. These bumps 24 can be formed of various known conductive materials. Examples of the material include meltable solid metal, gold, conductive slurry, conductive polymer, electroless nickel, and electroless gold.
[0027]
The bumps 24 are preferably formed on the input / output pads of the chip 20 and protrude or protrude outwardly from the passivation surface 22 of the chip 20. The bump side of the chip 20 is covered with a layer of an adhesive material 26 such as an adhesive film or an adhesive solution. This adhesive can be formed or applied to the bump side of the chip by various well-known techniques. For example, the adhesive can be coated as a hot melt or coated from solution, or bonded as a film in a lamination process.
[0028]
The adhesive material 26 fills the periphery of the bump 24 to protect the bump 24 during handling prior to assembly. As shown in FIG. 1A, the thickness of the adhesive material 26 is smaller than the height of the bumps 24. Therefore, a plurality of adhesive protrusions 28 corresponding to the bumps 24 are formed on the exposed surface of the adhesive 26. The protrusions 28 cover the bumps 24 and project outward from a substantially flat primary adhesive surface 30 (main adhesive surface) located between the bumps 24. When the adhesive is applied as a liquid, it is preferable to form the adhesive film by semi-curing or drying the liquid.
[0029]
In order to further improve the electrical connection with the substrate, it is preferable that the adhesive protrusions 28 covering the bumps 24 are at least partially removed. As shown in FIG. 1B, a polishing process is used to remove the adhesive material on top of the bumps 24 and expose the conductive bumps 24 to improve electrical connectivity with the packaging substrate. In the polishing process, sandpaper, microabrasive, abrasive material 32 such as abrasive pad, cloth, scraping blade or coating knife available under the trade name Scotch Bright from 3M Company of St. Paul, Minnesota, The bumps 24 are brought into contact with the adhesive projections 28 covering the bumps 24 so that the bumps 24 are exposed and conductivity is obtained. Since the protrusions extend above the average height of the adhesive on the chip 20, these protrusions are the center of pressure that undergoes most polishing or cutting. FIG. 1C shows the chip 20 after the bumps are exposed by polishing. After the bumps are exposed, a film, tape or other type of protective cover may be applied to the chip 20 to protect the adhesive 26 as well as the exposed bumps 24.
[0030]
Various methods can be used to expose the conductive bumps 24. If the adhesive is to be coated as a liquid, the adhesive can be removed from the bumps using a scraper or knife blade during the coating process. For example, a part of the adhesive may be removed from the surface of the bump 24 at the same time that the adhesive is spread using a knife. Alternatively, the bumps 24 may be exposed by polishing after the liquid adhesive is cured. Further, the adhesive may be applied as a film from which part of the film is removed by the polishing process.
[0031]
As shown in FIG. 1C, each bump 24 extends from one end of the adhesive layer 26 to the other. Thus, the height of each polished bump 24 is approximately equal to or greater than the thickness of at least a portion of the adhesive layer 26. Further, the exposed region 36 of the bump 24 is slightly raised from the primary adhesive surface 30.
[0032]
2A and 2B are diagrams showing a method for electrically connecting the manufactured chip 20 to a circuit board 34 such as a package circuit. To connect the chip 20 to the circuit board 34, the exposed areas 36 of the bumps 24 are aligned with the circuit pads 38 of the circuit board 34. Next, the chip 20 is pressed against the circuit board 34 with sufficient force to make electrical contact between the bumps 24 and the circuit pads 38, and the adhesive 26 is moistened to wet the bumps 24 and the circuit board 34. Fill around.
[0033]
It is preferable that the bumps 24 are deformed in the bonding process. By deforming the bumps 24, the distance between the chip 20 and the substrate 34 is shortened, the adhesive 26 is sufficiently wetted to seal the substrate circuit topography, and expel mixed air. The adhesive 26 may be cured during the bonding process or may be separately baked and cured later. After the curing, the IC chip 20 and the substrate 34 are mechanically bonded by the adhesive 26, the stress of the solder joint is re-distributed, the bumps 24 are sealed, and protected from the surrounding environment.
[0034]
In the embodiment showing the above-described aspect of the present invention, an IC chip manufactured by flip chip technology was used. Solder bumps having a diameter of 4 mil were provided around the chip. The bumps were overcoated with an adhesive manufactured by DuPont under the trade name Pyralux LF. Specifically, a 3 mil thick adhesive layer was placed on the surface of the chip on which the bumps were formed by pressing the adhesive on the chip heated to 100 ° C. with a hot plate. FIG. 3A is a photomicrograph of the chip after coating with an adhesive. Because the 4 mil high bumps were higher than the adhesive thickness, these bumps protruded substantially above the primary adhesive surface of the chip surface. The adhesive was removed from the tops of the bumps using 3M Imperial Lapping Film microabrasive so that the bumps were exposed. FIG. 3B is a photomicrograph of the chip after the bumps are exposed by polishing. When the polished portion was inspected, there was no evidence of polishing of the conductive material in the processed portion. The polished adhesive and bump material was clearly removed by the abrasive film.
[0035]
4A-4C are diagrams illustrating another example of a process for fabricating an IC chip for connection to a circuit board in accordance with the principles of the present invention. It will be apparent that the process of FIGS. 4A-4C has similar aspects to the process of FIGS. 3A-3C. For example, FIG. 4A shows the IC chip 120 in which a plurality of conductive bumps 124 are formed on the passivation surface 122 of the chip 120. The bump side of the chip 120 is covered with a layer of adhesive material 126 whose thickness is equal to or greater than the height of the bump 124. The adhesive material 126 covers the bumps 124 and is provided with an exposed primary surface 130 that is substantially parallel to the passivation surface 122.
[0036]
As shown in FIG. 4B, a cutting or polishing process is used to remove the adhesive material on top of the bumps 124 and expose the conductive bumps 124 for better electrical connection with the packaging substrate. Let In the polishing process, the abrasive material 132 is used to burnish the entire primary surface 130 of the adhesive 126 so that the bumps 124 are exposed and conductive. FIG. 4C shows the chip 120 after the bumps are exposed by polishing. After the bumps are exposed, a film, tape or other type of protective cover may be applied to the chip 120 to protect the adhesive 126 as well as the exposed bumps 124.
[0037]
As shown in FIG. 4C, each of the bumps 124 extends from end to end in the thickness direction of the adhesive layer 126. Thus, the height of each polished bump 124 is approximately equal to or greater than the thickness of at least a portion of the adhesive layer 126. Further, the exposed areas 136 of the bumps 124 are substantially horizontal with the primary adhesive surface 130. It will be apparent that the chip 120 can be connected to the circuit board in substantially the same manner as described above for FIGS. 2A and 2B.
[0038]
FIG. 5A is a photomicrograph showing an example of a chip with bumps coated with an adhesive in the same manner as the chip 120 of FIG. 4A. 5B is a photomicrograph of the chip shown in FIG. 5A after some of the adhesive has been polished to expose the conductive bumps.
[0039]
In view of the above-described embodiments, if the fluidity of the adhesive coating at the time of bonding is low, unpolished bumps may be unable to displace the adhesive and contact the bonding pads. FIG. 6A shows a cross-sectional image of an unpolished chip bonded to an FR4 substrate using Piralux, a non-flowable adhesive made from DuPont. From this cross-sectional photograph, it can be seen that the bump is not in contact with the substrate because the adhesive is thick and covers the bump. FIG. 6B shows a cross-sectional image of the polished / polished chip bonded to the FR4 substrate using Pyralux. In contrast to the chip of FIG. 6A, the cross-sectional photograph of FIG. 6B shows that the bump is in contact with the substrate because the polishing process removed excess adhesive from the top of the bump.
[0040]
If the adhesive coating is sufficiently fluid, the bumps will push away the adhesive somewhat during bonding. However, the adhesive 126 may enter under the bumps and a good metal bond may not be obtained. For this reason, even when a highly fluid adhesive is used, it is generally preferable to polish the adhesive.
[0041]
7A-7B illustrate another aspect of the present invention relating to a method for making a z-axis conductive tape. The method includes providing an array of conductive particles 210. An example of the particle size distribution of the particles is 20 to 75 micrometers. The method also includes coating the particles 210 with a layer of adhesive 214 as shown in FIG. 7A. The adhesive 214 can be applied to the particles 210 by various methods. For example, the adhesive can be coated as a hot melt or coated from a solution, pressed against the particles 210 as a film, or bonded as a film in a lamination process. Further, particles may be mixed in the adhesive suspension and spread to form an adhesive layer or film mixed with a plurality of coated particles.
[0042]
The adhesive 214 has a primary thickness t smaller than the size of the particles 210. Thus, the upper surface 216 of the adhesive 214 has a plurality of humps or upper surface protrusions 218 corresponding to the particles 210. The adhesive 214 also includes a bottom surface 217 with a plurality of bottom surface humps or protrusions 219 corresponding to the particles 210. Of course, in another embodiment of the invention, the primary thickness of the adhesive may be greater than or equal to the size of the particles. In such an embodiment, the adhesive preferably defines a substantially flat top and bottom surface.
[0043]
After applying the adhesive 214 to the particles 210, at least a portion of the upper surface protrusion 218 is removed so that the contact region 220 on the upper surface of the particles 210 is exposed. Similarly, at least a part of the bottom surface protrusion 219 is removed so that the contact region 224 on the bottom surface of the particle 210 is exposed. The particles 210 can be exposed by a technique such as burnishing or polishing the top surface 216 and bottom surface 217 of the adhesive 214 with an abrasive material.
[0044]
In certain embodiments of the present invention, particles 210 may first be supported on a release liner (not shown) while an adhesive is applied to the particles 210. In such an embodiment, the particle 210 is coated with the adhesive 214 and the upper contact region 220 is exposed by a technique such as polishing, and then the liner is removed from the back side or bottom side 217 of the adhesive 214 to adhere. Allow agent bottom side 217 to be processed.
[0045]
FIG. 7B shows the adhesive 214 after exposing the top and

bottom contact regions

220 and 224. The product shown in FIG. 7B is provided with a strip of conductive tape 226 suitable for obtaining a z-axis electrical connection. The particle 210 of the tape 226 is substantially larger in size than the thickness of the adhesive 214. Therefore, each particle 210 extends from end to end in the thickness direction of the adhesive 214. Until the electrical connection is actually obtained using the tape 226, the exposed

contact regions

220 and 224 on the top and bottom surfaces may be protected using a protective film or cover.
[0046]
8A and 8B illustrate a method for z-axis connection between the first electrical component 228 and the second electrical component 230 using the conductive tape 226. FIG. As shown in FIG. 8A, conductive tape 226 is disposed between conductive pads 232 of

electrical components

228 and 230. Next, as shown in FIG. 8B, the tape 226 is pressed with sufficient force between the

electrical components

228 and 230 to electrically connect the particles 210 and the circuit pads 232. When the tape 226 is pressed, the tape 226 is also heated so that the adhesive 214 gets wet and fills around the particles to form a bond between the

electrical components

228 and 230. The adhesive may be cured during the bonding process or may be separately fired and cured later.
[0047]
9A-9D are diagrams illustrating an example of a method for manufacturing an integrated circuit chip in accordance with the principles of the present invention. FIG. 9A shows a wafer 320 having a passivation surface 322 on which a plurality of conductive bumps 324 are formed. An adhesive film 326 including a protective backing 328 is disposed adjacent to the passivation surface 322.
[0048]
FIG. 9B shows a state in which the adhesive film 326 is pressed against the passivation surface 322 of the wafer 320. When the adhesive film 326 is pressed against the wafer 320, the adhesive 326 covers and deforms the bump 324, and the gap around the bump 324 is filled. An adhesive film 326 is bonded to the passivation surface 322 of the wafer 320.
[0049]
Next, as shown in FIG. 9C, the wafer 320 previously coated with an adhesive is diced or divided to obtain individual integrated circuits 330. Finally, as shown in FIG. 9D, the backing layer 328 is removed from the integrated circuit 330 such that the adhesive layer 326 is exposed. When the backing 328 is removed, the integrated circuit is ready for connection to the substrate.
[0050]
In the detailed description above, the process of removing a part of the adhesive from the bump to form the exposed contact area is performed using an aggressive abrasive, removing the adhesive with a knife blade, or removing the adhesive. We have described the case of a mechanical process that compresses and thins and eventually cracks or pushes the adhesive material away from the top of the bump. However, as shown in FIGS. 1C, 2A, 2B, 3B, 4C and 5B, removing adhesive from the surface of the solder bumps using these types of methods simultaneously removes some of the solder material as well. Is done. By removing the encapsulant material from the tip of the solder bump using an abrasive material as described above, this type of scraping removes some of the solder along with the encapsulant from the bump tip, resulting in It can be clearly seen that the bump shape is flattened. In this case, the flat portion of the bump is essentially the same height as the adhesive surface.
[0051]
The removal of solder from the bumps is undesirable for several reasons. These reasons include the inability to adjust the amount of solder for each bump and even for each chip, which can impair the reliability of the IC. Furthermore, solder debris may diffuse into the surface of the sealant, resulting in a problem of contamination. Finally, the loss of the spherical surface of the solder bumps can complicate the automatic alignment and placement of the IC chip on the circuit board substrate. Therefore, it is desirable to remove the sealing agent from the surface of the solder bump without removing the solder from the solder bump or flattening the tip of the solder bump. That is, it is desirable if the solder bumps can retain the original round outline.
[0052]
It has been found that the underfill material may be removed from the solder tip by a wiping action rather than a polishing action. That is, a relatively soft material such as a woven or non-woven fabric or open-cell foam may be used. Before use, the wiping pad is moistened with a small amount of a suitable solvent to soften the sealant. Alternatively, a hard microstructured surface can be used in place of the wiping pad. When using a hard microstructured surface, an appropriate amount of solvent is applied to the lower portion of the microstructured surface just prior to use. By utilizing this type of gentle solvent wiping action, it is possible to remove the underfill sealant from the bump tip without significantly changing the size and shape of the bump. An example of solvent bumping or wiping of solder bumps is given below.
[0053]
Solvent burnishing example
Each of the examples described below utilized an epoxy-based underfill sealant. In either case, the sealant was formulated so as to obtain a flexible film format. All materials contained spherical amorphous silica powder at a level of 1 part adhesive solids to 2 parts filler by weight. The silica powder was nominally in the size range of 2 to 10 microns in diameter. In any of the examples described below, the adhesive solids consisted primarily of a blend of epoxy and generally non-reactive thermoplastic components. The ratio of epoxy: thermoplastic resin was in the range of 7: 3 to 8: 2. In either case, acetone was used as the solvent for the adhesive. Other suitable solvents may be used as long as they are suitable for the particular adhesive underfill used.
[0054]
Example 1: (Comparative example, dry polishing)
An approximately 2 × 2 inch piece of silicon containing an array of 9 × 9 bump chips was used. The solder bumps were about 100 microns in diameter and were eutectic 63-37 Sn-Pb alloy. Each chip contained 68 bumps in a peripheral array. The chip was pre-encapsulated with an uncured epoxy-based one-part adhesive film with an initial thickness slightly greater than 100 microns using a thermal lamination process.
[0055]
A pre-encapsulated wafer piece is mounted with the bump side up and facing the aluminum pack, which is then face down, and is applied to Struers, Inc., Westlake, Ohio. Placed on a Struers Metallurgical polisher available from. A sheet of 1200 grit sandpaper was attached to an 8 inch diameter turntable. The wafer piece was placed in contact with this sandpaper so that the total load was 5N. The turntable and the wafer piece were independently rotated at 150 rpm for 35 seconds without using a lubricant.
[0056]
After the dry polishing operation, the adhesive surface was found to be very smooth. Many, but not all, solder bumps were exposed. The adhesive thickness profile was found to be crowned as shown in FIG. The photograph in FIG. 11 shows evidence of the undesirable planarization of the bumps as well as contamination with both residual abrasive media and solder debris, possibly incorporated into the adhesive layer.
[0057]
Example 2: (Comparative example, plasma etching)
A single chip was laminated with an uncured epoxy-based one-part adhesive film. This chip contained solder bumps approximately 100 microns in diameter. The adhesive was laminated by pressing it manually at a temperature of 60 ° C. The bump position was visible but the bump was not exposed. Plasma etching was attempted with a Model PS0524 unit obtained from Plasma Science, an RF type system operating at 13.5 MHz, with a matching network function and a maximum output of 500 W. Oxygen plasma was used. The chip was placed in the center of the sky blue plasma field. The chip was exposed for about 15 minutes using a maximum output in the range of 60% of full power. Thereafter, the adhesive surface was examined by SEM. From the surface appearance, there was very little etching of the adhesive matrix, and there appeared to be minimal or no etching of the silica filler particles themselves. The carefully studied bumps remained heavily covered with silica filler and some adhesive residue after the etching exposure.
[0058]
Example 3: (Influence of the present invention and wiping material)
Multiple pieces of about 0.8 x 0.8 inch silicon were used, each containing an array of 4 x 4 chips. Each chip contained 88 eutectic SnPb bumps of about 100 microns in diameter. The chip array was not diced in advance. Each chip array was pre-sealed using an uncured epoxy-based one-part adhesive film having a thickness of about 100 microns using a thermal lamination process.
[0059]
For each chip array, the sealant was removed from the bump tips using one of a series of polishing pad materials listed in Table I below. These polishing pad materials are available from Struers, Inc. of Westlake, Ohio. Allied High Tech Products, Inc., Rancho Domingo, California. Available from The Texas Company LLC, Upper Saddle River, New Jersey.
[0060]
For each experiment, the polishing pad was slightly moistened with a small amount of acetone just prior to use. At this time, it was performed carefully so that liquid does not accumulate on the upper surface of the polishing pad. The size of each pad was 8 inches in diameter, and it fits a Turners Metalographic polisher turntable. The chip array to be processed was placed on an 83 g aluminum pack with the bump side facing up, and this pack was placed on a polisher with the bumped surface facing the polishing pad. The weight of the pack was the only z-axis force applied to the specimen. The turntable and the test piece were independently rotated at 150 rpm for a specified time.
[0061]
Samples were evaluated for uniformity of adhesive removal, amount of residue left by the pad, and amount of adhesive removed. The uniformity of adhesive removal and the amount of residual residue were evaluated qualitatively. A representative photograph of a sample with excessive residue and low uniformity is shown in FIG. 12, and a sample with good uniformity with minimal residue is shown in FIG. All results are listed in Table I. Of this set, Examples 3H and 3I were considered to be the most preferred methods because they produced the least amount of residue and had the best uniformity.
[0062]
[Table 1]

[0063]
Example 4: (Influence of the present invention, adhesive thickness)
The preferred pad materials in Examples 3H and 3I were used to evaluate the effect of adhesive thickness on the required burnishing time and thickness uniformity and surface appearance produced by the wafer applied sealant material. Except for changing the adhesive thickness and the necessary burnishing time, all other details were as described in Example 3. After the burnishing was completed, the adhesive thickness was measured for each of the 16 chips of each test sample. Also, a qualitative judgment was made about the smoothness of the surface and the state of the bump surface. The results are summarized in Table II below. In Example 4H, it was impossible to complete the burnishing process when only MD-Plan was used because there was too much adhesive present compared to the amount of adhesive that could be accommodated in the lower part of the plate. . In this example, the second burnishing process using the Texwipe fabric was used to complete the bump exposure.
[0064]
[Table 2]

[0065]
Example 5: (Invention, burnishing at wafer level)
Texwipe “TX309” pad material was used to evaluate the ability to perform solvent burnishing at levels close to the wafer level. In this case, an array of 9 × 9 chips measuring approximately 1.8 × 1.8 inches was utilized. This was the largest wafer piece that could be successfully placed on the used Metagraphic polisher. The chip type was the same as that used in Examples 3 and 4. In Example 5A and Example 5B, two different uncured epoxy-based one-part adhesive films were tested. The adhesive film thickness was about 100 microns. Again, acetone was used as the solvent. After completion of the solvent burnishing, a surface contour was generated from the dial indicator scale, and the degree of uniformity of the resulting adhesive thickness was illustrated. The results are shown in FIGS. 14A and 14B below. In these examples, the average thickness of the underfill layer after burnishing was about 80 microns and the bump height was about 100 microns. The standard deviation of the measured thickness was 15 mm and 11 mm in Examples 5A and 5B, respectively.
[0066]
As shown in FIGS. 15A to 15C and FIGS. 16A to 16C, the integrated circuit chip 420 manufactured by using the solvent burnishing method as described in the above embodiment has a significant change in the adhesive underfill removal process. There are solder bumps 424 that are not deformed or deformed. The processed IC chip 420 has a passivation surface 422 on which conductive bumps 424 are formed. The passivation surface 422 and the bumps 424 are covered with an adhesive material 426.
[0067]
In FIG. 15A to FIG. 15C, the IC chip 420 including the conductive bump 424 is covered with a layer of an adhesive 426 whose thickness is equal to or higher than the height of the bump 424. The adhesive material 426 covers the bumps 424 and has an exposed primary surface 430 that is substantially parallel to the passivation surface 422. As shown in FIG. 15B, the polishing pad 432 is moistened with a solvent 434 suitable for softening the adhesive 426. The softened adhesive can be wiped or polished later with the polishing pad 432 until the round outline of the bump 424 is exposed. If the bumps 424 are exposed, these bumps are bonded to the printed circuit board substrate in a manner consistent with the method described above for the abrasive underfill removal technique, for example, as shown in FIGS. 2A and 2B. can do.
[0068]
In FIGS. 16A-16C, the adhesive material 426 has a thickness that is less than the height of the bump 424. Therefore, there are a plurality of adhesive protrusions 428 corresponding to the bumps 424 on the exposed surface of the adhesive 426. The protrusions 428 cover the bumps 424 and project outward from the substantially primary adhesive surface 430 located between the bumps 424. The polishing pad 432 is moistened with a suitable solvent 434 such as acetone or other solvent that softens the adhesive 426. The solvent 434 softens the adhesive 426 so that the adhesive 426 can be removed with the polishing pad 432 without disturbing the round outline of the bump 424 as shown in FIG. 16C. As described above, after the bumps 424 are exposed, a film, tape or other protective cover may be applied to the chip 420 to protect the adhesive 426 and the exposed bumps 424.
[0069]
As shown in FIGS. 15A to 15C and FIGS. 16A to 16C, by using the polishing pad 432 together with the solvent 434, the exposed region 436 of the bump 424 can retain the original round shape. Maintaining the round outline of the bump provides another advantage in the bonding process that the deformation of the bump 424 is facilitated during the bonding process. As described above, by deforming the bumps 424, the distance between the IC chip 420 and the substrate is shortened, and the adhesive is sufficiently moistened to seal the topography of the substrate circuit. During the deformation process, the surface of the solder bump 424 is cracked and unoxidized clean solder for connection to the substrate is exposed, so that better bonding can be obtained between the IC chip and the substrate.
[0070]
As is clear from the above, the use of the solvent burnishing method described in the specification of the present application provides a great advantage that is not found in other adhesive sealant removal methods. Solvent burnishing allows the solder bumps to remain unaltered and deformed prior to connection to the circuit board, increasing the uniformity of the solder bumps and increasing the reliability of the interconnects formed by the solder bumps be able to.
[0071]
It will be apparent that other techniques may be used to apply the adhesive to the wafer. For example, the adhesive may be coated as a hot melt or from a solution. Further, the method described above may include a step of removing a portion of the adhesive from the bumps to produce an exposed contact area as described above in the detailed description.
[0072]
With respect to the above description, it will be understood that changes may be made in the details, particularly the structural materials used, and the shapes, sizes and arrangements of the parts without departing from the scope of the invention. The specification and the above-described embodiments are merely examples, and the true scope and spirit of the present invention shall be indicated by the broad meaning described in the claims.
[Brief description of the drawings]
FIG. 1A to FIG. 1C are diagrams showing a method for manufacturing an IC chip for connection to a circuit board.
2A to 2B are diagrams showing a method for connecting the fabricated IC chip shown in FIG. 1C to a circuit board.
3A to 3B are photomicrographs of an IC chip processed by the method of FIGS. 1A to 1C, FIG. 3A shows a chip before polishing, and FIG. 3B shows a chip after polishing.
FIGS. 4A to 4C are diagrams showing another method for producing an IC chip for connection to a circuit board. FIGS.
5A to 5B are photomicrographs of an IC chip processed by the method of FIGS. 4A to 4C. FIG. 5A shows a chip before polishing, and FIG. 5B shows a chip after polishing.
6A is a cross-sectional photomicrograph of an IC chip connected to a circuit board when the IC chip polishing process is not performed before connection, and FIG. 6B is a polishing process of the IC chip before connection. It is a cross-sectional photomicrograph of the IC chip connected to the circuit board when applied.
FIGS. 7A and 7B are diagrams illustrating a method for producing a conductive tape. FIGS.
8A and 8B are diagrams illustrating a method for obtaining an electrical connection using the conductive tape of FIGS. 7A and 7B.
9A-9D are diagrams illustrating a method for sealing bumps on a wafer integrated circuit.
FIG. 10 is a diagram showing the profile of the thickness of the adhesive on the IC chip after driver finishing using 1200 grit sandpaper.
FIG. 11 is a photomicrograph of the IC chip of FIG. 10, showing the admixture of adhesive and the flattening of solder bumps.
FIG. 12 is a view showing an IC chip after solvent burnishing, in which the achieved uniformity is poor and an excessive residue is left on the surface of the IC chip.
FIG. 13 is a diagram showing the IC chip after solvent burnishing that achieved considerable uniformity and left minimal residue on the IC chip surface.
FIGS. 14A and 14B are diagrams showing the thickness profile of the adhesive on the IC chip after solvent burnishing. FIGS.
FIGS. 15A to 15C are diagrams showing a solvent burnishing method for producing an IC chip for connection to a circuit board when the thickness of the adhesive is larger than the height of the solder bump. FIGS.
FIGS. 16A to 16C are views showing a solvent burnishing method for producing an IC chip for connection to a circuit board when the thickness of the adhesive is smaller than the height of the solder bump. FIGS.

Claims

A method for connecting an integrated circuit chip including a bump side having a plurality of conductive bumps to a circuit board,
Applying the adhesive directly to the bump side of the integrated circuit chip;
Removing a portion of the adhesive to expose the contact area of the conductive bump;
The electrical connection of the integrated circuit chip and the circuit board is obtained by a bump, and the adhesive is formed on the integrated circuit chip relative to the circuit board so that the adhesive forms a bond between the integrated circuit chip and the circuit board. Disposing the bump side, wherein the part of the adhesive is removed by softening the adhesive with a solvent and wiping the softened adhesive away from the conductive bump.

Providing a wafer including a bump side having a plurality of conductive bumps;
Applying adhesive to the bump side of the wafer so that the conductive bumps are overcoated with adhesive;
Dicing the adhesive applied wafer to obtain individual integrated circuit chips, and after applying the adhesive and before dicing the wafer, further comprising the following steps:
A process of softening the adhesive with a solvent;
Wiping away the softened adhesive from the tip of the overcoated conductive bump and exposing the contact area of the conductive bump.

The method according to claim 1, wherein after the softened adhesive is wiped from the tip of the overcoated conductive bump, the exposed contact area of the conductive bump has a round outline.

The method according to claim 1 or 2, wherein there is a difference in height between the exposed contact area of the conductive bump and the primary exposed surface of the adhesive after removing the adhesive overcoat portion.