本発明の実施の第1の形態について、図1〜図3に基づいて説明すれば以下の通りである。
図1は、本発明の基本的な構成を説明するための本発明の実施の第1の形態である半導体素子1を模式的に示す断面図である。ウェル2内に、ソース領域3とドレイン領域4とが形成され、これらの間のチャネル領域5上に、ゲート絶縁膜6を介してゲート電極7が形成されて構成される通常のMOSFETの構造において、ウェル2からコンタクト孔を介して基板端子TWを引出してこれを第1の電極とし、ソース領域3から引出されて第2の電極となるソース端子TSと、ドレイン領域4から引出されて第3の電極となるドレイン端子TDと、ゲート電極7から引出されて第4の電極となるゲート端子TGとの4端子構成とする。第1の入力端子である前記ゲート端子TGと第2の入力端子である前記基板端子TWとには、それぞれクロック信号などに基づいて相互に同期の取れた個別の入力IN1,IN2が与えられる。なお、ドレイン−ソース間には適当なドレイン電圧が印加されているものとする。
前記半導体素子1において、ウェル2がP型に形成されるMOSFETの場合には、入力IN1,IN2の電位に対するドレイン電流の関係が、たとえば図2で示すようになる。入力IN2、すなわちウェル電位が低電位(L)であり、かつ入力IN1、すなわちゲート電位が低電位(L)であるときのドレイン電流はILLとなり、前記入力IN2が低電位(L)であり、かつ入力IN1が高電位(H)であるときのドレイン電流はIHLとなる。
これに対して、入力IN2が高電位(H)であり、かつ入力IN1が低電位(L)であるときにはILHのドレイン電流が流れ、入力IN2が高電位(H)であり、かつ入力IN1も高電位(H)であるときにはIHHのドレイン電流が流れる。
このように、同じ入力IN1に対しても、入力IN2の電位が高い方がドレイン電流が大きくなっている。これは、MOSFETにおいて、ウェル2に正の電圧を印加すると、チャネル領域の電位障壁が低下し、閾値電圧が低下することによるものであり、すなわちゲート電極7に正の電圧を印加していったときに、ドレイン電流の流れ始める電圧が低下することによるものである。
この図2から、入力IN2が低電位(L)であるときには、入力IN1が高電位(H)と低電位(L)とのいずれであっても、ドレイン電流には殆ど差が生じないけれども、入力IN2が高電位(H)であるときには、入力IN1に対して、高電位(H)と低電位(L)とでドレイン電流に大きな差が生じる。したがって、この図2の例では、入力IN1,IN2がともに高電位(H)である場合のみドレイン−ソース間が導通し、その他の場合には遮断する動作を実現している。
一方、動作特性を図3のように設定することによって、入力IN1,IN2の少くともいずれか一方が高電位(H)であるときには、ドレイン−ソース間が導通し、入力IN1,IN2がともに低電位(L)であるときにのみ遮断する動作を実現することができる。
これら図2で示す特性と図3で示す特性とは、前記図1で示すような構造の半導体素子1において、たとえばチャネル領域5の不純物濃度や、入力IN1,IN2の高電位(H)のレベルおよび低電位(L)のレベルを適宜調整することによって、選択することができる。なお、前記ウェル2がN型に形成されるPMOSFETの場合には、これら図2および図3とは逆の動作特性となる。
このようにして、相互に同期した2つの入力IN1,IN2に対して1つの出力を得ることができる素子を、1つの素子で実現して、該素子の高機能化を図り、集積回路化にあたって集積度を向上することができる。
本発明の実施の第2の形態について、図4〜図6に基づいて説明すれば以下の通りである。
図4〜図6は、上述の半導体素子1を具体的に実現するようにした半導体素子11の構造を示す図である。図4は正面図であり、図5は図4の切断面線V−Vから見た断面図であり、図6は図4の切断面線VI−VIから見た断面図である。なお図4では、後述する上部メタル配線および層間絶縁膜を取除いた実質の素子部分を示している。
この半導体素子11は、半導体基板12上に下地絶縁膜13が形成され、さらにこの下地絶縁膜13上に半導体層14が形成されたSOI基板を用いている。また、半導体層14は、隣接素子間でフィールド酸化膜15によって相互に電気的に分離されており、隣接する素子間のウェル電位の変化の影響を受けないように構成されている。半導体層14内には、該半導体層14の導電型式とは逆の導電型式、すなわち、たとえば該半導体素子11がNMOSFETであるときには、該半導体層14の導電型式はP型であり、N型となる前記ソース領域3およびドレイン領域4が形成され、それらのソース領域3とドレイン領域4との間のチャネル領域上に、前記ゲート絶縁膜6を介してゲート電極7が形成されている。
このように形成された素子は、層間絶縁膜16で被覆されている。この層間絶縁膜16には、コンタクト孔17,18,19が形成されて上部メタル配線21,22,23がそれぞれ前記ソース領域3、ドレイン領域4、ゲート電極7と電気的に接続される。これによって、該上部メタル配線21,22,23が、それぞれ前記ソース端子TS、ドレイン端子TD、第1の入力端子であるゲート端子TGとなる。また、この層間絶縁膜16において、前記ソース領域3およびドレイン領域4以外の領域に、コンタクト孔20が形成されている。前記半導体層14において、このコンタクト孔20に対応する領域14aは、前記半導体層と同じ導電型式で不純物濃度の濃い領域であり、この領域14aによって、前記コンタクト孔20に形成される上部メタル配線24は、半導体層14とオーミック接続されて、該上部メタル配線24は第2の入力端子である基板端子TWとなる。
このような構造によって、SOI基板を用いて、さらに半導体層14にフィールド酸化膜15を形成するだけで、比較的容易に、隣接素子間を絶縁分離して、前記図1で示すような4端子素子を実現することができる。
本発明の実施の第3の形態について、図7〜図9に基づいて説明すれば以下の通りである。
図7〜図9は、前記図1で示す半導体素子1を、前記図4〜図6で示す半導体素子11とは異なる構造で実現するようにした、半導体素子31の構造を示す図である。図7は正面図であり、図8は図7の切断面線VIII−VIIIから見た断面図であり、図9は図7の切断面線IX−IXから見た断面図である。なお図7では、層間絶縁膜および上部メタル配線を省略している。
この半導体素子31では、半導体基板32内に、ディープウェル領域33と、このディープウェル領域33とは逆の導電形式のシャローウェル領域34とを積層形成するようにした基板を用いる。なお、前記シャローウェル領域34内には、該シャローウェル領域34の抵抗を低減するための高濃度埋込領域35が形成されており、また隣接する素子間は、電気絶縁性の溝型素子分離領域36によって相互に電気的に分離されている。前記シャローウェル領域34には、該シャローウェル領域34と逆の導電形式のソース領域3およびドレイン領域4が形成されており、またこのソース領域3とドレイン領域4との間のチャネル領域上には、ゲート絶縁膜6を介してゲート電極7が形成されている。
前記ソース領域3、ドレイン領域4およびゲート電極7は、層間絶縁膜37に形成されたコンタクト孔41,42,43を介して、上部メタル配線45,46,47にそれぞれ電気的に接続されている。また、前記シャローウェル領域34において、前記ソース領域3およびドレイン領域4以外の領域に、不純物濃度の濃い領域34aが形成されており、この領域34aは前記層間絶縁膜37に形成されたコンタクト孔44を介して、上部メタル配線48と電気的に接続される。これによって、シャローウェル領域34は、上部メタル配線48とオーミック接続される。前記領域34aとゲート電極7との間には、フィールド酸化膜38が形成されている。
この半導体素子31において、前記ソース領域3およびドレイン領域4は、たとえばその深さが約100nmおよび不純物濃度が1×1020/cm3 以上に形成され、シャローウェル領域34は、その深さが約1,000nmおよび不純物濃度が5×1016〜1×1017/cm3に形成され、高濃度埋込領域35は、その不純物の濃度分布がピークとなる深さが500〜700nm、またそのピーク濃度が約1×1018〜1×1019/cm3 に形成され、ディープウェル領域33は、その深さが約3μmおよび不純物濃度が約5×1016/cm3 に形成される。なお、各領域の深さおよび不純物濃度は、これに限るものではない。
また、前記溝型素子分離領域36の深さは、シャローウェル領域34の深さに、該シャローウェル領域34とディープウェル領域との接合によって形成される空乏層幅(正確には該空乏層幅のうち、ディープウェル領域33側に伸びている長さ)を加算した値以上に設定することによって、隣接する素子間でシャローウェル領域34を相互に電気的に絶縁することができる。
一方、前記溝型素子分離領域36の深さが、シャローウェル領域34の深さと、該シャローウェル領域34とディープウェル領域33との接合によって形成される空乏層幅との合計値に達しない場合には、ディープウェル領域33側の空乏層によって、隣接する素子のシャローウェル領域33間が電気的に導通することになり、パンチスルーが発生してしまう。
このため、前述のように構成することによって、素子形成上の最小加工寸法に略等しい溝型分離領域36部分の僅かなスペースが増加するだけで、隣接する素子間を相互に電気的に絶縁することができる。これによって、前述の図4〜図6で示す半導体素子11のように、ボディー抵抗が高く、高価なSOI基板を用いることなく、前記図1で示すような4端子の半導体素子1を構成することができる。
本発明の実施の第4の形態について、図10および図11に基づいて説明すれば以下の通りである。
図10は、単位素子である前述の半導体素子1,11,31を用いる具体例を示すものであり、CMOS構成の論理回路LOG1の電気回路図である。この論理回路LOG1は、対を成すPMOSFET(QP)と、NMOSFET(QN)とを備えており、PMOSFET(QP)のソースTSPがハイレベル(VDD)の電源ラインと接続され、NMOSFET(QN)のソースTSNがローレベル(GND)の電源ラインと接続され、両MOSFET(QP),(QN)のドレインTDP,TDNが共通に出力端子P3に接続され、ゲートTGP,TGNが共通に第1の入力端子P1に接続される通常のCMOSインバータの構成において、基板端子TWP,TWNを共通に第2の入力端子P2に接続するようにしたものである。
また、電源電圧VDDやチャネル領域の不純物濃度を適宜選択することによって、PMOSFET(QP)の入力IN1,IN2に対するドレイン電流の動作特性は、図11(a)で示すように設定されており、同様にNMOSFET(QN)の入力IN1,IN2に対するドレイン電流の動作特性は、図11(b)で示すように設定されている。すなわち、両MOSFET(QP),(QN)は、ともに入力IN2が低電位(L)のときには閾値電圧(グラフにおける折点)が高電位(H)より高く、入力IN2が高電位(H)であるときには閾値電圧が該高電位(H)より低く、かつ低電位(L)より高くなるように設定されている。
上述のように構成された論理回路LOG1では、入力IN1が低電位(L)であるときには、入力IN2の電位に拘らず、PMOSFET(QP)は導通し、NMOSFET(QN)は遮断し、出力OUTは高電位(H)となる。これに対して、入力IN1が高電位(H)であると、入力IN2が低電位(L)であるときにPMOSFET(QP)は導通し、NMOSFET(QN)は遮断し、出力OUTは高電位(H)となり、入力IN2も高電位(H)となると、PMOSFET(QP)は遮断し、NMOSFET(QN)は導通し、出力OUTは低電位(L)となる。以上の動作をまとめると表1のようになり、入力IN1,IN2がともに高電位(H)であるときにのみ出力OUTが低電位(L)となり、入力IN1,IN2の少なくともいずれか一方が低電位(L)であるときには出力OUTが高電位(H)となるNAND動作を実現することが理解される。
したがって、通常は4個のMOSFETが必要なNAND回路を、2個のMOSFETで実現することができ、集積回路化にあたって、集積度を向上することができる。
本発明の実施の第5の形態について、図12および図13に基づいて説明すれば以下の通りである。
図12は、本発明の実施の第5の形態の論理回路LOG2の電気回路図である。この論理回路LOG2は、P,N一対のMOSFET(QP),(QN)を備えて構成されており、PMOSFET(QP)のソースTSPは前記ハイレベル(VDD)の電源ラインに接続され、NMOSFET(QN)のソースTSNはローレベル(GND)の電源ラインに接続され、両者のドレインTDP,TDNが共通に出力端子P3に接続される点は、前述の論理回路LOG1と類似している。しかしながら、PMOSFET(QP)のゲートTGPとNMOSFET(QN)の基板端子TWNとを共通に入力端子P1に接続し、NMOSFET(QN)のゲートTGNとPMOSFET(QP)の基板端子TWPとを共通に入力端子P2に接続している。
また、この論理回路LOG2の動作特性は、図13で示すように設定されている。すなわち、PMOSFET(QP)は、図13(a)で示すように、入力IN2、すなわちウェル電位が低電位(L)であるときには閾値電圧が高電位(H)より高く、前記入力IN2が高電位(H)であるときには前記閾値電圧が前記高電位(H)より低く、かつ低電位(L)より高くなるように設定されている。これに対して、NMOSFET(QN)は、図13(b)で示すように、入力IN1が低電位(L)であるときには閾値電圧が高電位(H)より高く、前記入力IN1が高電位(H)であるときには前記閾値電圧が前記高電位(H)より低く、かつ低電位(L)より高くなるように設定されている。
したがって、入力IN1が低電位(L)であるときには、入力IN2のレベルに拘らず、PMOSFET(QP)は導通し、NMOSFET(QN)は遮断し、出力OUTは高電位(H)となる。また、入力IN1が高電位(H)では、入力IN2が低電位(L)であると、PMOSFET(QP)は導通し、NMOSFET(QN)は遮断し、出力OUTは高電位(H)となる。さらにまた、入力IN1,IN2がともに高電位(H)であるときには、PMOSFET(QP)は遮断し、NMOSFET(QN)は導通し、出力OUTは低電位(L)となる。
すなわち、前記表1で示すように、入力IN1,IN2がともに高電位(H)であるときにのみ出力OUTは低電位(L)となり、その他の場合には出力OUTは高電位(H)となる。このように構成してもまた、前記NAND動作を実現することができる。
本発明の実施の第6の形態について、図14に基づいて説明すれば以下の通りである。
本実施の第6の形態では、前述の図10で示す論理回路LOG1において、MOSFET(QP),(QN)の動作特性を、それぞれ前記図11(a)および図11(b)のように設定するのではなく、図14(a)および図14(b)のように設定する。すなわち、MOSFET(QP),(QN)ともに、入力IN2が低電位(L)であるときには、閾値電圧が該低電位(L)より高く、かつ高電位(H)より低く、入力IN2が高電位(H)であるときには、前記閾値電圧が該低電位(L)より低くなるように設定されている。
これによって、入力IN1が高電位(H)であるときには、入力IN2の電位に拘らず、PMOSFET(QP)は遮断し、NMOSFET(QN)は導通し、出力OUTは低電位(L)となる。また、入力IN1が低電位(L)であり、かつ入力IN2が高電位(H)であるときにも、PMOSFET(QP)は遮断し、NMOSFET(QN)は導通し、出力OUTは低電位(L)となる。さらにまた、入力IN1,IN2がともに低電位(L)であるときには、PMOSFET(QP)は導通し、NMOSFET(QN)は遮断し、出力OUTは高電位(H)となる。したがって、これらの動作をまとめると、表2で示すように、入力IN1,IN2がともに低電位(L)であるときにのみ出力OUTが高電位(H)となり、その他の場合には出力OUTが低電位(L)となるNOR動作を実現することができる。
このようにして、通常は4個のMOSFETが必要なNOR回路を、2個のMOSFETによって実現することができる。
本発明の実施の第7の形態について、図15に基づいて説明すれば以下の通りである。
図15は、本発明の実施の第7の形態の動作特性を示すグラフであり、前述の図12で示す論理回路LOG2に適用される。図15(a)はPMOSFET(QP)の動作特性を表し、図15(b)はNMOSFET(QN)の動作特性を表す。すなわち、PMOSFET(QP)のウェル電位(入力IN2)およびNMOSFET(QN)のウェル電位(入力IN1)が、ともに低電位(L)であるときには、それぞれの閾値電圧が該低電位(L)より高く、かつ高電位(H)より低く設定され、ウェル電位がともに高電位(H)であるときには、閾値電圧が該低電位(L)より低くなるように設定されている。
したがって、入力IN1が高電位(H)であるときには、入力IN2の電位に拘らず、PMOSFET(QP)は遮断し、NMOSFET(QN)は導通し、出力OUTは低電位(L)となる。また、入力IN1が低電位(L)であり、入力IN2が高電位(H)であるときにも、PMOSFET(QP)は遮断し、NMOSFET(QN)は導通し、出力OUTは低電位(L)となる。さらにまた、入力IN1,IN2がともに低電位(L)であるときには、PMOSFET(QP)は導通し、NMOSFET(QN)は遮断し、出力OUTは高電位(H)となる。
したがって、このように構成してもまた、前記表2で示すように、入力IN1,IN2がともに低電位(L)であるときにのみ出力OUTが高電位(H)となり、その他の場合には低電位(L)となるNOR動作を実現することができる。
本発明の実施の第8の形態について、図16および図17に基づいて説明すれば以下の通りである。
図16は、本発明の実施の第8の形態の論理回路LOG3の電気回路図である。この論理回路LOG3では、NMOSFET(QN)のドレインTDNがハイレベル(VDD)の電源ラインと接続され、PMOSFET(QP)のドレインTDPがローレベル(GND)の電源ラインと接続され、両MOSFET(QP),(QN)のソースTSP,TSNが共通に出力端子P3に接続され、ゲートTGP,TGNが共通に第1の入力端子P1に接続され、基板端子TWP,TWNが共通に第2の入力端子P2に接続される。
また、電源電圧VDDやチャネル領域の不純物濃度を適宜選択することによって、PMOSFET(QP)の入力IN1,IN2に対するドレイン電流の動作特性は、図17(a)で示すように設定されており、同様にNMOSFET(QN)の入力IN1,IN2に対するドレイン電流の動作特性は、図17(b)で示すように設定されている。
すなわち、両MOSFET(QP),(QN)がともに入力IN2、すなわちウェル電位が低電位(L)であるときには、閾値電圧が高電位(H)より高くなるように設定され、入力IN2が高電位(H)であるときには、閾値電圧が該高電位(H)より低く、かつ低電位(L)より高くなるように設定されている。
したがって、入力IN1が低電位(L)であるときには、入力IN2の電位に拘らず、PMOSFET(QP)は導通し、NMOSFET(QN)は遮断し、出力OUTは低電位(L)となる。また、入力IN1が高電位(H)であり、入力IN2が低電位(L)であるときにも、PMOSFET(QP)は導通し、NMOSFET(QN)は遮断し、出力OUTは低電位(L)となる。さらにまた、入力IN1,IN2がともに高電位(H)であるときには、PMOSFET(QP)は遮断し、NMOSFET(QN)は導通し、出力OUTは高電位(H)となる。
したがって、表3で示すように、入力IN1,IN2がともに高電位(H)であるときにのみ出力OUTは高電位(H)となり、その他の場合には出力OUTは低電位(L)となって、AND動作を行うことが理解される。
このようにして、従来技術で述べたように、通常6個のMOSFETで構成されるAND回路を、2個のMOSFETで実現することができる。
本発明の実施の第9の形態について、図18および図19に基づいて説明すれば以下の通りである。
図18は、本発明の実施の第9の形態の論理回路LOG4の電気回路図である。この論理回路LOG4では、NMOSFET(QN)のドレインTDNは前記ハイレベル(VDD)の電源ラインに接続され、PMOSFET(QP)のドレインTDPはローレベル(GND)の電源ラインに接続され、両者のソースTSP,TSNが共通に出力端子P3に接続される点は、前述の論理回路LOG3と類似している。しかしながら、NMOSFET(QN)のゲートTGNとPMOSFET(QP)の基板端子TWPとを共通に入力端子P1に接続し、PMOSFET(QP)のゲートTGPとNMOSFET(QN)の基板端子TWNとを共通に入力端子P2に接続している。
また、この論理回路LOG4の動作特性は、図19で示すように設定されている。すなわち、PMOSFET(QP)は、図19(a)で示すように、入力IN1、すなわちウェル電位が低電位(L)であるときには閾値電圧が高電位(H)より高く、前記入力IN1が高電位(H)であるときには前記閾値電圧が前記高電位(H)より低く、かつ低電位(L)より高くなるように設定されている。これに対して、NMOSFET(QN)は、図19(b)で示すように、入力IN2が低電位(L)であるときには閾値電圧が高電位(H)より高く、前記入力IN2が高電位(H)であるときには前記閾値電圧が前記高電位(H)より低く、かつ低電位(L)より高くなるように設定されている。
したがって、入力IN1が低電位(L)であるときには、入力IN2のレベルに拘らず、PMOSFET(QP)は導通し、NMOSFET(QN)は遮断し、出力OUTは低電位(L)となる。また、入力IN1が高電位(H)では、入力IN2が低電位(L)であると、PMOSFET(QP)は導通し、NMOSFET(QN)は遮断し、出力OUTは低電位(L)となる。さらにまた、入力IN1,IN2がともに高電位(H)であるときには、PMOSFET(QP)は遮断し、NMOSFET(QN)は導通し、出力OUTは高電位(H)となる。
すなわち、前記表3で示すように、入力IN1,IN2がともに高電位(H)であるときにのみ出力OUTは高電位(H)となり、その他の場合には出力OUTは低電位(L)となる。このように構成してもまた、前記AND動作を実現することができる。
本発明の実施の第10の形態について、図20に基づいて説明すれば以下の通りである。
図20は、本発明の実施の第10の形態の動作特性を示すグラフである。この動作特性は、前述の図16で示す論理回路LOG3に適用される。図20(a)はPMOSFET(QP)の動作特性を表し、図20(b)はNMOSFET(QN)の動作特性を表す。したがって、MOSFET(QP),(QN)のウェル電位、すなわち入力IN2がともに低電位(L)であるときには、閾値電圧が該低電位(L)より高く、かつ高電位(H)より低く、入力IN2が高電位(H)であるときには、閾値電圧が該低電位(L)より低くなるように設定されている。
これによって、入力IN1が高電位(H)であるときには、入力IN2の電位に拘らず、PMOSFET(QP)は遮断し、NMOSFET(QN)は導通し、出力OUTは高電位(H)となる。また、入力IN1が低電位(L)であり、入力IN2が高電位(H)であるときにも、PMOSFET(QP)は遮断し、NMOSFET(QN)は導通し、出力OUTは高電位(H)となる。さらにまた、入力IN1,IN2がともに低電位(L)であるときには、PMOSFET(QP)は導通し、NMOSFET(QN)は遮断し、出力OUTは低電位(L)となる。
すなわち、表4で示すように、入力IN1,IN2がともに低電位(L)であるときにのみ出力OUTが低電位(L)となり、その他の場合には出力OUTが高電位(H)となるOR動作を実現することが理解される。
このようにして、前述のように通常では6個のMOSFETで構成されるOR回路を、2個のMOSFETで実現することができる。
本発明の実施の第11の形態について、図21に基づいて説明すれば以下の通りである。
図21は、本発明の実施の第11の形態の動作特性を示すグラフであり、前述の図18で示す論理回路LOG4に適用される。図21(a)はPMOSFET(QP)の動作特性を表し、図21(b)はNMOSFET(QN)の動作特性を表す。すなわち、PMOSFET(QP)のウェル電位(入力IN1)、およびNMOSFET(QN)のウェル電位(入力IN2)が低電位(L)であるときに閾値電圧が該低電位(L)より高く、かつ高電位(H)より低くなり、前記ウェル電位が高電位(H)であるときには、閾値電圧が低電位(L)より低くなるように設定されている。
したがって、入力IN1が高電位(H)であるときには、入力IN2の電位に拘らず、PMOSFET(QP)は遮断し、NMOSFET(QN)は導通し、出力OUTは高電位(H)となる。また、入力IN1が低電位(L)であり、入力IN2が高電位(H)であるときにも、PMOSFET(QP)は遮断し、NMOSFET(QN)は導通し、出力OUTは高電位(H)となる。さらにまた、入力IN1,IN2がともに低電位(L)であるときには、PMOSFET(QP)は導通し、NMOSFET(QN)は遮断し、出力OUTは低電位(L)となる。
すなわち、前記表4で示すように、入力IN1,IN2がともに低電位(L)であるときにのみ出力OUTが低電位(L)となり、その他の場合には出力OUTが高電位(H)となり、このように構成してもまた、前記OR動作を実現することができる。
本発明に係る半導体装置は、以上のように、SOI,SOS構造の基板上で、各素子の形成領域を素子分離領域によって電気的に分離し、分離された各素子形成領域毎にMOSFETを形成し、そのMOSFETの半導体層をコンタクト孔を介して外部と電気的に接続して電極として使用可能とする。
それゆえ、1素子で2入力、1出力の回路を実現することができ、MOSFET単体の機能を向上することができる。これによって、たとえば論理回路を構成した場合には、集積回路化にあたって集積度を向上することができ、動作速度の高速化、歩留まりの向上およびコストの削減を図ることができる。
また、本発明に係る半導体装置は、以上のように、半導体基板内にP,Nいずれか一方の導電型式のディープウェル領域と、P,Nいずれか他方の導電型式のシャローウェル領域とを形成し、かつ相互に隣接する素子間が溝型分離領域によって少くともそのシャローウェル領域を電気的に分離したバルク基板を用い、分離された各素子形成領域毎にMOSFETを形成し、そのMOSFETのソース領域およびドレイン領域以外の領域にコンタクト孔を設け、シャローウェル領域を外部と電気的に接続して電極として使用可能とする。
上記の構成によれば、バルク基板であっても、各素子形成領域のシャローウェル領域を溝型素子分離領域で電気的に絶縁することによって、各素子相互間の干渉を防止して各素子毎の個別の動作を可能とする。そして、そのMOSFETの半導体層をコンタクト孔を介して外部と電気的に接続して電極として使用可能とし、ゲートへの入力とこの半導体層への入力との2つの入力を可能とする。
それゆえ、1素子で2入力、1出力の回路を実現することができ、MOSFET単体の機能を向上することができる。これによって、たとえば論理回路を構成した場合には、集積回路化にあたって集積度を向上することができ、動作速度の高速化、歩留まりの向上およびコストの削減を図ることができる。また、SOI,SOS基板を用いる場合よりも、低コスト化および第1の電極の抵抗値を低減することができる。
さらにまた、本発明に係る半導体装置は、以上のように、前記半導体装置において、導電型式が相互に逆極性の素子を一対としたCMOSインバータの構成において、両者のコンタクト孔を共通に第2の入力端子とし、通常の入力である両者のゲートを共通に第1の入力端子とする。
それゆえ、2つの入力の電位またはチャネル領域の不純物濃度を適宜調整することによって、NANDまたはNOR回路を実現することができ、従来では4つのMOSFETを要したこれらの回路を、2つのMOSFETで実現することができる。
さらにまた、本発明に係る半導体装置は、以上のように、前記半導体装置において、導電型式が相互に逆極性の素子を一対としたCMOSインバータの構成において、PMOSFETおよびNMOSFETのゲートをそれぞれ第1および第2の入力端子とし、NMOSFETおよびPMOSFETのコンタクト孔もそれぞれ前記第1および第2の入力端子とする。
それゆえ、2つの入力電位またはチャネル領域の不純物濃度を適宜調整することによって、NANDまたはNOR回路を実現することができる。これによって、従来では4つのMOSFETを要したこれらの回路を、2つのMOSFETで実現することができる。
さらにまた、本発明に係る半導体装置は、以上のように、前記半導体装置において、導電型式が相互に逆極性の素子を一対とし、N型素子のドレインを高電位固定とし、P型素子のドレインを低電位固定とし、両者のゲートを共通に第1の入力端子とし、両者のコンタクト孔を共通に第2の入力端子とする。
それゆえ、2つの入力電位またはチャネル領域の不純物濃度を適宜調整することによって、ANDまたはOR回路を実現することができる。これによって、従来では6つのMOSFETを要したこれらの回路を、2つのMOSFETで実現することができる。
また、本発明に係る半導体装置は、以上のように、前記半導体装置において、導電型式が相互に逆極性の素子を一対とし、N型素子のドレインを高電位固定とし、P型素子のドレインを低電位固定とし、N型素子のゲートおよびP型素子のコンタクト孔を共通に第1の入力端子とし、P型素子のゲートおよびN型素子のコンタクト孔を共通に第2の入力端子とし、両者のドレインを共通に出力端子とする。
それゆえ、2つの入力電位またはチャネル領域の不純物濃度を適宜調整することによって、ANDまたはOR回路を実現することができる。これによって、従来では6つのMOSFETを要したこれらの回路を、2つのMOSFETで実現することができる。
さらにまた、本発明に係る半導体装置の駆動方法は、以上のように、前記いずれかに記載の半導体装置において、ゲートおよびコンタクト孔をそれぞれ入力端子とし、クロックなどによって相互に同期の取れた個別の入力信号を入力する。
それゆえ、単純な1入力1出力のON/OFF動作ではなく、2入力1出力の論理回路の動作を実現することができ、少ない素子数で論理回路を構成することができる。
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成される下地絶縁膜と、前記下地絶縁膜上に形成され、かつ電気絶縁性の素子分離領域で外囲されて隣接素子間が区分され、第1の電極となるP,Nいずれか一方の導電型式の半導体層と、前記半導体層内に形成され、P,Nいずれか他方の導電型式で第2の電極となるソース領域および第3の電極となるドレイン領域と、前記ソース領域とドレイン領域との間に形成されるチャネル領域と、前記チャネル領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第4の電極となるゲート電極とを備え、前記素子分離領域で区分された各半導体層毎に、ソース領域およびドレイン領域以外の領域にコンタクト孔を設けることを特徴としてよい。
上記の構成によれば、半導体基板上に形成した下地絶縁膜上に素子を形成するSOI(Silicon On Insulator),SOS(Silicon On Sapphire )構造の基板を用いることによって、各素子の形成領域を素子分離領域によって、比較的容易に、電気的に分離することができ、こうして各素子相互間の干渉を防止し、各素子毎の個別の動作を可能とした状態で、分離された各素子形成領域毎にMOSFETを形成する。そして、その各MOSFETの半導体層をコンタクト孔を介して外部と電気的に接続して電極として使用可能とし、ゲートへの入力と、この半導体層への入力との2つの入力を可能とする4端子素子を実現する。
したがって、1素子で2入力、1出力の回路を実現することができ、MOSFET単体の機能を向上することができる。これによって、たとえば論理回路を構成した場合には、集積回路化にあたって集積度を向上することができ、動作速度の高速化、歩留まりの向上およびコストの削減を図ることができる。
また、本発明に係る半導体装置は、半導体基板と、前記半導体基板内に形成されるP,Nいずれか一方の導電型式のディープウェル領域と、前記ディープウェル領域上に形成され、第1の電極となるP,Nいずれか他方の導電型式のシャローウェル領域と、前記シャローウェル領域内に形成され、P,Nいずれか一方の導電型式で第2の電極となるソース領域および第3の電極となるドレイン領域と、前記ソース領域とドレイン領域との間に形成されるチャネル領域と、前記チャネル領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第4の電極となるゲート電極とを備え、相互に隣接する素子間が溝型分離領域によって少くともシャローウェル領域が電気的に分離されており、該溝型分離領域で隣接素子間が区分された各シャローウェル領域毎に、ソース領域およびドレイン領域以外の領域にコンタクト孔を設けることを特徴としてよい。
上記の構成によれば、バルク基板であっても、各素子形成領域のシャローウェル領域を溝型分離領域で電気的に絶縁することによって、各素子相互間の干渉を防止し、各素子毎の個別の動作を可能とした状態で、分離された各素子形成領域毎にMOSFETを形成する。そして、そのMOSFETのシャローウェル領域をコンタクト孔を介して外部と電気的に接続して電極として使用可能とし、ゲートへの入力と、このシャローウェル領域への入力との2つの入力を可能とする4端子素子を実現する。
したがって、1素子で2入力、1出力の回路を実現することができ、MOSFET単体の機能を向上することができる。これによって、たとえば論理回路を構成した場合には、集積回路化にあたって集積度を向上することができ、動作速度の高速化、歩留まりの向上およびコストの削減を図ることができる。また、SOI,SOS基板を用いる場合よりも、低コスト化および第1の電極の抵抗値を低減することができる。
さらにまた、本発明に係る半導体装置は、前記半導体装置において、導電型式が相互に逆極性の素子を一対とし、P型素子のソースを高電位固定とし、N型素子のソースを低電位固定とし、両者のゲートを共通に第1の入力端子とし、両者のコンタクト孔を共通に第2の入力端子とし、両者のドレインを共通に出力端子とすることを特徴としてよい。
上記の構成によれば、P,N一対のMOSFETのうち、PMOSFETのソースを高電位固定とし、NMOSFETのソースを低電位固定とし、両者のドレインを出力としたCMOSインバータの構成において、両者のコンタクト孔を共通に第2の入力端子とし、通常の入力である両者のゲートを共通に第1の入力端子とする。
したがって、2つの入力の電位またはチャネル領域の不純物濃度等を適宜調整することによって、NANDまたはNOR回路を実現することができる。これによって、従来では4つのMOSFETを要したこれらの回路を、2つのMOSFETで実現することができる。
さらにまた、本発明に係る半導体装置は、前記半導体装置において、導電型式が相互に逆極性の素子を一対とし、P型素子のソースを高電位固定とし、N型素子のソースを低電位固定とし、P型素子のゲートおよびN型素子のコンタクト孔を共通に第1の入力端子とし、N型素子のゲートおよびP型素子のコンタクト孔を共通に第2の入力端子とし、両者のドレインを共通に出力端子とすることを特徴としてよい。
上記の構成によっても、P,N一対のMOSFETのうち、PMOSFETのソースを高電位固定とし、NMOSFETのソースを低電位固定とし、両者のドレインを出力としたCMOSインバータの構成において、PMOSFETおよびNMOSFETのゲートをそれぞれ第1および第2の入力端子とし、NMOSFETおよびPMOSFETのコンタクト孔もそれぞれ前記第1および第2の入力端子とする。
したがって、2つの入力の電位またはチャネル領域の不純物濃度等を適宜調整することによって、NANDまたはNOR回路を実現することができる。これによって、従来では4つのMOSFETを要したこれらの回路を、2つのMOSFETで実現することができる。
さらにまた、本発明に係る半導体装置は、前記半導体装置において、導電型式が相互に逆極性の素子を一対とし、N型素子のドレインを高電位固定とし、P型素子のドレインを低電位固定とし、両者のゲートを共通に第1の入力端子とし、両者のコンタクト孔を共通に第2の入力端子とし、両者のソースを共通に出力端子とすることを特徴としてよい。
上記の構成によれば、2つの入力の電位またはチャネル領域の不純物濃度等を適宜調整することによって、ANDまたはOR回路を実現することができる。これによって、従来では6つのMOSFETを要したこれらの回路を、2つのMOSFETで実現することができる。
また、本発明に係る半導体装置は、前記半導体装置において、導電型式が相互に逆極性の素子を一対とし、N型素子のドレインを高電位固定とし、P型素子のドレインを低電位固定とし、N型素子のゲートおよびP型素子のコンタクト孔を共通に第1の入力端子とし、P型素子のゲートおよびN型素子のコンタクト孔を共通に第2の入力端子とし、両者のドレインを共通に出力端子とすることを特徴としている。
上記の構成によっても、2つの入力の電位またはチャネル領域の不純物濃度等を適宜調整することによって、ANDまたはOR回路を実現することができる。これによって、従来では6つのMOSFETを要したこれらの回路を、2つのMOSFETで実現することができる。
さらにまた、本発明に係る半導体装置の駆動方法は、上記いずれかに記載の半導体装置において、ゲートおよびコンタクト孔をそれぞれ入力端子とし、相互に同期した個別の入力信号を入力することを特徴としてよい。
上記の構成によれば、クロックなどによって同期した相互に同期の取れた2つの入力信号に対して、上記各素子が1つの出力信号を出力する。
したがって、単純な1入力1出力のON/OFF動作ではなく、2入力1出力の論理回路の動作を実現することができ、少ない素子数で論理回路を構成することができる。